JP3001475B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP3001475B2
JP3001475B2 JP9232849A JP23284997A JP3001475B2 JP 3001475 B2 JP3001475 B2 JP 3001475B2 JP 9232849 A JP9232849 A JP 9232849A JP 23284997 A JP23284997 A JP 23284997A JP 3001475 B2 JP3001475 B2 JP 3001475B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にバーストモード機能を有し低消費電力化を図っ
た半導体記憶装置に関する。
【０００２】
【従来の技術】近年の急速なパーソナルコンピュータ
（以下パソコン）の性能向上に大きな役割を演じている
のが、２次キヤッシュメモリとして搭載されバーストモ
ード機能を有するパイプラインバースト・スタテイック
・ランダム・アクセス・メモリ（以後ＰＢＳＲＡＭ）で
ある。現在では、ＰＢＳＲＡＭの搭載率はノートパソコ
ンやホーム向けも含めて１００％に近づきつつある。Ｐ
ＢＳＲＡＭの高速データ処理はもちろん、特にノートパ
ソコンにおいては低消費電力化が望まれる。ここで、バ
ーストモード機能とは、外部からスタートアドレスを取
り込んだ後、内部で次のアドレスを自動発生して読出・
書込を行うバースト動作の機能である。例えば、スター
トアドレスが１番地であるとすると、１番地，２番地，
３番地，４番地，・・・という具合にアドレスを発生す
る。また、スタートアドレスのデータは数サイクルで出
力されるが、次のアドレスからは、見かけ上１サイクル
でデータを出力する。
【０００３】この種の、キャッシュとして使用されるＰ
ＢＳＲＡＭは、外部基準クロック信号に同期してデータ
を保持する同期型の記憶回路を有する。
【０００４】公知の同期型の記憶回路の一例であるラッ
チ回路を示す図６（Ａ）を参照すると、このラッチ回路
は、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタ
とから成るトランスフアゲートＴＳ１と、フリップフロ
ップ回路（Ｆ／Ｆ）Ｆ２とを備えて構成される。このラ
ッチ回路のシンボルは例えば図６（Ｂ）に示すように表
される。図６のラッチ回路は、クロック信号ＣＫとその
反転クロック信号ＣＫＢに同期して動作する。
【０００５】このラッチ回路の真理値表を示す図６
（Ｃ）を参照すると、ラッチ回路はクロック信号ＣＫの
１レベルの期間中データ取り込み口を開けているため、
その間に入力データＤが変化するとそれに伴い出力デー
タＱも変化する。そして、クロック信号ＣＫの立ち上が
りでデータ取り込み口が閉まり、このクロック信号ＣＫ
のＨレベルの期間中データを保持する。従って、クロッ
ク信号ＣＫがＨレベルの間に変化した入力データＤは、
クロック信号ＣＫが１レベルになるまで出力されないこ
とになる。
【０００６】次に、図６のラッチ回路２つを直列に接続
することにより、図７（Ａ）に示すようなマスタスレー
ブ型のＦ／Ｆすなわちレジスタを構成する。
【０００７】図７（Ｂ）はレジスタのシンボルを、図７
（Ｃ）はレジスタの真理値表をそれぞれ示す。
【０００８】図７（Ａ）を参照すると、このレジスタ
は、データＤの取り込みを行うラッチ回路であるマスタ
回路１１と、データを保持するラッチ回路であるスレー
ブ回路１２とから成り、クロック信号ＣＫの立ち上がり
エッジの入力データＤにより出力データＱが変化する。
つまり、クロック信号ＣＫの立ち上がりエッジで取り込
んだ入力データＤを、次のクロック信号ＣＫの立ち上が
りまで保持することになる。
【０００９】このように、上記のようなラッチ回路やレ
ジスタ等の記憶回路を用いた半導体記憶装置において、
クロック信号はデータの値を記憶回路内に取り込んだ
り、取り込んだ値を出力するタイミングを制御してい
る。
【００１０】この種の記憶回路を用いた一般的な従来の
半導体記憶装置の全体チップのレイアウトをレイアウト
配置図で示す図８を参照すると、この従来の半導体記憶
装置は、メモリセルアレイ１０５と、制御系記憶回路１
１１，１１５と、制御系バッフア１２１，１２５と、デ
ータ入力用のＩ／Ｏバッフア１２２，１２４と、アドレ
ス系記憶回路１１３と、Ｉ／Ｏ系記憶回路１１２，１１
４と、アドレスバッフアデコーダ１２３と、パッド１０
４と、インバータ１３１〜１３３とを備える。
【００１１】動作について説明すると、パッド１０４に
入力される基準クロック信号は、メモリセルアレイ１０
５の周辺に配置された制御系，Ｉ／Ｏ系及びアドレス系
各記憶回路１１１〜１１５を駆動するため、インバータ
１３１〜１３３でバッファリングを行っている。このイ
ンバータ１３１〜１３３は、記憶回路１１１〜１１５の
記憶データの値が変化しない場合でも、パッド１０４に
入力される外部基準クロック信号が変化する毎に、記憶
回路１１１〜１１５を全て駆動しなければならない。さ
らに、記憶回路１１１〜１１５の内部回路も動作して電
力が消費される。
【００１２】そこで、動作不要な回路の消費電力を低減
するために必要に応じてクロック信号の記憶回路への供
給を停止する方法として、以下に説明する２つの方式が
ある。
【００１３】まず、第１の方式は、中央演算処理装置
（ＣＰＵ）からのイネーブル信号を用いてクロック信号
の供給を停止する方式である。この第１の方式の従来の
第１の半導体記憶装置をブロックで示す図９を参照する
と、この従来の第１の半導体記憶装置は、クロック信号
ＣＫの入力初段回路であるＮＡＮＤゲート４と、クロッ
ク信号ＣＫをバッファするインバータ５と、アドレス信
号や制御信号などの外部入力信号Ａ１〜Ａ１０の入力初
段回路であるＮＡＮＤゲートＧ１〜Ｇ１０から成るＮＡ
ＮＤゲート群７と、アドレスデータや制御データを記憶
する記憶回路８とを備える。
【００１４】次に、図９を参照して、従来の第１の半導
体記憶装置の動作について説明すると、イネーブル信号
ＥはＣＰＵ（図示しない）より供給されスタンバイ状態
のようなパワーダウン状態を制御するための信号であ
る。ＮＡＮＤゲート４は、このイネーブル信号Ｅの供給
に応答して、クロック信号ＣＫをマスクする。さらにＮ
ＡＮＤゲート群７は、アドレスなどの外部入力信号Ａ１
〜Ａ１０によって記憶回路８への入力信号Ｂ１〜Ｂ１０
をマスクし、記憶回路８の駆動を制御するようにしてい
る。
【００１５】この従来の第１の半導体記憶装置では、イ
ネーブル信号ＥがＨレベルの場合、クロック信号ＣＫと
記憶回路８への入力信号とをマスクし、インバータ５と
記憶回路８とを駆動しないため消費電力を削減できる。
【００１６】次に、第２の方式は、イネーブル信号Ｅを
チップ内部で発生し、必要に応じてクロック信号のレジ
スタへの供給を停止する方式である。この第２の方式の
従来の第１の半導体記憶装置を図９と共通の構成要素に
は共通の参照文字／数字を付して同様にブロックで示す
図１０を参照すると、この従来の第２の半導体記憶装置
の前述の従来の第１の半導体記憶装置との相違点は、イ
ネーブル信号Ｅ１を記憶するラッチ回路１と、ラッチ回
路１の出カをラッチしイネーブル信号Ｅ２を出力するラ
ッチ回路２と、ＮＡＮＤゲート群７の代わりにアドレス
信号や制御信号などの外部入力信号Ａ１〜Ａ１０の入力
初段回路であるインバータＩ１〜Ｉ１０から成るインバ
ータ群１５とを備えることである。
【００１７】次に、図１０を参照して、従来の第２の半
導体記憶装置の動作について説明すると、この回路は、
入力データＡ１〜Ａ１０が有効でない時、イネーブル信
号Ｅ１を保持するラッチ回路１とＮＡＮＤゲート４によ
ってクロック信号ＣＫをマスクし、記憶回路８の駆動を
制御するようにしている。これにより、不必要なデータ
の敢り込みを行わないようにして、消費電力の削減を図
っている。
【００１８】さらにこの第２の方式の他の例である特開
平７−２６２００２号公報記載の従来の第３の半導体記
憶装置を図１０と共通の構成要素には共通の参照文字／
数字を付して同様にブロックで示す図１１を参照する
と、この従来の第３の半導体記憶装置の前述の従来の第
２の半導体記憶装置との相違点は、記憶回路の各入力信
号Ｂ１〜Ｂ１０と各出力信号Ｚ１〜Ｚ１０とを比較する
比較回路Ｃ１〜Ｃ１０を備える記憶回路８Ａを備えるこ
とである。
【００１９】次に、図１１を参照して、従来の第３の半
導体記憶装置の動作について説明すると、この回路は、
記憶回路８Ａへの入力信号Ｂ１〜Ｂ１０と直前に取り込
んだデータ、すなわち出力信号Ｚ１〜Ｚ１０〜を比較し
て、記憶情報の変化の有無を判定し、記憶情報の変化が
無い記憶回路に対しては、クロック信号を与えず動作を
停止させることにより消費電力を低減している。
【００２０】この種のバースト勤作しか存在しないよう
な半導体記憶装置においては、動作スタート時のアドレ
ス情報や制御信号の情報を記憶回路に取り込んでしまえ
ば、バースト動作期間中は外部より取り込んだアドレス
を基準に装置内部でアドレスを発生するため、アドレス
等のＣＰＵからの外部入力信号を記憶回路に取り込む必
要はない。
【００２１】図８を再度参照すると、必要に応じて記憶
回路１１１〜１１５とクロックバッファのインバータ１
３１〜１３３とは勤作しないように制御できるが、従来
の第１〜第３の半導体記憶装置では、バースト動作中は
動作が不要な入力回路のバッフア１２１〜１２５は常に
動作するため、消費電力が増加する。
【００２２】
【発明が解決しようとする課題】上述した従来の第１の
半導体記憶装置は、半導体記憶装置内部でクロック信号
及び記憶回路を制御する専用信号の発生が困難であるこ
とと、また、このイネーブル信号を発生する場合は通常
ＣＰＵもパワーダウン状態であることから、消費電力を
低減するためには、ＣＰＵからの消費電力低減専用の制
御信号を必要とし、さらにＣＰＵに対する動作上の制限
が加わるという欠点があった。
【００２３】また、従来の第第１〜第３の半導体記憶装
置は、アドレスデータや制御データ用の記憶回路は動作
しないが、この記憶回路への入力回路は動作し、さらに
イネーブル信号の保持用ラッチ回路に供給するクロック
信号も動作することのため、消費電力が増大するという
欠点があった。
【００２４】さらに、従来の第３の半導体記憶装置は、
クロック信号を停止するため記憶情報の変化の有無を判
定する比較回路を必要とするため、消費電力が増大する
という欠点があった。
【００２５】本発明の目的は、スタンバイ状態では全て
のクロック信号の供給を停止し、バースト状態では不要
な回路の勤作を停止して消費電力を低減できる半導体記
憶装置を提供することにある。
【００２６】
【課題を解決するための手段】本発明の半導体記憶装置
は、内部クロック信号に同期して外部入力信号対応の情
報を入出力して記憶する記憶回路と、外部から基準クロ
ック信号の供給を受け前記記憶回路に供給する前記内部
クロック信号を発生するクロックバッファ回路とを備
え、外部からのスタートアドレスの取り込み後内部で次
のアドレスを自動発生して前記記憶回路の読出・書込を
行うバースト動作を行うバースト機能をもつ半導体記憶
装置において、前記バースト動作状態とスタンバイ状態
とを切り替える第１のイネーブル信号のレベルに応答し
て前記バースト動作状態では前記外部入力信号の供給を
停止し、前記スタンバイ状態では前記内部クロック信号
の発生を停止するよう制御するバースト動作制御手段を
備えて構成されている。
【００２７】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図９，図１０と共通の構成要素には共通の参照文字／
数字を付して同様にブロックで示す図１を参照すると、
この図に示す本実施の形態の半導体記憶装置は、従来と
共通のイネーブル信号Ｅ１を記憶し信号Ｓ２を出力する
ラッチ回路１と、ラッチ回路１の出カ信号Ｓ２をラッチ
しラッチ信号ＲＳを出力するラッチ回路２と、基準クロ
ック信号ＣＫと信号Ｓ３との否定論理積をとりクロック
信号Ｓ１を出力するＮＡＮＤゲート４と、クロック信号
Ｓ１をバッファしバッフアクロック信号ＣＫＸを出力す
るインバータ５と、アドレス信号，制御信号などの外部
入力信号Ａ１〜Ａ１０の入力初段回路であるＮＡＮＤゲ
ートＧ１〜Ｇ１０から成り信号Ｂ１〜Ｂ１０を出力する
ＮＡＮＤゲート群７と、信号Ｂ１〜Ｂ１０を記憶し信号
Ｚ１〜Ｚ１０を出力する記憶回路８とに加えて、ラッチ
回路１の出カ信号Ｓ２とイネーブル信号Ｅ２との否定論
理積を取りＮＡＮＤ信号Ｓ３を出力するＮＡＮＤゲート
３と、ラッチ信号ＲＳとバッフアクロック信号ＣＫＸの
供給を受けラッチ信号Ｓ２とバースト期間を設定するイ
ネーブル信号Ｅ２を出力する制御回路６と、イネーブル
信号Ｅ２とバッフアクロック信号ＣＫＸとの否定論理積
をとり信号Ｓ４を出力するＮＡＮＤゲート９とを備え
る。
【００２８】制御回路６の構成をブロックで示す図２を
参照すると、この制御回路６は、ラッチ信号ＲＳとイネ
ーブル信号Ｅ２との否定論理積をとり信号Ｓ６１を出力
するＮＡＮＤゲート６１と、信号Ｓ６１とレジスタ６７
の出力信号Ｑ６７との否定論理積をとり信号Ｓ６２出力
するＮＡＮＤゲート６２と、信号Ｓ６２と信号Ｓ６３と
の否定論理和をとりイネーブル信号Ｅ２を出力するＮＯ
Ｒゲート６３と、直列接続し信号Ｓ６１でリセットしバ
ッフアクロック信号ＣＫＸとその反転バッフアクロック
信号ＣＫＸＢにより動作し入力データに電源ＶＣＣの供
給を受け信号Ｑ６７を出力する同一構成のレジスタ回路
６４〜６７と、信号Ｓ６１を反転し信号Ｓ６３を出力す
るインバータ６８とを備える。
【００２９】レジスタ回路の代表としてレジスタ回路６
４の構成を回路図で示す図３（Ａ）を参照すると、この
レジスタ回路６４は、一方の入力にリセット端子Ｒを他
方の入力にトランスフアゲートＴＳ６１，ＴＳ６２の出
力をそれぞれ接続し出力をトランスフアゲートＴＳ６３
の入力とインバータＩ６１の入力にそれぞれ接続したＮ
ＡＮＤゲートＧ６１と、一方の入力にリセット端子ＲＢ
を他方の入力にトランスフアゲートＴＳ６３，ＴＳ６４
の出力をそれぞれ接続し出力を出力端子Ｑとインバータ
Ｉ６２の入力にそれぞれ接続したＮＯＲゲートＧ６２と
を備える。
【００３０】トランスフアゲートＴＳ６１，ＴＳ６２，
ＴＳ６３，ＴＳ６４はクロック信号ＣＫＸ，ＣＫＸＢの
各々の供給に応答して導通／遮断する。トランスフアゲ
ートＴＳ６１の入力は入力端子Ｄに、トランスフアゲー
トＴＳ６２の入力はインバータＩ６１の出力に、トラン
スフアゲートＴＳ６４の入力はインバータＩ６２の出力
にそれぞれ接続する。
【００３１】図３（Ｂ），３（Ｃ）は、それぞれレジス
タ回路６４のシンボル表示及び真理値表を示す。
【００３２】次に、図１，図２及び各部動作波形をタイ
ムチャートで示す図４を参照して本実施の形態の動作に
ついて説明すると、ラッチ回路１は、クロック信号ＣＫ
に同期してイネーブル信号Ｅ１をラッチし、ラッチした
イネーブル信号Ｓ２をＮＡＮＤゲート３の一方の入力に
供給する。ここで、イネーブル信号Ｅ１は、ＣＰＵ（図
示しない）からのチップイネーブル信号やコントロール
信号などの論理により発生される信号である。ＮＡＮＤ
ゲート３は、ラッチ回路１のラッチ信号Ｓ２とバースト
期間を設定している制御回路６の出力のイネーブル信号
Ｅ２の供給を受けて、否定論理積をとり信号Ｓ３をＮＡ
ＮＤゲート４の一方の入力に供給する。
【００３３】ＮＡＮＤゲート４は信号Ｓ３と基準クロッ
ク信号ＣＫとの供給を受けて、否定論理積をとりクロッ
ク信号Ｓ１をラッチ回路１，ラッチ回路２及びインバー
タ５に供給する。インバータ５は、クロック信号Ｓ１を
反転して記憶回路の制御用のチップ内部のクロック信号
であるバッフアクロック信号ＣＫＸを出力し、制御回路
６，及びＮＡＮＤゲート９へ供給する。ラッチ回路２
は、クロック信号Ｓ１に同期してラッチ回路１の出力Ｓ
２をラッチし、ラッチした信号Ｓ２対応の出力信号ＲＳ
を制御回路６に供給する。
【００３４】制御回路６のレジスタ回路６４の入力に、
電源電圧ＶＣＣを供給し、出力信号Ｑ６４をレジスタ６
５の入力に供給する。レジスタ６５の出力信号Ｑ６５を
レジスタ６６の入力に供給し、レジスタ６６の出力信号
Ｑ６６をレジスタ６７の入力に供給する。最後に、レジ
スタ６７の出力信号Ｑ６７をＮＡＮＤゲート６２の一方
の入力に供給する。
【００３５】ＮＡＮＤゲート６１は、信号ＲＳとイネー
ブル信号Ｅ２の供給を受けて、出力信号Ｓ６１をレジス
タ６４〜６７，ＮＡＮＤゲート６２の一方の入力及びイ
ンバータ６８に供給する。インバータ６８は信号Ｓ６１
を反転し反転信号Ｓ６３をＮＯＲゲート６３の一方の入
力に供給する。ＮＡＮＤゲート６２は信号Ｓ６１とレジ
スタ６７の出力信号Ｑ６７との供給に応答して否定論理
積をとり信号Ｓ６２を出力し、ＮＯＲゲート６３の他方
の入力に供給する。ＮＯＲゲート６３は信号Ｓ６３，Ｓ
６２の供給を受けて否定論理和をとり、イネーブル信号
Ｅ２を出力する。
【００３６】図４を参照すると、まず、バースト動作を
スタートさせる場合には、基準クロック信号ＣＫの立ち
上がりに対してイネーブル信号Ｅ１をＨレベルとする。
バースト動作がスタートする前は通常スタンバイ状態で
あり、このスタンバイ状態では、イネーブル信号Ｅ１は
Ｌレベル，イネーブル信号Ｅ２はＨレベルである。
【００３７】イネーブル信号Ｅ１がＬレベルでイネーブ
ル信号Ｅ２がＨレベルであるとＮＡＮＤゲート３の出力
信号Ｓ３はＬレベルになる。信号Ｓ３がＬレベルになる
と、ＮＡＮＤゲート４の出力であるクロック信号Ｓ１が
Ｈレベルに固定されるため、バッフアクロック信号ＣＫ
ＸもＬレベルに固定され、これら信号Ｓ１，ＣＫＸはク
ロック信号として機能しない。したがってこれらクロッ
ク信号Ｓ１，ＣＫＸで動作するＮＡＮＤゲート９，ラッ
チ回路１，ラッチ回路２及び制御回路６はクロック信号
の供給停止状態となる。
【００３８】このクロック信号の供給停止状態では、ラ
ッチ回路１はデータ取り込み口を開けた状態に保持され
る。これは、スタンバイ状態時には、ラッチ回路１，２
に供給されるクロック信号も停止しているため、バース
ト動作がスタートする時にクロック信号の供給を正常に
再開させるためである。すなわち、イネーブル信号Ｅ１
がクロック信号よりセットアップ時間（通常数ｎＳ）分
だけ速くＣＰＵより供給されることを利用して、基準ク
ロック信号ＣＫの立ち上がりより速くＮＡＮＤゲート３
の出力信号Ｓ３をＨレベルにすることが可能である。
【００３９】基準クロック信号ＣＫの立ち上がりに対し
てイネーブル信号Ｅ１がＨレベルになると、ラッチ回路
１の取り込み口が開いているので、ラッチ回路１の出力
信号Ｓ２はＬレベルになる。信号Ｓ２がＬレベルになる
とＮＡＮＤゲート３の出力信号Ｓ３がＨレベルになり、
ＮＡＮＤゲート４はクロック信号ＣＫの供給を受けてラ
ッチ回路１，ラッチ回路２及びインバータ５にクロック
信号Ｓ１を供給する。インバータ５は、クロックＣＫを
反転しクロック信号ＣＫＸを出力し、制御回路６及びＮ
ＡＮＤゲート９に供給する。イネーブル信号Ｅ２はＨレ
ベルであるので、ＮＡＮＤゲート９は、クロック信号Ｃ
ＫＸ対応のクロック信号Ｓ４を出力する。
【００４０】記憶回路８は、クロック信号Ｓ４の供給に
応答して入力信号Ｂ１〜Ｂ１０をラッチし対応する出力
信号Ｚ1〜Ｚ１０を出力する。また、ラッチ回路２はラ
ッチ回路１でラッチした信号Ｓ２を信号ＲＳとして制御
回路６へ出力する。
【００４１】制御回路６では、信号ＲＳがＨレベルであ
るため、ＮＡＮＤゲート６１の出力信号Ｓ６１をＬレベ
ルにする。出力信号Ｓ６１がＬレベルになると、レジス
タ６４〜６７中の全てのＮＡＮＤゲートの出力信号がＨ
レベルに、ＮＯＲゲートの出力信号すなわち信号Ｑ６４
〜Ｑ６７がＬレベルとなる。これにより、ＮＡＮＤゲー
ト６２の出力信号Ｓ６２がＨレベルに、ＮＯＲゲート６
３の出力信号であるイネーブル信号Ｅ２がＬレベルとな
る。
【００４２】イネーブル信号Ｅ２のＬレベルに応答し
て、ＮＡＮＤゲート６１の出力信号Ｓ６１は、ラッチ回
路２の出力信号ＲＳと無関係にＨレベルとなり、同時に
ＮＡＮＤゲート３の出力信号Ｓ３はラッチ回路１のラッ
チ信号Ｓ２と無関係にＨレベルとなる。
【００４３】また、イネーブル信号Ｅ２のＬレベルに応
答して、ＮＡＮＤゲート群７の出力信号すなわち記憶回
路８へ入力信号Ｂ１〜Ｂ１０及びＮＡＮＤゲート９の出
力信号すなわち記憶制御信号Ｓ４は全てＬレベルに固定
される。この記憶制御信号Ｓ４のＨレベルでの固定状態
により、記憶回路８はバースト期間中バーストスタート
時の情報を記憶した状態で停止する。
【００４４】イネーブル信号Ｅ２のＬレベルによって、
制御回路６のＮＡＮＤゲート６１の出力信号Ｓ６１がＨ
レベルに固定されると、クロック信号ＣＫＸの供給毎に
レジスタ６４の入力信号である電源電圧ＶＣＣすなわち
Ｈレベルがレジスタ６４，６５，６６，６７を順次シフ
トし、レジスタ６７はＨレベルの出力信号Ｑ６７を出力
する。ＮＡＮＤゲート６２はこのＨレベルの信号Ｑ６７
の供給に応答して出力信号Ｓ６２をＬレベルとし、ＮＯ
Ｒゲート６３に供給する。ＮＯＲゲート６３は信号Ｓ６
２のＬレベルに応答してイネーブル信号Ｅ２をＨレベル
にしてバースト動作期間を完了させる。
【００４５】イネーブル信号Ｅ２のＬレベルの期間、す
なわちバースト動作期間はレジスタの数によって決定さ
れる。この例では４つのレジスタで構成しているが、こ
のレジスタ数には制限はなく、シフトするデータもＨレ
ベルとは限らずＬレベルでも良い。
【００４６】バースト動作が完了して、イネーブル信号
Ｅ２がＨレベルになると、ＮＡＮＤゲート３の出力信号
Ｓ３のレベルはラッチ回路１のラッチ信号Ｓ２のレベル
によって決定される。通常バースト動作終了時にはラッ
チ回路１はイネーブル信号ＥのＬレベルをラッチしてい
るので、ラッチ信号Ｓ２はＮＡＮＤゲート３にＨレベル
を供給する。イネーブル信号Ｅ２，ラッチ信号Ｓ２が共
にＨレベルであると、ＮＡＮＤゲート３はこれら信号Ｅ
２，Ｓ２のＬレベルに応答して信号Ｓ３をＬレベルと
し、ＮＡＮＤゲート４に供給する。ＮＡＮＤゲート４は
Ｌレベルの信号Ｓ３の供給に応答して出力のクロック信
号Ｓ１をＨレベルに固定し、前述のクロック信号供給停
止状態とする。このクロック信号供給停止状態化と同時
にラッチ回路１の取り込み口を開き、次のバースト動作
に備える。
【００４７】したがって、スタンバイ状態では、全ての
内部クロック信号は供給停止状態となり、バースト状態
では不要な入力初段回路の停止及び記憶回路へのクロッ
ク信号供給停止状態化することで、消費電流を低減でき
る。また、スタンバイ状態時にイネーブル信号Ｅ１の記
憶用のラッチ回路１，２へのクロック信号の供給停止状
態の場合でも、イネーブル信号Ｅ１のセットアッブ時間
を利用することで間題なくバースト動作を開始できる。
【００４８】このように、バースト動作中はアドレス情
報等を記憶回路に取り込む必要がなく、記憶回路へ供給
されるクロック信号を停止しさらに記憶回路への入力信
号も停止する。例えば、入力初段同路であるＮＡＮＤゲ
ート群７を非動作状態にすることにより、電源電圧を
３．３Ｖとすると約２０ｍＡ程度の削減ができる。
【００４９】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図５を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、ＮＡ
ＮＤゲート９が省略されイネーブル信号Ｅ２を直接ＮＡ
ＮＤゲート群７に供給することにより記憶回路８の制御
をクロック信号ＣＫＸの代わりにイネーブル信号Ｅ２で
制御していることである。
【００５０】図５を参照して動作について説明すると、
第１の実施の形態と同様に、バースト動作を開始すると
イネーブル信号Ｅ２はＨレベルからＬレベルに遷移す
る。イネーブル信号Ｅ２のＬレベルへの遷移に応答し
て、ＮＡＮＤゲート３は出力信号Ｓ３をＨレベルに変化
させＮＡＮＤゲート４に供給する。ＮＡＮＤゲート４は
信号Ｓ３のＨレベルへの変化に応答して基準クロック信
号ＣＫを取り込み内部クロック信号Ｓ１及びインバータ
５を介してのクロック信号ＣＫＸの供給を開始する。ま
た、入力初段回路であるＮＡＮＤゲート群７の出力信号
Ｂ１〜Ｂ１０をＬレベルに固定し、それと同時に入力デ
ータＡ１〜Ａ１０対応の信号Ｂ１〜Ｂ１０を記憶回路８
に記憶する。入力信号Ａ１〜Ａ１０の基準クロック信号
ＣＫに対するホールド時間が十分長い場合は、クロック
信号ＣＫＸよりも遅く発生するイネーブル信号Ｅ２でも
データを記憶回路８に記憶することができる。
【００５１】スタンバイ状態ではイネーブル信号Ｅ２が
Ｈレベルに固定されているため、全クロック信号の供給
停止状態と同じである。また、第１の実施の形態と同様
に、ラッチ回路１の取り込み口を開けた状態にして次の
バースト状態に備える。
【００５２】以上より第１の実施の形態と同様に、スタ
ンバイ状態では全ての内部クロック信号の供給を停止
し、バースト状態では不要な入力初段回路の停止及び記
憶回路へのクロック信号の供給を停止することにより消
責電流を低減できる。また、スタンバイ状態時にイネー
ブル信号Ｅ１の記憶用のラッチ回路１，２へのクロック
信号の供給停止状態の場合でも、イネーブル信号Ｅ１の
セットアッブ時間を利用することで間題なくバースト動
作を開始できる。
【００５３】さらに、クロック信号ＣＫＸの代わりにイ
ネーブル信号Ｅ２で制御することで、クロック信号ＣＫ
Ｘの負荷を軽減でき、クロックアクセス等を高速化する
ことができる。
【００５４】
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、バースト動作状態では外部入力信号の供給を
停止し、スタンバイ状態では内部クロック信号の発生を
停止するよう制御するバースト動作制御手段を備え、Ｃ
ＰＵの既存制御信号を用いて、スタンバイ状態のとき、
記憶回路を含む内部回路へのクロック信号供給停止用の
制御信号を発生することにより、消費電力低減用の余分
な制御信号が不要となることにより消費電力を低減する
ことができるという効果がある。
【００５５】また、内部回路へのクロック信号供給停止
用の制御信号により、バースト動作中には不要な回路の
動作を停止できるので、バースト動作中の消費電力を削
減できるという効果がある。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の第１の実施の形態を
示すブロック図である。
【図２】図１の制御回路の構成を示すブロック図であ
る。
【図３】図２のレジスタ回路の等価回路とシンボル表示
及び真理値表を示す回路図及び説明図である。
【図４】本実施の形態の半導体記憶装置における動作の
一例を示すタイムチャートである。
【図５】本発明の半導体記憶装置の第２の実施の形態を
示すブロック図である。
【図６】ラッチ回路の等価回路とシンボル表示及び真理
値表を示す回路図及び説明図である。
【図７】レジスタ回路の等価回路とシンボル表示及び真
理値表を示す回路図及び説明図である。
【図８】従来の半導体記憶装置のレイアウトの一例を示
す配置図である。
【図９】従来の第１の半導体記憶装置の一例を示すブロ
ック図である。
【図１０】従来の第２の半導体記憶装置の一例を示すブ
ロック図である。
【図１１】従来の第３の半導体記憶装置の一例を示すブ
ロック図である。
【符号の説明】
１，２ ラッチ回路 ３，４，９，６１，６２，Ｇ１〜Ｇ１０ ＮＡＮＤゲ
ート ５，６８ インバータ ６ 制御回路 ７ ＮＡＮＤゲート群 ８，８Ａ 記憶回路 ６４〜６７ レジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/419

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 内部クロック信号に同期して外部入力信
    号対応の情報を入出力して記憶する記憶回路と、外部か
    ら基準クロック信号の供給を受け前記記憶回路に供給す
    る前記内部クロック信号を発生するクロックバッファ回
    路とを備え、外部からのスタートアドレスの取り込み後
    内部で次のアドレスを自動発生して前記記憶回路の読出
    ・書込を行うバースト動作を行うバースト機能をもつ半
    導体記憶装置において、 前記バースト動作状態とスタンバイ状態とを切り替える
    第１のイネーブル信号のレベルに応答して前記バースト
    動作状態では前記外部入力信号の供給を停止し、前記ス
    タンバイ状態では前記内部クロック信号の発生を停止す
    るよう制御するバースト動作制御手段を備えることを特
    徴とする半導体記憶装置。
  2. 【請求項２】 前記バースト動作制御手段が、前記第１
    のイネーブル信号を記憶し第１のラッチ信号を出力する
    第１のラッチ回路と、 前記第１のラッチ信号をラッチし第２のラッチ信号を出
    力する第２のラッチ回路と、 前記第１のラッチ信号とこの第１のラッチ信号及び前記
    バースト動作の期間を設定する第２のイネーブル信号と
    の否定論理積を取り第１のＮＡＮＤ信号を出力する第１
    のＮＡＮＤゲートと、 前記基準クロック信号と前記第１のＮＡＮＤ信号との否
    定論理積をとり内部クロック信号を出力する第２のＮＡ
    ＮＤゲートと、 前記内部クロック信号を反転し反転内部クロック信号を
    出力する第１のインバータと、 取り込みクロック信号の供給に応答して前記外部入力信
    号を取り込み前記記憶回路に供給する入力回路と、 前記第２のラッチ信号と前記反転内部クロック信号の供
    給を受け前記第２のイネーブル信号を出力するバースト
    制御回路とを備えることを特徴とする請求項１記載の半
    導体記憶装置。
  3. 【請求項３】前記第２のイネーブル信号と前記反転内部
    クロック信号との否定論理積をとり前記取り込みクロッ
    ク信号を出力する第３のＮＡＮＤゲートを備えることを
    特徴とする請求項２記載の半導体記憶装置。
  4. 【請求項４】前記第２のイネーブル信号を前記取り込み
    クロック信号として使用することを特徴とする請求項２
    記載の半導体記憶装置。
  5. 【請求項５】前記バースト制御回路が、前記バースト動
    作の開始後一定の期間前記第１のイネーブル信号を保持
    し前記第２のイネーブル信号を生成する直列接続された
    複数の記憶手段を備えることを特徴とする請求項２記載
    の半導体記憶装置。
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