JPH11126483A - 省電力同期回路及びそれを有する半導体記憶装置 - Google Patents

省電力同期回路及びそれを有する半導体記憶装置

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JPH11126483A
JPH11126483A JP9287223A JP28722397A JPH11126483A JP H11126483 A JPH11126483 A JP H11126483A JP 9287223 A JP9287223 A JP 9287223A JP 28722397 A JP28722397 A JP 28722397A JP H11126483 A JPH11126483 A JP H11126483A
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JP
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signal
transition
synchronization signal
write
circuit
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JP9287223A
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Kazuto Koyou
和人 古用
Tamiji Akita
民司 穐田
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

(57)【要約】 【課題】同じ読み出し動作、同じ書き込み動作を繰り返
すことによる無駄な電力消費をなくす。 【解決手段】複数のメモリセルを有し、少なくとも複数
のアドレス信号と書き込み読み出し制御信号と書き込み
データ信号と同期信号とを供給される半導体記憶装置に
おいて、メモリセルからのデータを検出するセンスアン
プ６００と、複数のアドレス信号Ａ0 〜Ａ3 と書き込み
読み出し制御信号ＷＥとの遷移を検出しいずれかの遷移
発生を示す遷移検出信号５１を生成する遷移検出回路５
０と、遷移検出信号が前記遷移発生を示す時に同期信号
４０に応答してセンスアンプ６００に読み出し同期信号
６１，６３を供給し、遷移検出信号５１が前記遷移発生
を示さない時に同期信号４０にかかわらずセンスアンプ
６００に読み出し同期信号６１，６３を供給しない内部
同期信号発生回路６０とを有し、センスアンプ６００は
読み出し同期信号６１，６３に応答して動作することを
特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、供給される同期信
号に応答して所定の動作を行う同期回路に関し、供給さ
れる複数の信号の遷移が発生しない時は、内部同期信号
が与えられない同期回路及びかかる同期回路を有する半
導体記憶装置に関する。
【０００２】
【従来の技術】同期型の半導体記憶装置は、外部から供
給されるクロックなどの同期信号に応答して、アドレス
信号やその他制御信号をラッチする入力回路や、メモリ
セルのデータを検出するセンスアンプ、メモリセルへの
データの書き込みを行う書き込みアンプ等を有し、高速
動作が可能である。
【０００３】かかる同期信号を利用することで、例えば
アドレス信号がスキューを有する場合でも、アドレス信
号が確定してから入力動作ができるので入力回路の無駄
をなくすことができ、また、アドレス信号の確定期間を
短くできる。或いは、センスアンプを同期信号に応答し
て動作させることで、システム側は読み出されたデータ
出力の取り込みを高速に行うことができる。更に、書き
込みアンプを同期信号に応答して動作させることで、書
き込みデータ信号の確定期間を短くすることができる。
従って、同期信号による動作はメモリの高速化に欠かせ
ない方式である。
【０００４】或いは、メモリに限定されずに供給される
同期信号に応答して供給される複数の入力信号に応じた
動作を行う同期回路の場合でも、同じである。
【０００５】
【発明が解決しようとする課題】しかしながら、かかる
同期型のメモリや同期回路の場合、本来応答すべき入力
信号に変化がない場合でも、供給される同期信号に応答
して所定の動作を行う為に、無駄に電力を消費する。
【０００６】例えば、メモリにおけるセンスアンプは、
アドレス信号に変化がなく且つ同じ読み出し状態の場
合、読み出すべきメモリのデータは同じであっても、同
期型のメモリでは同期信号に応答してメモリのデータの
検出を行う。かかるセンスアンプの動作は、同じ動作を
単に繰り返すに過ぎず無駄な電力消費を招く。
【０００７】また、メモリにおける書き込みアンプは、
アドレス信号に変化がなく書き込みデータにも変化がな
く且つ同じ書き込み状態の場合、書き込むべきメモリへ
の書き込み動作は終了しているにもかかわらず、同期型
のメモリでは同期信号に応答して書き込み動作を行う。
かかる書き込みアンプの動作は、既に終了している書き
込み動作を無駄に繰り返すだけであり、無駄な電力消費
を招く。
【０００８】そこで、本発明の目的は、同期信号に応答
して動作する同期回路の無駄な電力消費をなくした同期
回路を提供することにある。
【０００９】更に、本発明の目的は、同期信号に応答し
て動作するセンスアンプの無駄な電力消費をなくした半
導体記憶装置を提供することにある。
【００１０】更に、本発明の目的は、同期信号に応答し
て動作する書き込みアンプの無駄な電力消費をなくした
半導体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】上記の目的を達成する為
に、本発明は、複数の入力信号と同期信号とを供給さ
れ、前記同期信号に同期して、前記入力信号に応じた所
定の動作を行う同期回路において、前記複数の入力信号
の遷移をそれぞれ検出し当該遷移が発生したことを示す
遷移検出信号を生成する遷移検出回路と、前記遷移検出
信号が前記遷移発生を示す時に前記同期信号に応答して
前記同期回路に内部同期信号を供給し、前記遷移検出信
号が前記遷移発生を示さない時に前記同期信号にかかわ
らず前記同期回路に前記内部同期信号を供給しない内部
同期信号発生回路とを有することを特徴とする。
【００１２】上記の発明によれば、不必要な同じ動作に
伴う電力消費をなくすことができる。
【００１３】更に、上記の目的を達成する為に、第２の
発明は、複数のメモリセルを有し、少なくとも複数のア
ドレス信号と書き込み読み出し制御信号と書き込みデー
タ信号と同期信号とを供給される半導体記憶装置におい
て、前記メモリセルからのデータを検出するセンスアン
プと、前記複数のアドレス信号と書き込み読み出し制御
信号との遷移を検出しいずれかの該遷移発生を示す遷移
検出信号を生成する遷移検出回路と、前記遷移検出信号
が前記遷移発生を示す時に前記同期信号に応答して前記
センスアンプに読み出し同期信号を供給し、前記遷移検
出信号が前記遷移発生を示さない時に前記同期信号にか
かわらず前記センスアンプに前記読み出し同期信号を供
給しない内部同期信号発生回路とを有し、前記センスア
ンプは前記読み出し同期信号に応答して動作することを
特徴とする。
【００１４】上記の発明によれば、無駄な読み出し動作
に伴うセンスアンプの動作をなくし、消費電力を削減す
ることができる。
【００１５】更に、上記の目的を達成する為に、第３の
発明は、複数のメモリセルを有し、少なくとも複数のア
ドレス信号と書き込み読み出し制御信号と書き込みデー
タ信号と同期信号とを供給される半導体記憶装置におい
て、前記書き込みデータ信号に応答して前記メモリセル
に接続されたバス線対を駆動する書き込みアンプと、前
記複数のアドレス信号と、書き込みデータ信号と、書き
込み読み出し制御信号との遷移を検出しいずれかの該遷
移発生を示す遷移検出信号を生成する遷移検出回路と、
前記遷移検出信号が前記遷移発生を示す時に前記同期信
号に応答して前記書き込みアンプに内部同期信号を供給
し、前記遷移検出信号が前記遷移発生を示さない時に前
記同期信号にかかわらず前記書き込みアンプに前記内部
同期信号を供給しない内部同期信号発生回路とを有し、
前記書き込みアンプは前記内部同期信号に応答して前記
バス線対を駆動し、前記内部同期信号が与えられない時
に該駆動を行わないことを特徴とする上記の発明によれ
ば、無駄な書き込み動作に伴う書き込みアンプの動作を
なくし、消費電力を削減することができる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。しかしながら、本発明の技
術的範囲がその実施の形態に限定されるものではない。
【００１７】図１は、本発明の原理説明図である。この
例では、同期回路３０は、複数の入力信号ａ０〜ａｎを
供給され、内部同期信号６１に同期して所定の動作を行
う。内部同期信号６１は、外部から供給される同期信号
４０に応答して内部同期信号発生回路６０により生成さ
れる。更に、遷移検出回路５０は、複数の入力信号ａ０
〜ａｎの遷移を検出し、いずれかの入力信号に遷移が発
生した時に遷移検出信号５１を内部同期信号発生回路６
０に与える。内部同期信号発生回路６０は、遷移検出信
号５１により遷移発生が検出される時は、上記の通り同
期信号４０に応答して同期信号４０から所定のタイミン
グで内部同期信号６１を生成する。また、内部同期信号
発生回路６０は、遷移検出信号５１により遷移発生が検
出されない時は、同期信号４０にかかわらず内部同期信
号６１を発生しない。
【００１８】従って、同期回路３０は、単に同期信号４
０に応答して所定の動作を行うのではなく、供給される
入力信号ａ０〜ａｎのいずれかに遷移が発生して、以前
と異なる動作を行う必要がある場合に、内部同期信号６
１に応答して所定の動作を行う。そして、同期回路３０
は、入力信号ａ０〜ａｎが全て変化しない場合は、内部
同期信号６１を与えられずに、上記所定の動作を無駄に
行うことはない。
【００１９】図１に示された回路は、同期回路３０の動
作が大きな電力の消費を伴う場合に有効である。遷移検
出回路５０の動作に伴う電力消費に見合う程同期回路３
０の動作電力が大きい場合は、入力信号の遷移を検出す
る遷移検出回路５０と内部同期信号発生回路６０を設け
ることにより、従来よりも電力消費を節約することがで
きる。
【００２０】図２は、本発明の実施の形態例の半導体記
憶装置の全体構成図である。この例では、４行４列のメ
モリセル領域３００を有するスタティックＲＡＭが示さ
れる。このＳＲＡＭにはシステム側からクロック同期信
号４０が供給され、その同期信号４０に応答してアドレ
ス信号Ａ0 〜Ａ3 が入力レジスタ１００〜１０３にラッ
チされる。また、書き込み読み出し制御信号であるライ
トイネーブル信号ＷＥ及び書き込みデータＤinも、同期
信号４０に応答して入力レジスタ１０４，１０５にラッ
チされる。
【００２１】更に、内部同期信号発生回路６０は、シス
テム側から供給される同期信号４０に応答して、所定の
タイミングの内部同期信号６１〜６３を生成し、書き込
みアンプ５００及び読み出し用のセンスアンプ６００に
それぞれ供給する。これらの書き込みアンプ５００及び
センスアンプ６００は、それらの内部同期信号６１〜６
３に応答して、それぞれの動作を行う。
【００２２】以上の様に、図２に示されれた同期型のＳ
ＲＡＭは、供給される同期信号４０に応答して入力信号
を取り込み、同期信号４０に応答して生成される内部同
期信号６１〜６２により、内部の書き込みアンプやセン
スアンプの動作タイミングを制御する。その結果、高速
動作を可能にする。
【００２３】図２の例では、２ビットのアドレスＡ0 ，
Ａ1 は、それぞれ反転、非反転信号１１０，１２０，１
１１，１２１として、ローデコーダ２００に供給され、
デコードされる。その結果、４本のワード線２１０〜２
１３のいずれかが選択されて駆動される。同様に、２ビ
ットのアドレスＡ2 Ａ3 は、それぞれ，反転、非反転信
号１１２，１２２，１１３，１２３として、コラムデコ
ーダ２０１に供給され、デコードされる。その結果、４
つのビット線対３１０、３１１〜３４０、３４１のいず
れかが選択されて、対応するコラムトランスファゲート
が導通され、データバス線４１０，４１１に接続され
る。
【００２４】読み出し用のセンスアンプ６００は、セン
スアンプを活性化するセンスイネーブル内部同期信号６
１により活性化され、リセットを行うリセット内部同期
信号６３によりデータバス線対４１０，４１１をイコラ
イズするなどのリセットが行われる。また、書き込み用
のセンスアンプ５００には、入力レジスタ１０４にラッ
チされた書き込みイネーブル信号１１４、入力レジスタ
１０５にラッチされた書き込みデータ１１５、及び活性
化を行う同期信号６２が供給される。
【００２５】図２において、書き込みアンプ５００とセ
ンスアンプ６００とが、図１の発明の原理図で説明した
同期回路３０に該当する。従って、遷移検出回路５０
は、供給されるアドレス、ライトイネーブル信号、書き
込みデータ信号が遷移したか否かを検出する。より具体
的には、遷移検出回路５０には、各入力信号の入力レジ
スタ１００〜１０５の出力信号が供給される。
【００２６】そして、遷移検出回路５０は、アドレスと
ライトイネーブル信号ＷＥとのいずれかが遷移したこと
を検出して読み出し遷移検出信号５１を第１のレベルに
する。但し、ライトイネーブル信号ＷＥが書き込み状態
（Ｌレベル）の時は、読み出し遷移検出信号５１は第１
のレベルにはならない。また、遷移検出回路５０は、ア
ドレスとライトイネーブル信号との全てが遷移しなかっ
たことを検出して読み出し遷移検出信号５１を第２のレ
ベルにする。かかる読み出し遷移検出信号５１の第１の
レベルに応答して、内部同期発生回路６０は、センスイ
ネーブル内部同期信号６１とリセット内部同期信号６３
とをセンスアンプ６００に供給する。また、読み出し遷
移検出信号５１の第２のレベルに応答して、内部同期発
生回路６０は、外部からの同期信号４０にかかわらずセ
ンスイネーブル内部同期信号６１とリセット内部同期信
号６３とは生成しない。
【００２７】遷移検出回路５０は、アドレスとライトイ
ネーブル信号ＷＥと書き込みデータ信号とのいずれかが
遷移したことを検出して書き込み遷移検出信号５２を第
１のレベルにする。また、遷移検出回路５０は、アドレ
スとライトイネーブル信号と書き込みデータの全てが遷
移しなかったことを検出して書き込み遷移検出信号５２
を第２のレベルにする。かかる書き込み遷移検出信号５
２の第１のレベルに応答して、内部同期発生回路６０
は、活性化を行う同期信号６２を書き込みアンプ５００
に供給する。また、書き込み遷移検出信号５２の第２の
レベルに応答して、内部同期発生回路６０は、外部から
の同期信号４０にかかわらず活性化同期信号６２は生成
しない。
【００２８】図３は、半導体記憶装置の詳細回路図であ
る。図３には、１コラムのビット線対ＢＬ，／ＢＬと、
それに接続されるデータバス線対ＤＢ，／ＤＢとが示さ
れる。ワード線２１０とビット線対ＢＬ, ／ＢＬとの交
差位置には、メモリセルＭＣが設けられる。メモリセル
ＭＣは、ＣＭＯＳ回路のＳＲＡＭセルであり、Ｐ型トラ
ンジスタＰ１，Ｐ２とＮ型トランジスタＮ３，Ｎ４から
なるラッチ回路と、ビット線対ＢＬ，／ＢＬとの間に設
けられる選択トランジスタＮ５，Ｎ６とを有する。選択
トランジスタＮ５，Ｎ６のゲート電極は、ワード線２１
０に接続される。
【００２９】ビット線対ＢＬ，／ＢＬには、ロードトラ
ンジスタとしてＰ型トランジスタＰ７，Ｐ８が設けら
れ、電源Ｖｄｄに接続される。ビット線対ＢＬ，／ＢＬ
は、コラムトランスファーゲートであるトランジスタＮ
９，Ｎ１０を介してデータバス線ＤＢ，／ＤＢに接続さ
れる。データバス線対ＤＢ，／ＤＢには、リセット回路
７００、書き込みアンプ５００及びセンスアンプ６００
が接続される。リセット回路７００は、Ｐ型トランジス
タＰ１３，Ｐ１４，Ｐ１５を有し、リセット制御信号Ｒ
ＳＴを供給される。リセット制御信号ＲＳＴの立ち下が
りパルスに応答して、トランジスタＰ１３〜Ｐ１５が導
通して、データバス線対ＤＢ，／ＤＢをイコライズする
と共に、電源電圧Ｖｄｄレベルにプリチャージする。か
かるリセット動作は、書き込みと読み出しの前に行われ
る。
【００３０】図３に示された半導体記憶装置において、
読み出し動作では、最初にリセット回路７００によりビ
ット線対とデータバス線対とが電源電圧Ｖｄｄレベルに
リセットされている状態から、ワード線２１０がＨレベ
ルに駆動される。その結果、メモリセルＭＣ内のラッチ
回路がビット線対ＢＬ，／Ｂｌに接続される。仮に、ト
ランジスタＮ３とＰ２が導通状態とすると、トランジス
タＮ３によりビット線ＢＬが駆動され、ビット線ＢＬの
レベルが低下する。ビット線／ＢＬはリセットレベルを
維持する。
【００３１】そこで、コラム選択信号２２０によりゲー
トＮ９，Ｎ１０が導通し、そのレベル差がデータバス線
対ＤＢ，／ＤＢに伝えられる。そこで、外部からの同期
信号４０に応答して所定のタイミングで生成されるセン
スイネーブル信号ＳＥに応答して、センスアンプ６００
が活性化され、データバス線対ＤＢ，／ＤＢ間の電圧差
を検出し、増幅し、出力２０に読み出しデータを出力す
る。そして、更にリセット制御信号ＲＳＴに応答して、
データバス線対ＤＢ，／ＤＢがイコライズされ、Ｌレベ
ルに駆動された方のデータバス線が電源電圧レベルまで
駆動される。
【００３２】図３に示された半導体記憶装置において、
書き込み動作では、最初のデータバス線対ＤＢ，／ＤＢ
の電源電圧のリセットレベルの状態から、内部同期信号
発生回路６０により同期信号４０から所定のタイミング
で生成される活性化信号６２に応答し、書き込みアンプ
５００が、書き込みデータ信号１１５に応じて、データ
バス線対ＤＢ，／ＤＢのいずれか一方をＬレベルに駆動
する。そして、コラムトランスファーゲートを介して接
続されたビット線対ＢＬ，／ＢＬの一方がＬレベルに駆
動され、メモリセルＭＣのラッチ状態を反転または維持
する。但し、ライトイネーブル信号１１４（ＷＥ）が読
み出し状態の時は、書き込みアンプ５００は、活性化同
期信号６２にかかわらず活性化されない。
【００３３】図４は、センスアンプの一例を示す回路図
である。また、図５は、読み出し動作を示す信号波形図
である。このセンスアンプは、Ｐ型トランジスタＰ１
５，Ｐ１６とＮ型トランジスタＮ１７〜Ｎ１９からなる
差動アンプである。Ｐ型トランジスタのゲートとドレイ
ン端子とが交差接続されて、ラッチ機能も有する。Ｎ型
トランジスタＮ１９のゲートにはセンスイネーブル同期
信号６１が印加される。また、差動アンプの出力ＯＳ，
／ＯＳ間には、リセット同期信号６３により導通される
イコライズ用のＮ型トランジスタＮ２０が設けられる。
また、Ｎ型トランジスタＮ１７，Ｎ１８のゲートにはデ
ータバス線対４１１，４１０が印加され、データバス線
対の電圧差が検出される。更に、差動アンプの出力Ｏ
Ｓ，／ＯＳの出力をラッチするインバータ３０，３１か
らなるラッチ回路が設けられ、そのラッチ回路に出力端
子２０が接続される。
【００３４】書き込み読み出し制御信号ＷＥがＨレベル
の時に、読み出し動作が行われる。本実施の形態例にお
ける書き込み動作では、図５の読み出し動作に示される
通り、イコライズ用のトランジスタＮ２０を導通させて
出力ＯＳ，／ＯＳを同じレベルにし、その後イコライズ
用のトランジスタＮ２０を非導通にし、センスイネーブ
ル同期信号６１によりトランジスタＮ１９を導通させ、
差動アンプを活性化し、データバス線ＤＢ，／ＤＢの電
圧差を検出し、インバータ３０，３１からなるラッチ回
路に検出信号をラッチする。その後、センスイネーブル
同期信号６１がＬレベルになって差動アンプが非活性に
なっても、ラッチ回路により検出信号は保持される。
【００３５】上記の読み出し動作では、Ｈレベルパルス
のリセット同期信号６３が供給され、その後Ｈレベルパ
ルスのセンスイネーブル同期信号６１が供給される。と
ころが、図５に示される通り、アドレスに変更がなく、
同じメモリに対する読み出し動作が行われると、リセッ
ト同期信号６３により出力ＯＳ，／ＯＳが一旦中間レベ
ルになり、センスイネーブル同期信号６１に応答して再
度出力ＯＳ，／ＯＳが電源Ｖｄｄレベルとグランドレベ
ルに駆動される。従って、この２度目の読み出し動作に
おけるリセット動作と差動アンプの活性化動作とが無駄
である。
【００３６】そこで、本実施の形態例では、図５中破線
で示される通り、外部から供給さえる書き込み読み出し
制御信号ＷＥがＨレベルのままであり、いずれのアドレ
スも遷移しなかった場合は、上記のリセット同期信号６
３とセンスイネーブル同期信号６１のＨパルス信号の生
成が禁止される。その結果、上記の２度目の読み出し動
作におけるリセット動作と差動アンプの活性化動作とを
なくすことができる。
【００３７】図６は、センスアンプの他の例を示す回路
図である。また、図７は、その読み出し動作を示す信号
波形図である。このセンスアンプは、Ｐ型トランジスタ
Ｐ２２，Ｐ２３と、Ｎ型トランジスタＮ２４〜Ｎ２６を
有する。Ｐ型トランジスタＰ２２，Ｐ２３はカレントミ
ラー接続される負荷回路を構成する。Ｎ型トランジスタ
Ｎ２４，Ｎ２６には、データバス線対４１０，４１１が
印加され、データバス線対の電圧差が検出される。ま
た、トランジスタＮ２６には、センスイネーブル同期信
号６１が印加される。このセンスアンプは、差動アンプ
を構成するが、ラッチ機能は、インバータ３０，３１か
らなるラッチ回路で実現される。トランジスタＮ２７，
Ｐ２８からなるトランスファースイッチが、センスイネ
ーブル同期信号６１により導通されることにより、ノー
ドｎ１０の差動アンプが検出した読み出しデータがラッ
チ回路で保持される。
【００３８】このセンスアンプによる読み出し動作は、
図７に示される通り、リセット状態ではＰ型トランジス
タＰ２２，Ｐ２３により、ノードｎ１０はＨレベルにあ
る。そこで、内部同期信号生成回路６０により、外部同
期信号４０から所定のタイミングでセンスイネーブル同
期信号６１がＨレベルに駆動されると、トランジスタＮ
２６が導通して、センスアンプを活性化する。そして、
センスアンプがデータバス線４１０のＨレベル／データ
バス線４１１のＬレベルを検出して、ノードｎ１０がＬ
レベルになると、そのレベルがインバータ３０，３１か
らなるラッチ回路によりラッチされ、出力２０はＨレベ
ルになる。
【００３９】この状態で、トランジスタＰ２２，Ｐ２
３，Ｎ２４〜Ｎ２６からなる差動アンプは、定常的に電
源電圧ＶｄｄからグランドにトランジスタＰ２３，Ｎ２
５，Ｎ２６を介して貫通電流が流れている。そこで、従
来では、次のサイクルでアドレスＡ0 〜Ａ３及び書き込
み読み出し制御信号ＷＥに遷移が発生しないと、次の同
期信号４０に応答して、センスイネーブル同期信号６１
がＨレベルに駆動される。その結果、差動アンプは上記
の貫通電流を再度流す。しかし、ラッチ回路３０，３１
により読み出しデータは保持されていて、次のサイクル
でもアドレスの遷移が発生しないことから、同じ読み出
しデータが検出され、同じデータがラッチされる。
【００４０】そこで、本実施の形態例では、図７中破線
で示した通り、内部同期信号発生回路６０は、アドレス
Ａ0 〜Ａ３及び書き込み読み出し制御信号ＷＥに遷移が
発生しない状態を読み出し遷移検出信号５１のレベルか
ら検出し、外部同期信号４０にかかわらず、センスイネ
ーブル内部同期信号６１をＨレベルに駆動しない。その
結果、センスアンプの差動アンプのトランジスタＮ２６
が非導通となり、無駄な貫通電流が防止される。その結
果、ノードｎ１０はＨレベルに変化するが、トランスフ
ァーゲートＮ２７，Ｐ２８は非導通であるので、ラッチ
回路の状態は維持される。
【００４１】図８は、書き込みアンプの回路図である。
また、図９は、書き込み動作の信号波形図である。図８
の書き込みアンプには、書き込みデータＤin、書き込み
読みだし制御信号１１４（ＷＥ）と、内部同期信号発生
回路６０により生成される活性化同期信号６２とが供給
される。書き込みアンプは、Ｐ型トランジスタＰ３２，
Ｐ３３とＮ型トランジスタＮ３４，Ｎ３５を有する。ト
ランジスタＰ３２，Ｎ３４によりデータバス線４１１を
駆動するＣＭＯＳインバータが形成される。また、トラ
ンジスタＰ３３，Ｎ３５により、データバス線４１０を
駆動するＣＭＯＳインバータが形成される。これらのト
ランジスタのゲートには、ＮＡＮＤゲート３６，３７と
ＮＯＲゲート３８，３９から駆動信号が供給される。
【００４２】今仮に、ライトイネーブル信号１１４（Ｗ
Ｅ）がＬレベルの書き込み状態にあるとする。そして、
書き込みデータＤinがＨレベルにあるとする。その時、
アドレスＡ0 〜Ａ3 、ライトイネーブル信号ＷＥ、及び
書き込みデータのいずれかに遷移が発生すると、書き込
み遷移検出信号５２の第１のレベルに応答して、内部同
期信号発生回路６０から所定のタイミングで活性化同期
信号６２がＨレベルとなる。
【００４３】その結果、ノードｎ２１はＨレベル、ノー
ドｎ２２がＬレベル、ノードｎ２３がＬレベル、ノード
ｎ２４がＨレベルとなる。したがって、トランジスタＮ
３４とＰ３３とが導通し、データバス線４１１をＬレベ
ルに、データバス線４１０をＨレベルにそれぞれ駆動す
る。
【００４４】書き込みデータＤinがＬレベルにある場合
は、ノードｎ２１はＬレベル、ノードｎ２２がＨレベ
ル、ノードｎ２３がＨレベル、ノードｎ２４がＬレベル
となる。したがって、トランジスタＮ３５とＰ３２とが
導通し、データバス線４１１をＨレベルに、データバス
線４１０をＬレベルにそれぞれ駆動する。
【００４５】尚、ライトイネーブル１１４（ＷＥ）がＨ
レベルの時は、ノードｎ２１，ｎ２２がＨレベル、ノー
ドｎ２３，ｎ２４がＬレベルとなり、それぞれＨインピ
ーダンス状態となる。
【００４６】図９の書き込み動作の波形図に示される通
り、書き込み時には、書き込みアンプにより一方のデー
タバス線とビット線とをＬレベルに駆動し、書き込みが
終了するとリセット回路７００によりリセットレベルの
電源電圧Ｖｄｄレベルまで駆動される。従って、一度書
き込みがなされてから、同じアドレス、同じ書き込みデ
ータで書き込みが繰り返される場合、すでにメモリセル
への書き込みが終了しているのにもかかわらず、従来例
では、図９中の一点鎖線の通り活性化同期信号６２がＨ
レベルに駆動され、一方のビット線とデータバス線とが
書き込みアンプによりＬレベルに駆動され、再度リセッ
トレベルに駆動される。かかるリセットレベルへの駆動
は無駄な電力消費である。
【００４７】そこで、本実施の形態例では、アドレス、
書き込みデータＤin、及びライトイネーブル信号ＷＥに
遷移が検出されない場合は、書き込み遷移検出信号５２
の第２のレベルに応答して、内部同期信号生成回路６０
が外部からの同期信号４０にかかわらず、活性化同期信
号６２をＬレベルのままとする。その結果、２度目の書
き込みサイクルでは、書き込みアンプがデータバス線を
駆動せず、従って、データバス線やビット線の無駄な駆
動動作が行われない。その結果、リセット時のデータバ
ス線、ビット線のリセットレベルへの駆動はなくなり、
それに伴う電力消費は避けられる。
【００４８】図１０は、遷移検出回路及び内部同期信号
発生回路の回路図である。遷移検出回路５０は、アドレ
スＡ0 〜Ａ3 の入力レジスタ１００〜１０３の一方の出
力１２０〜１２３と、書き込み読み出し制御信号１１４
（ＷＥ）の入力レジスタ１０４の出力１１４と、入力デ
ータＤinの入力レジスタ１０５の出力１１５の遷移をそ
れぞれ検出する遷移検出回路５０１〜５０６と、ＮＡＮ
Ｄゲート５０８，５０９と、ＡＮＤゲート５１０とを有
する。
【００４９】各遷移検出回路は、それぞれ入力信号の遷
移を検出してＬレベルパルスを出力する。そして、遷移
検出回路５０１〜５０５の出力を入力とするＮＡＮＤゲ
ート５０８は、読み出し遷移検出信号５１を出力として
生成する。但し、ＮＡＮＤゲート５０８の出力は、書き
込み読み出し制御信号１１４を入力とするＡＮＤゲート
により、制御信号１１４（ＷＥ）が書き込み状態を示す
Ｌレベルの時には、読み出し遷移検出信号５１として出
力されない。
【００５０】従って、読み出し遷移検出信号５１は、書
き込み読み出し制御信号１１４（ＷＥ）が読み出し状態
のＨレベルの時であって、アドレス１２０〜１２３また
は書き込み読み出し制御信号１１４のいずれかに遷移が
発生した時にＨレベルのパルスとして発生する。
【００５１】また、遷移検出回路５０１〜５０６の出力
を入力するＮＡＮＤゲート５０９は、書き込み遷移制御
信号５２は、アドレス１２０〜１２３、書き込み読み出
し制御信号１１４、書き込みデータ１１５のいずれかに
遷移が発生した時にＨレベルのパルスとして発生する。
書き込み遷移検出信号５２は、アドレス、書き込み読み
出し制御信号及び書き込みデータのいずれかに遷移が発
生した時にＨレベルパルスとして生成される。
【００５２】内部同期信号発生回路６０は、ＮＡＮＤゲ
ート６０１，６０５とインバータ６０２〜６０４，６０
６とを有する。外部からの同期信号４０にＨレベルに応
答して、読み出し遷移信号５１のパルス信号からセンス
イネーブル同期信号６１とリセット同期信号６３とが生
成される。また、インバータ６０３，６０４により、セ
ンスイネーブル同期信号６１は、リセット同期信号６３
より遅延したＨレベルパルスとなる。更に、外部からの
同期信号４０にＨレベルに応答して、書き込み遷移信号
５２のパルス信号から活性化同期信号６２が生成され
る。
【００５３】図１１は、遷移検出回路を示す図である。
この回路は、入力ＩＮがインバータ４５を介してＮＡＮ
Ｄゲート４６の一方の入力と、ＮＡＮＤゲート４７の一
方の入力とに供給される。ＮＡＮＤゲート４６，４７
は、それぞれの出力を他方の入力とする。そして、その
出力ｂ，ｃがＮＡＮＤゲート４８に供給される。ＮＡＮ
Ｄゲート４６，４７は、図１１に示される通り、Ｐ型ト
ランジスタＰ７０，Ｐ７１とＮ型トランジスタＮ７２，
Ｎ７３及び抵抗Ｒ７４で構成される。抵抗Ｒ７４の存在
により、ＮＡＮＤゲートの出力のＬレベルへの立ち下が
りは、緩慢になる。
【００５４】図１２は、図１１の遷移検出回路の動作波
形図である。図１２に示される通り、入力ＩＮが立ち上
がる時、ノードｂの立ち上がりによりＮＡＮＤ４７の出
力ｃが緩慢に立ち下がる。従って、出力ＯＵＴにはＬレ
ベルのパルスが生成される。一方、入力ＩＮが立ち下が
る時、ノードｃの立ち上がりによりＮＡＮＤ４６の出力
ｂが緩慢に立ち下がり、出力ＯＵＴにはＬレベルのパル
スが生成される。
【００５５】以上の通り、遷移検出回路は、入力ＩＮの
遷移を検出してＬレベルのパルスを生成する。
【００５６】図１３は、第２の実施の形態例のメモリ構
成図である。この例では、遷移検出回路５０は、それぞ
れの入力信号をラッチする入力レジスタ回路の出力では
なく、外部からの入力信号を直接監視し、その遷移を検
出する。従って、入力信号は外部クロック４０に同期し
て遷移せず非同期に遷移するので、遷移検出回路の出力
５１，５２は、それぞれセットリセット回路７００にラ
ッチされる。そして、セットリセット回路の出力７０
１，７０２がそれぞれ内部同期信号発生回路６０に供給
され、上記した実施の形態例と同様に、センスイネーブ
ル同期信号６１、リセット同期信号６３、及び活性化同
期信号６２が生成される。それ以外の構成は、図２の場
合と同じである。
【００５７】図１４は、図３の遷移検出回路５０、セッ
トリセット回路７００及び内部同期信号発生回路６０を
示す図である。この図では、図１０に示された遷移検出
回路５０と内部同期信号発生回路６０に加えて、その間
にセットリセット回路７００が挿入されている。セット
リセット回路７００は、読み出し遷移検出信号５１をラ
ッチするＮＡＮＤゲート７０４，７０５と、書き込み遷
移検出信号５２をラッチするＮＡＮＤゲート７０７，７
０８とを有する。これらのラッチ回路は、読み出し遷移
検出信号５１と書き込み遷移検出信号５２とをラッチ
し、内部同期信号発生回路６０にそのラッチ信号７０
１，７０２を供給する。また、これらのラッチ回路は、
内部同期信号６１，６２によりリセットされる。
【００５８】第２の実施の形態例では、外部から供給さ
れる入力信号の遷移を直接検出することができるので、
第１の実施の形態例よりも早く遷移の有無を検出し、外
部クロック４０に同期した所定のタイミングの内部同期
信号を生成することができる。そして、第１の実施の形
態例と同様に、同じアドレスで同じ読み出し動作に伴う
センスアンプの無駄な動作をなくすことができ、また、
同じアドレス、同じ書き込みデータで同じ書き込み動作
に伴う書き込みアンプの無駄な動作をなくすことができ
る。
【００５９】尚、システムＬＳＩなどに埋め込まれるＳ
ＲＡＭにおいても、上記の実施の形態例は適用できる。
その場合は、同じＬＳＩ内のシステム側から入力信号が
供給される。
【００６０】
【発明の効果】以上説明した通り、本発明によれば、ア
ドレス、書き込み読み出し制御信号及び書き込みデータ
の遷移の有無を検出して、同じ読み出し動作が繰り返さ
れる場合はセンスアンプの動作を禁止し、同じ書き込み
動作が繰り返される場合は書き込みアンプの動作を禁止
する。従って、センスアンプと書き込みアンプにおける
無駄な電力消費をなくすことができる。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】本発明の実施の形態例の半導体記憶装置の全体
構成図である。
【図３】半導体記憶装置の詳細回路図である。
【図４】センスアンプの一例を示す回路図である。
【図５】読み出し動作を示す信号波形図である。
【図６】センスアンプの他の例を示す回路図である。
【図７】読み出し動作を示す信号波形図である。
【図８】書き込みアンプの回路図である。
【図９】書き込み動作の信号波形図である。
【図１０】遷移検出回路及び内部同期信号発生回路の回
路図である。
【図１１】遷移検出回路を示す図である。
【図１２】図１１の遷移検出回路の動作波形図である。
【図１３】第２の実施の形態例のメモリ構成図である。
【図１４】図３の遷移検出回路５０、セットリセット回
路７００及び内部同期信号発生回路６０を示す図であ
る。
【符号の説明】
３０ 同期回路 ４０ 同期信号 ５０ 遷移検出回路 ６０ 内部同期信号発生回路 ７００ セットリセット回路 Ａ0 〜Ａ3 アドレス信号 ＷＥ 書き込み読み出し制御信号、ライトイネ
ーブル信号 Ｄin 書き込みデータ信号 ５１，５２ 遷移検出信号 ６１，６２，６３ 内部同期信号 ５００ ライトアンプ ６００ センスアンプ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】複数の入力信号と同期信号とを供給され、
    前記同期信号に同期して、前記入力信号に応じた所定の
    動作を行う同期回路において、 前記複数の入力信号の遷移をそれぞれ検出し当該遷移が
    発生したことを示す遷移検出信号を生成する遷移検出回
    路と、 前記遷移検出信号が前記遷移発生を示す時に前記同期信
    号に応答して前記同期回路に内部同期信号を供給し、前
    記遷移検出信号が前記遷移発生を示さない時に前記同期
    信号にかかわらず前記同期回路に前記内部同期信号を供
    給しない内部同期信号発生回路とを有することを特徴と
    する同期回路。
  2. 【請求項２】複数のメモリセルを有し、少なくとも複数
    のアドレス信号と書き込み読み出し制御信号と書き込み
    データ信号と同期信号とを供給される半導体記憶装置に
    おいて、 前記メモリセルからのデータを検出するセンスアンプ
    と、 前記複数のアドレス信号と書き込み読み出し制御信号と
    の遷移を検出しいずれかの該遷移発生を示す遷移検出信
    号を生成する遷移検出回路と、 前記遷移検出信号が前記遷移発生を示す時に前記同期信
    号に応答して前記センスアンプに読み出し同期信号を供
    給し、前記遷移検出信号が前記遷移発生を示さない時に
    前記同期信号にかかわらず前記センスアンプに前記読み
    出し同期信号を供給しない内部同期信号発生回路とを有
    し、 前記センスアンプは前記読み出し同期信号に応答して動
    作することを特徴とする半導体記憶装置。
  3. 【請求項３】請求項２において、 前記センスアンプは、メモリセルからのデータを差動検
    出し相補信号をラッチする差動増幅部と、前記検出動作
    の前に前記相補信号を短絡するリセット部とを有し、前
    記読み出し同期信号に応答して前記リセット部が短絡動
    作することを特徴とする半導体記憶装置。
  4. 【請求項４】請求項２において、 前記センスアンプは、メモリセルからのデータを検出す
    る検出部と、該検出された信号をラッチするラッチ部と
    を有し、前記読み出し同期信号に応答して前記検出部が
    検出動作することを特徴とする半導体記憶装置。
  5. 【請求項５】請求項２〜４のいずれかにおいて、 前記遷移検出回路は、前記複数のアドレス信号と書き込
    み読み出し制御信号を入力する入力回路の出力を供給さ
    れ、該入力回路の出力信号の遷移を検出することを特徴
    とする半導体記憶装置。
  6. 【請求項６】請求項２〜４のいずれかにおいて、 前記遷移検出回路は、供給される前記複数のアドレス信
    号と書き込み読み出し制御信号との遷移を直接検出し、
    該読み出し同期信号をラッチすることを特徴とする半導
    体記憶装置。
  7. 【請求項７】複数のメモリセルを有し、少なくとも複数
    のアドレス信号と書き込み読み出し制御信号と書き込み
    データ信号と同期信号とを供給される半導体記憶装置に
    おいて、 前記書き込みデータ信号に応答して前記メモリセルに接
    続されたバス線対を駆動する書き込みアンプと、 前記複数のアドレス信号と、書き込みデータ信号と、書
    き込み読み出し制御信号との遷移を検出しいずれかの該
    遷移発生を示す遷移検出信号を生成する遷移検出回路
    と、 前記遷移検出信号が前記遷移発生を示す時に前記同期信
    号に応答して前記書き込みアンプに内部同期信号を供給
    し、前記遷移検出信号が前記遷移発生を示さない時に前
    記同期信号にかかわらず前記書き込みアンプに前記内部
    同期信号を供給しない内部同期信号発生回路とを有し、 前記書き込みアンプは前記内部同期信号に応答して前記
    バス線対を駆動し、前記内部同期信号が与えられない時
    に該駆動を行わないことを特徴とする半導体記憶装置。
  8. 【請求項８】請求項７において、 前記遷移検出回路は、前記複数のアドレス信号と、書き
    込みデータ信号と、書き込み読み出し制御信号を入力す
    る入力回路の出力を供給され、該入力回路の出力信号の
    遷移を検出することを特徴とする半導体記憶装置。
  9. 【請求項９】請求項７において、 前記遷移検出回路は、供給される前記複数のアドレス信
    号と、書き込みデータ信号と、書き込み読み出し制御信
    号との遷移を直接検出し、該読み出し同期信号をラッチ
    することを特徴とする半導体記憶装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003100082A (ja) * 2001-09-21 2003-04-04 Ricoh Co Ltd 同期式半導体記憶装置
KR100733415B1 (ko) 2005-09-29 2007-06-29 주식회사 하이닉스반도체 반도체 메모리 소자 및 그의 비트라인 센스앰프 구동방법

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6816979B1 (en) * 2001-02-01 2004-11-09 Cypress Semiconductor Corp. Configurable fast clock detection logic with programmable resolution
US6639847B1 (en) * 2002-06-26 2003-10-28 Taiwan Semiconductor Manufacturing Co. Ltd Elimination of address-sensitivity by synchronous reference for sense amplifier
US6822919B2 (en) * 2002-07-08 2004-11-23 Stmicroelectronics, Inc. Single ended output sense amplifier circuit with reduced power consumption and noise
US7224637B2 (en) * 2004-09-23 2007-05-29 Promos Technologies Inc. Tri-mode clock generator to control memory array access
KR20110058575A (ko) * 2009-11-26 2011-06-01 삼성전자주식회사 데이터 프로세싱 시스템에서의 대역폭 동기화 회로 및 그에 따른 대역폭 동기화 방법
JP5692179B2 (ja) * 2012-07-24 2015-04-01 カシオ計算機株式会社 システムｌｓｉ及びプログラム消去方法
US9324412B2 (en) * 2012-10-31 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Memory architecture

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59221891A (ja) * 1983-05-31 1984-12-13 Toshiba Corp スタテイツク型半導体記憶装置
JPS61117784A (ja) * 1984-11-12 1986-06-05 Oki Electric Ind Co Ltd 半導体記憶装置
JPS61196498A (ja) * 1985-02-26 1986-08-30 Mitsubishi Electric Corp 半導体記憶装置
JPS62170095A (ja) * 1986-01-21 1987-07-27 Mitsubishi Electric Corp 半導体集積回路装置
US5200926A (en) * 1987-12-28 1993-04-06 Kabushiki Kaisha Toshiba Semiconductor integrated circuit
US4922461A (en) * 1988-03-30 1990-05-01 Kabushiki Kaisha Toshiba Static random access memory with address transition detector
JPH0766665B2 (ja) * 1988-03-31 1995-07-19 株式会社東芝 半導体記憶装置
JPH0373495A (ja) * 1989-02-15 1991-03-28 Ricoh Co Ltd 半導体メモリ装置
JPH0814989B2 (ja) * 1989-05-09 1996-02-14 日本電気株式会社 内部同期型スタティックｒａｍ
JPH0438793A (ja) * 1990-06-04 1992-02-07 Toshiba Corp データ転送制御回路およびこれを用いたダイナミック型半導体記憶装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003100082A (ja) * 2001-09-21 2003-04-04 Ricoh Co Ltd 同期式半導体記憶装置
KR100733415B1 (ko) 2005-09-29 2007-06-29 주식회사 하이닉스반도체 반도체 메모리 소자 및 그의 비트라인 센스앰프 구동방법
US7450453B2 (en) 2005-09-29 2008-11-11 Hynix Semiconductor Inc. Semiconductor memory device and method for driving bit line sense amplifier thereof

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