JP2003100082A - 同期式半導体記憶装置 - Google Patents
同期式半導体記憶装置Info
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- JP2003100082A JP2003100082A JP2001289112A JP2001289112A JP2003100082A JP 2003100082 A JP2003100082 A JP 2003100082A JP 2001289112 A JP2001289112 A JP 2001289112A JP 2001289112 A JP2001289112 A JP 2001289112A JP 2003100082 A JP2003100082 A JP 2003100082A
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Abstract
(57)【要約】
【課題】 アドレスなどの入力が基準クロックに対する
セットアップが満たされない場合でも所望の動作を確実
にし、通常の（セットアップが満たされている場合）動
作でのスピードを犠牲にしないメモリを提供することを
目的とする。 【解決手段】 複数のメモリセル１０をマトリックス状
に配置し、基準信号を制御回路５に与え、制御回路５が
生成したクロックを基に読み出し書き込みを行う同期型
半導体記憶装置であって、アドレス信号の変化を検出す
るＡＴＤ回路１４と、この検出回路１４からの信号を論
理和するＳＡＴ回路１５と、このＳＡＴ回路１５からの
信号に基づいて、前記基準信号の内部取り込み禁止する
回路１６とを、備える。
セットアップが満たされない場合でも所望の動作を確実
にし、通常の（セットアップが満たされている場合）動
作でのスピードを犠牲にしないメモリを提供することを
目的とする。 【解決手段】 複数のメモリセル１０をマトリックス状
に配置し、基準信号を制御回路５に与え、制御回路５が
生成したクロックを基に読み出し書き込みを行う同期型
半導体記憶装置であって、アドレス信号の変化を検出す
るＡＴＤ回路１４と、この検出回路１４からの信号を論
理和するＳＡＴ回路１５と、このＳＡＴ回路１５からの
信号に基づいて、前記基準信号の内部取り込み禁止する
回路１６とを、備える。
Description
【０００１】
【発明の属する技術分野】この発明は、メモリ動作速度
の早い同期式半導体集積回路に関する。
の早い同期式半導体集積回路に関する。
【０００２】
【従来の技術】近年、ＳＲＡＭなどの半導体記憶装置
（以下、単にメモリという。）は高速化が進んでいる。
アクセスタイムやサイクルタイムで非常に高速なメモリ
が開発されている。
（以下、単にメモリという。）は高速化が進んでいる。
アクセスタイムやサイクルタイムで非常に高速なメモリ
が開発されている。
【０００３】しかし、動作速度は十分であっても、基準
クロックに対する他の入力信号のセットアップなどの規
定により高速なメモリを使用することは難しくなってい
る。その回避策としてメモリ内で、基準クロックを遅延
させることによりセットアップを改善する方法がある。
クロックに対する他の入力信号のセットアップなどの規
定により高速なメモリを使用することは難しくなってい
る。その回避策としてメモリ内で、基準クロックを遅延
させることによりセットアップを改善する方法がある。
【０００４】図８は、従来のセットアップ時間を０ｎｓ
にする手段として、基準クロックを遅らす方法を用いた
メモリのブロック図である。
にする手段として、基準クロックを遅らす方法を用いた
メモリのブロック図である。
【０００５】図８は、ＳＲＡＭで構成される同期式メモ
リであり、電源端子ＶＣＣおよびＧＮＤ間に供給される
電源電圧の下でそれぞれ動作するアドレスラッチ回路
１、アドレスバッファ回路４、Ｘデコーダ７、Ｙデコー
ダ８、プリチャージ回路９、メモリセル１０、Ｙゲート
回路１１、センスアンプを含むデータ入出力回路１２、
データラッチ回路１３を有する。チップイネーブル信号
（ＣＥＢ）などの制御信号が入力制御回路２から制御回
路５を介してそれぞれの回路に与えられる。基準クロッ
ク（ＣＫ）は同期信号回路３に与えられ、基準クロック
が遅延回路６で所定量遅延されて制御回路５に与えられ
る。制御回路５は遅延されたクロックをそれぞれ対応す
る回路に与える。
リであり、電源端子ＶＣＣおよびＧＮＤ間に供給される
電源電圧の下でそれぞれ動作するアドレスラッチ回路
１、アドレスバッファ回路４、Ｘデコーダ７、Ｙデコー
ダ８、プリチャージ回路９、メモリセル１０、Ｙゲート
回路１１、センスアンプを含むデータ入出力回路１２、
データラッチ回路１３を有する。チップイネーブル信号
（ＣＥＢ）などの制御信号が入力制御回路２から制御回
路５を介してそれぞれの回路に与えられる。基準クロッ
ク（ＣＫ）は同期信号回路３に与えられ、基準クロック
が遅延回路６で所定量遅延されて制御回路５に与えられ
る。制御回路５は遅延されたクロックをそれぞれ対応す
る回路に与える。
【０００６】上記アドレスバッファラッチ回路１は外部
から供給されリードサイクルで更新されるアドレス信号
をラッチし、制御回路５からのクロックによりアドレス
信号をアドレスバッファ回路４に格納する。このアドレ
ス信号はこのアドレス信号をデコードするデコーダ７，
８に供給される。メモリセル１０はマトリクス状に配置
される複数のスタティックメモリセル、これらメモリセ
ルの行に沿ってそれぞれ形成される複数のワード線、お
よびこれらメモリセルの列に沿ってそれぞれ形成される
複数のビット線対を含む。デコーダ７，８により選択さ
れた所定数列のメモリセルに対応するビット線対をデー
タ入出力回路１２内のセンスアンプ回路に電気的に接続
する。このセンスアンプ回路３は選択行のメモリセルか
ら読出されるデータに対応して選択列のビット線対に設
定される電位差を増幅し、これを読出データとして検出
する。データラッチ回路７はセンスアンプ回路によって
検出された読出データをラッチし、ラッチされたデータ
を外部に出力する。
から供給されリードサイクルで更新されるアドレス信号
をラッチし、制御回路５からのクロックによりアドレス
信号をアドレスバッファ回路４に格納する。このアドレ
ス信号はこのアドレス信号をデコードするデコーダ７，
８に供給される。メモリセル１０はマトリクス状に配置
される複数のスタティックメモリセル、これらメモリセ
ルの行に沿ってそれぞれ形成される複数のワード線、お
よびこれらメモリセルの列に沿ってそれぞれ形成される
複数のビット線対を含む。デコーダ７，８により選択さ
れた所定数列のメモリセルに対応するビット線対をデー
タ入出力回路１２内のセンスアンプ回路に電気的に接続
する。このセンスアンプ回路３は選択行のメモリセルか
ら読出されるデータに対応して選択列のビット線対に設
定される電位差を増幅し、これを読出データとして検出
する。データラッチ回路７はセンスアンプ回路によって
検出された読出データをラッチし、ラッチされたデータ
を外部に出力する。
【０００７】上記したアドレスなどの入力を基準クロッ
クによりラッチするため、アドレスなどの入力信号変化
した後で信号をラッチできる時間をあらかじめ測定し、
基準クロックを遅延回路６で遅延させてラッチ信号を生
成する。
クによりラッチするため、アドレスなどの入力信号変化
した後で信号をラッチできる時間をあらかじめ測定し、
基準クロックを遅延回路６で遅延させてラッチ信号を生
成する。
【０００８】
【発明が解決しようとする課題】上記した構成において
は、基準クロックを遅延させることによりセットアップ
時間を改善することは可能である。しかし、その遅延を
マージンを持たせてラッチ信号を設計するため、基準ク
ロックを必要以上に遅らせてしまうことになる。
は、基準クロックを遅延させることによりセットアップ
時間を改善することは可能である。しかし、その遅延を
マージンを持たせてラッチ信号を設計するため、基準ク
ロックを必要以上に遅らせてしまうことになる。
【０００９】この結果、メモリ動作開始が遅れアクセス
タイムやサイクルタイムに大きく影響するという問題が
ある。
タイムやサイクルタイムに大きく影響するという問題が
ある。
【００１０】また、セットアップが十分取れている場合
でも基準クロックに遅延をつけているため速度を犠牲に
してしまうという問題がある。
でも基準クロックに遅延をつけているため速度を犠牲に
してしまうという問題がある。
【００１１】一方、従来、アドレス遷移検出回路（以
下、ＡＴＤという。）などは、非同期メモリに使用さ
れ、内部での同期信号生成用に使用されている。
下、ＡＴＤという。）などは、非同期メモリに使用さ
れ、内部での同期信号生成用に使用されている。
【００１２】ＡＴＤは、非同期メモリで高速化のための
プリチャージのタイミング生成、消費電流低減のための
センスアンプのコントロールやノイズ低減に使用されて
いる（特開平０５−１０９２８０号公報、特開平１０−
０８３６７１号公報参照）。
プリチャージのタイミング生成、消費電流低減のための
センスアンプのコントロールやノイズ低減に使用されて
いる（特開平０５−１０９２８０号公報、特開平１０−
０８３６７１号公報参照）。
【００１３】この発明は、アドレスなどの入力が基準ク
ロックに対するセットアップが満たされない場合でも所
望の動作を確実にし、通常の（セットアップが満たされ
ている場合）動作でのスピードを犠牲にしないメモリを
提供することを目的とする。
ロックに対するセットアップが満たされない場合でも所
望の動作を確実にし、通常の（セットアップが満たされ
ている場合）動作でのスピードを犠牲にしないメモリを
提供することを目的とする。
【００１４】
【課題を解決するための手段】この発明は、複数のメモ
リセルをマトリックス状に配置し、基準信号を制御回路
に与え、制御回路が生成したクロックを基に読み出し書
き込みを行う同期型半導体記憶装置であって、アドレス
などの入力信号の変化を検出する検出回路と、この検出
回路から信号を論理和する回路と、この回路からの信号
に基づいて前記基準信号の内部取り込み禁止する回路と
を、備えることを特徴とする。
リセルをマトリックス状に配置し、基準信号を制御回路
に与え、制御回路が生成したクロックを基に読み出し書
き込みを行う同期型半導体記憶装置であって、アドレス
などの入力信号の変化を検出する検出回路と、この検出
回路から信号を論理和する回路と、この回路からの信号
に基づいて前記基準信号の内部取り込み禁止する回路と
を、備えることを特徴とする。
【００１５】また、この発明は、アドレスなどの入力信
号の変化が終了したことを検出する回路を備え、この信
号により基準信号のクロックの内部取り込み禁止を解除
することを特徴とする。
号の変化が終了したことを検出する回路を備え、この信
号により基準信号のクロックの内部取り込み禁止を解除
することを特徴とする。
【００１６】上記の構成によれば、高速のメモリを使用
する場合、読み出し速度や動作速度は十分であるような
場合、基準クロックに対するアドレスなどの入力のセッ
トアップのタイミングを気にせず設計が行える。
する場合、読み出し速度や動作速度は十分であるような
場合、基準クロックに対するアドレスなどの入力のセッ
トアップのタイミングを気にせず設計が行える。
【００１７】
【発明の実施の形態】以下、この発明の実施の形態につ
き図面に従い説明する。図１は、この発明の第１の実施
形態にかかるメモリ示すブロック図である。なお、図８
の従来例と同一部分には同一符号を付す。
き図面に従い説明する。図１は、この発明の第１の実施
形態にかかるメモリ示すブロック図である。なお、図８
の従来例と同一部分には同一符号を付す。
【００１８】この図１に示す実施形態は、例として、基
準クロック（ＣＫ）とアドレス（Ａ０〜Ａｎ）信号との
関係で示している。その他の入力信号も同様の処理を行
うことによりすべての入力信号に対して、セットアップ
の保証を行える。
準クロック（ＣＫ）とアドレス（Ａ０〜Ａｎ）信号との
関係で示している。その他の入力信号も同様の処理を行
うことによりすべての入力信号に対して、セットアップ
の保証を行える。
【００１９】電源端子ＶＣＣおよびＧＮＤ間に供給され
る電源電圧の下でそれぞれ動作するアドレスラッチ回路
１、アドレスバッファ回路４、Ｘデコーダ７、Ｙデコー
ダ８、プリチャージ回路９、メモリセル１０、Ｙゲート
回路１１、センスアンプを含むデータ入出力回路１２、
データラッチ回路１３を有する。チップイネーブル信号
（ＣＥＢ）などの制御信号が入力制御回路２から制御回
路５を介してそれぞれの回路に与えられる。基準クロッ
ク（ＣＫ）は同期信号回路３に与えられ、基準クロック
が遅延回路６で所定量遅延されて制御回路５に与えられ
る。制御回路５は遅延されたクロックをそれぞれ対応す
る回路に与える。さらに、この実施形態ではアドレスの
変化を検出するＡＴＤ回路１４、このＡＴＤ回路１４か
らの信号を集めるＳＡＴ回路１５を備えている。このＳ
ＡＴ回路１５からの出力により同期信号伝播制御回路１
６は、同期信号回路３からのクロックを制御回路５へ与
えるか否か制御する。
る電源電圧の下でそれぞれ動作するアドレスラッチ回路
１、アドレスバッファ回路４、Ｘデコーダ７、Ｙデコー
ダ８、プリチャージ回路９、メモリセル１０、Ｙゲート
回路１１、センスアンプを含むデータ入出力回路１２、
データラッチ回路１３を有する。チップイネーブル信号
（ＣＥＢ）などの制御信号が入力制御回路２から制御回
路５を介してそれぞれの回路に与えられる。基準クロッ
ク（ＣＫ）は同期信号回路３に与えられ、基準クロック
が遅延回路６で所定量遅延されて制御回路５に与えられ
る。制御回路５は遅延されたクロックをそれぞれ対応す
る回路に与える。さらに、この実施形態ではアドレスの
変化を検出するＡＴＤ回路１４、このＡＴＤ回路１４か
らの信号を集めるＳＡＴ回路１５を備えている。このＳ
ＡＴ回路１５からの出力により同期信号伝播制御回路１
６は、同期信号回路３からのクロックを制御回路５へ与
えるか否か制御する。
【００２０】また、同期信号伝播回路１６には、チップ
イネーブル信号（ＣＥＢ）などの変化を検出する検出回
路１７からの検出信号が与えられ、チップイネーブル信
号（ＣＥＢ）などの変化にも対応して同期信号回路３か
らのクロックを制御回路５へ与えるか否か制御する。
イネーブル信号（ＣＥＢ）などの変化を検出する検出回
路１７からの検出信号が与えられ、チップイネーブル信
号（ＣＥＢ）などの変化にも対応して同期信号回路３か
らのクロックを制御回路５へ与えるか否か制御する。
【００２１】上記アドレスバッファラッチ回路１は外部
から供給されリードサイクルで更新されるアドレス信号
を制御回路５からのクロックによりラッチし、アドレス
信号をアドレスバッファ回路４に格納する。このアドレ
ス信号はこのアドレス信号をデコードするデコーダ７，
８に供給される。また、アドレス信号はＡＴＤ回路１４
にも与えられる。ＡＴＤ回路１４はアドレスの変化を検
出すると、検出信号を出力する。
から供給されリードサイクルで更新されるアドレス信号
を制御回路５からのクロックによりラッチし、アドレス
信号をアドレスバッファ回路４に格納する。このアドレ
ス信号はこのアドレス信号をデコードするデコーダ７，
８に供給される。また、アドレス信号はＡＴＤ回路１４
にも与えられる。ＡＴＤ回路１４はアドレスの変化を検
出すると、検出信号を出力する。
【００２２】メモリセル１０はマトリクス状に配置され
る複数のスタティックメモリセル、これらメモリセルの
行に沿ってそれぞれ形成される複数のワード線、および
これらメモリセルの列に沿ってそれぞれ形成される複数
のビット線対を含む。デコーダ７，８により選択された
所定数列のメモリセルに対応するビット線対をデータ入
出力回路１２内のセンスアンプ回路に電気的に接続す
る。このセンスアンプ回路３は選択行のメモリセルから
読出されるデータに対応して選択列のビット線対に設定
される電位差を増幅し、これを読出データとして検出す
る。データラッチ回路７はセンスアンプ回路によって検
出された読出データをラッチし、ラッチされたデータを
外部に出力する。
る複数のスタティックメモリセル、これらメモリセルの
行に沿ってそれぞれ形成される複数のワード線、および
これらメモリセルの列に沿ってそれぞれ形成される複数
のビット線対を含む。デコーダ７，８により選択された
所定数列のメモリセルに対応するビット線対をデータ入
出力回路１２内のセンスアンプ回路に電気的に接続す
る。このセンスアンプ回路３は選択行のメモリセルから
読出されるデータに対応して選択列のビット線対に設定
される電位差を増幅し、これを読出データとして検出す
る。データラッチ回路７はセンスアンプ回路によって検
出された読出データをラッチし、ラッチされたデータを
外部に出力する。
【００２３】通常同期式メモリでは誤動作を防ぐためク
ロックによりアドレスをラッチする。このラッチ信号は
クロック（ＣＫ）を基準として生成される。この第１の
実施形態は、アドレス入力Ａ０〜Ａｎにアドレス遷移検
出回路（ＡＴＤ）１４を設け、アドレスが変化した場
合、ＡＴＤ信号により、ＳＡＴ回路１５によりＳＡＴ信
号が立ち上がる。このＳＡＴ信号により同期信号伝播制
御回路１６により禁止信号が生成される。そして、制御
回路５には同期信号回路３からのクロック（ＣＫ）が同
期信号伝播回路１６により禁止される。
ロックによりアドレスをラッチする。このラッチ信号は
クロック（ＣＫ）を基準として生成される。この第１の
実施形態は、アドレス入力Ａ０〜Ａｎにアドレス遷移検
出回路（ＡＴＤ）１４を設け、アドレスが変化した場
合、ＡＴＤ信号により、ＳＡＴ回路１５によりＳＡＴ信
号が立ち上がる。このＳＡＴ信号により同期信号伝播制
御回路１６により禁止信号が生成される。そして、制御
回路５には同期信号回路３からのクロック（ＣＫ）が同
期信号伝播回路１６により禁止される。
【００２４】アドレス遷移検出回路（ＡＴＤ）１４から
生成されるＡＴＤ信号は、アドレスのセットアップに必
要な時間を遅延回路などによりパルスを発生させる。こ
の遅延時間経過後、制御回路５には同期信号回路３から
のクロック（ＣＫ）が同期信号伝播回路１６を経て与え
られ、ラッチ信号（ＬＡＴ）を生成する。このラッチ信
号によりアドレスラッチ回路１はアドレスをラッチす
る。
生成されるＡＴＤ信号は、アドレスのセットアップに必
要な時間を遅延回路などによりパルスを発生させる。こ
の遅延時間経過後、制御回路５には同期信号回路３から
のクロック（ＣＫ）が同期信号伝播回路１６を経て与え
られ、ラッチ信号（ＬＡＴ）を生成する。このラッチ信
号によりアドレスラッチ回路１はアドレスをラッチす
る。
【００２５】図２はＡＴＤ回路の一例を示す回路図であ
る。ＡＴＤ回路１４は、バッファとしてのインバータ１
４０，１４１と一定時間パルスを発生させるためのイン
バータ１４２，１４３，１４４と、アンド回路１４５、
ノア回路１４６を有する。そして、アンド回路１４５の
出力をインバータ１４７で反転した出力とノア回路１４
６の出力がノア回路１４８に与えられ、インバータ１４
９からアドレス変化を示す信号ＡＴＤｎが出力される。
このＡＴＤ回路１４により、アドレスＡｎが変化すると
一定期間（インバータの遅延分）だけパルスを発生す
る。
る。ＡＴＤ回路１４は、バッファとしてのインバータ１
４０，１４１と一定時間パルスを発生させるためのイン
バータ１４２，１４３，１４４と、アンド回路１４５、
ノア回路１４６を有する。そして、アンド回路１４５の
出力をインバータ１４７で反転した出力とノア回路１４
６の出力がノア回路１４８に与えられ、インバータ１４
９からアドレス変化を示す信号ＡＴＤｎが出力される。
このＡＴＤ回路１４により、アドレスＡｎが変化すると
一定期間（インバータの遅延分）だけパルスを発生す
る。
【００２６】図３はＳＡＴ回路の一例を示す回路図であ
る。ＳＡＴ回路１５はＡＴＤ信号の論理和を取るもので
あるり、ＡＴＤ回路１４のいずれかがＡＴＤ信号をパル
スを発生すると、インバータ１５０からＳＡＴ信号が出
力する。
る。ＳＡＴ回路１５はＡＴＤ信号の論理和を取るもので
あるり、ＡＴＤ回路１４のいずれかがＡＴＤ信号をパル
スを発生すると、インバータ１５０からＳＡＴ信号が出
力する。
【００２７】図４は同期信号伝播制御回路の一例を示す
回路図である。同期信号伝播制御回路１６はナンド回路
１６１にインバータ１６０、１６２を有し、ナンド回路
１６１の一方にインバータ１６０を介してＳＡＴ信号
が、他方にクロック（ＣＫ）が与えられる。ＡＴＤ信号
のパルス幅だけＳＡＴ信号が立ち下がり、同期信号伝播
制御回路１６によりクロックの伝播を禁止し、ＳＡＴ信
号の復帰によりクロックの伝播が許可されメモリ動作が
動作し始める。クロックの伝播が禁止されている間はラ
ッチ信号は生成されず、ラッチは開放されており、クロ
ックが伝播（ＩＣＫ）されることによりラッチ信号（Ｌ
ＡＴ）が生成されアドレスをラッチする。これによりア
ドレスのセットアップのタイミングは内部で守れるよう
になり動作を確実に行える。
回路図である。同期信号伝播制御回路１６はナンド回路
１６１にインバータ１６０、１６２を有し、ナンド回路
１６１の一方にインバータ１６０を介してＳＡＴ信号
が、他方にクロック（ＣＫ）が与えられる。ＡＴＤ信号
のパルス幅だけＳＡＴ信号が立ち下がり、同期信号伝播
制御回路１６によりクロックの伝播を禁止し、ＳＡＴ信
号の復帰によりクロックの伝播が許可されメモリ動作が
動作し始める。クロックの伝播が禁止されている間はラ
ッチ信号は生成されず、ラッチは開放されており、クロ
ックが伝播（ＩＣＫ）されることによりラッチ信号（Ｌ
ＡＴ）が生成されアドレスをラッチする。これによりア
ドレスのセットアップのタイミングは内部で守れるよう
になり動作を確実に行える。
【００２８】この発明の第２の実施形態を図５に示す。
なお、第１の実施形態と同一部分には同一符号を付し、
その説明を割愛する。
なお、第１の実施形態と同一部分には同一符号を付し、
その説明を割愛する。
【００２９】ところで、ＳＡＴ信号をそのままクロック
伝播禁止信号として使用する場合、アドレスの本数によ
り負荷が大きいため復帰に時間がかかる、この復帰を早
くするには復帰用のトランジスタを大きくすれば良いが
それによる消費電流が大きくなってしまう。そこで、こ
の第２の実施形態は、ＳＡＴ信号は伝播禁止信号のトリ
ガとしてのみ使用し、アドレス変化の終了を別途検出し
それにより、伝播禁止信号をリセットする回路１８を設
けた。このように構成すれば、アドレスの本数によるＳ
ＡＴ信号の負荷による遅延を押さえることができ、スピ
ード向上し消費電流も大きくはならない。
伝播禁止信号として使用する場合、アドレスの本数によ
り負荷が大きいため復帰に時間がかかる、この復帰を早
くするには復帰用のトランジスタを大きくすれば良いが
それによる消費電流が大きくなってしまう。そこで、こ
の第２の実施形態は、ＳＡＴ信号は伝播禁止信号のトリ
ガとしてのみ使用し、アドレス変化の終了を別途検出し
それにより、伝播禁止信号をリセットする回路１８を設
けた。このように構成すれば、アドレスの本数によるＳ
ＡＴ信号の負荷による遅延を押さえることができ、スピ
ード向上し消費電流も大きくはならない。
【００３０】図６は、アドレスの変化終了検出回路の一
例を示す回路図、図７はＡＴＥ信号をリセットとして受
け付けるＳＡＴ回路の一例を示す回路図である。ＳＡＴ
回路１８は、ＡＴＥ信号を受けるとインバータ１８０よ
り、伝播禁止信号をリセットする信号を出力する。
例を示す回路図、図７はＡＴＥ信号をリセットとして受
け付けるＳＡＴ回路の一例を示す回路図である。ＳＡＴ
回路１８は、ＡＴＥ信号を受けるとインバータ１８０よ
り、伝播禁止信号をリセットする信号を出力する。
【００３１】図９ないし図１１は、この発明の各信号の
タイミングを示すタイミングチャートであり、図９はセ
ットアップが十分なときのタイミングチャート、図１０
はセットアップが不十分なときのタイミングチャート、
図１１はＡＴＥ信号を用いたときのセットアップが不十
分なときのタイミングチャートである。
タイミングを示すタイミングチャートであり、図９はセ
ットアップが十分なときのタイミングチャート、図１０
はセットアップが不十分なときのタイミングチャート、
図１１はＡＴＥ信号を用いたときのセットアップが不十
分なときのタイミングチャートである。
【００３２】図９ないし図１１に示すように、ＡＴＤ回
路１４よりパルス状のＡＴＤ信号が出力されると、ＳＡ
Ｔ信号が立ち下がり、クロック信号（ＣＫ）の伝播を禁
止、所定時間遅延後に同期信号ＩＣＫが出力され、制御
回路５がラッチ信号ＬＡＴを出力し、アドレスのラッチ
など各種回路動作が行われる。図９に示すように、セッ
トアップが十分なときには、スピードは劣化しない。一
方、図１０に示すように、セットアップが不十分なとき
は、スピードは劣化するが正常に動作する。また、ＡＴ
Ｅ信号を用いることで、セットアップが不十分なとき
は、スピードは劣化するが正常に動作するとともにスピ
ードの若干早くなる。
路１４よりパルス状のＡＴＤ信号が出力されると、ＳＡ
Ｔ信号が立ち下がり、クロック信号（ＣＫ）の伝播を禁
止、所定時間遅延後に同期信号ＩＣＫが出力され、制御
回路５がラッチ信号ＬＡＴを出力し、アドレスのラッチ
など各種回路動作が行われる。図９に示すように、セッ
トアップが十分なときには、スピードは劣化しない。一
方、図１０に示すように、セットアップが不十分なとき
は、スピードは劣化するが正常に動作する。また、ＡＴ
Ｅ信号を用いることで、セットアップが不十分なとき
は、スピードは劣化するが正常に動作するとともにスピ
ードの若干早くなる。
【００３３】なお、上記説明ではクロックとアドレスの
関係での説明を行っているが、同様にクロックと入力デ
ータや、クロックとライト信号の間でも同様の方法でセ
ットアップのタイミングを気にしないでよい回路を実現
できる。その場合、アドレス遷移検出回路と同様の回路
をデータの入力および制御信号（ＣＥＢ，ＷＥＢなど）
に付加し、ＳＡＴ回路にその検出信号を加えればよい。
関係での説明を行っているが、同様にクロックと入力デ
ータや、クロックとライト信号の間でも同様の方法でセ
ットアップのタイミングを気にしないでよい回路を実現
できる。その場合、アドレス遷移検出回路と同様の回路
をデータの入力および制御信号（ＣＥＢ，ＷＥＢなど）
に付加し、ＳＡＴ回路にその検出信号を加えればよい。
【００３４】
【発明の効果】以上説明したように、この発明によれ
ば、高速のメモリを使用する場合、読み出し速度や動作
速度は十分であるような場合、基準クロックに対するア
ドレスなどの入力のセットアップのタイミングを気にせ
ず設計が行える。
ば、高速のメモリを使用する場合、読み出し速度や動作
速度は十分であるような場合、基準クロックに対するア
ドレスなどの入力のセットアップのタイミングを気にせ
ず設計が行える。
【００３５】それぞれの入力の変化を検出しその論理和
を取るため（ＳＡＴ）、信号の負荷が大きくスピードの
犠牲が大きかったが、その信号をトリガとしてのみ使用
し、変化の終了を検出しリセットをかけることにより、
時間の犠牲を最小限にすることができる。
を取るため（ＳＡＴ）、信号の負荷が大きくスピードの
犠牲が大きかったが、その信号をトリガとしてのみ使用
し、変化の終了を検出しリセットをかけることにより、
時間の犠牲を最小限にすることができる。
【００３６】また、ＡＴＤを利用した非同期（内部同期
式）メモリに比べて、セットアップが十分あるタイミン
グではアクセスタイムは速くなり、セットアップが十分
でない場合は内部同期式メモリと同等のアクセスタイム
が実現できる。
式）メモリに比べて、セットアップが十分あるタイミン
グではアクセスタイムは速くなり、セットアップが十分
でない場合は内部同期式メモリと同等のアクセスタイム
が実現できる。
【００３７】さらに、通常の同期式メモリに比べるとセ
ットアップが十分であれば、アクセスタイムは同じであ
るが、セットアップが十分でない場合は、同期式ではセ
ットアップが不十分であるとメモリとして誤動作を起こ
すが、この発明ではアクセスタイムは遅くなるが動作を
保証することができる。
ットアップが十分であれば、アクセスタイムは同じであ
るが、セットアップが十分でない場合は、同期式ではセ
ットアップが不十分であるとメモリとして誤動作を起こ
すが、この発明ではアクセスタイムは遅くなるが動作を
保証することができる。
【図１】この発明の第１の実施形態にかかるメモリ示す
ブロック図である。
ブロック図である。
【図２】ＡＴＤ回路の一例を示す回路図である。
【図３】ＳＡＴ回路の一例を示す回路図である。
【図４】同期信号伝播制御回路の一例を示す回路図であ
る。
る。
【図５】この発明の第２の実施形態にかかるメモリ示す
ブロック図である。
ブロック図である。
【図６】アドレスの変化終了検出回路の一例を示す回路
図である。
図である。
【図７】ＡＴＥ信号をリセットとして受け付けるＳＡＴ
回路の一例を示す回路図である。
回路の一例を示す回路図である。
【図８】従来のセットアップを０ｎｓにする手段とし
て、基準クロックを遅らす方法を用いたメモリのブロッ
ク図である。
て、基準クロックを遅らす方法を用いたメモリのブロッ
ク図である。
【図９】この発明の各信号のタイミングを示すタイミン
グチャートであり、セットアップが十分なときのタイミ
ングチャートである。
グチャートであり、セットアップが十分なときのタイミ
ングチャートである。
【図１０】この発明の各信号のタイミングを示すタイミ
ングチャートであり、セットアップが不十分なときのタ
イミングチャートでる。
ングチャートであり、セットアップが不十分なときのタ
イミングチャートでる。
【図１１】この発明の各信号のタイミングを示すタイミ
ングチャートであり、ＡＴＥ信号を用いたときのセット
アップが不十分なときのタイミングチャートである。
ングチャートであり、ＡＴＥ信号を用いたときのセット
アップが不十分なときのタイミングチャートである。
１ アドレスラッチ回路
２ 入力ラッチ回路
３ 同期信号回路
４ アドレスバッファ回路
５ 制御回路
７ Ｘデコーダ
８ Ｙデコーダ
９ プリチャージ回路
１０ メモリセル
１１ Ｙゲート回路
１２ データ入出力回路
１３ データラッチ回路
１４ ＡＴＤ回路
１５ ＳＡＴ回路
１６ 同期信号伝播制御回路
Claims (2)
- 【請求項１】 複数のメモリセルをマトリックス状に配
置し、基準信号を制御回路に与え、制御回路が生成した
クロックを基に読み出し書き込みを行う同期型半導体記
憶装置であって、アドレスなどの入力信号の変化を検出
する検出回路と、この検出回路からの信号を論理和する
回路と、この回路からの信号に基づいて前記基準信号の
内部取り込み禁止する回路とを、備えることを特徴とす
る同期式半導体記憶装置。 - 【請求項２】 アドレスなどの入力信号の変化が終了し
たことを検出する回路を備え、この信号により基準信号
の内部取り込み禁止を解除することを特徴とする請求項
１に記載の同期式半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001289112A JP2003100082A (ja) | 2001-09-21 | 2001-09-21 | 同期式半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001289112A JP2003100082A (ja) | 2001-09-21 | 2001-09-21 | 同期式半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003100082A true JP2003100082A (ja) | 2003-04-04 |
Family
ID=19111653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001289112A Pending JP2003100082A (ja) | 2001-09-21 | 2001-09-21 | 同期式半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003100082A (ja) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61156596A (ja) * | 1984-12-28 | 1986-07-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH05109280A (ja) * | 1991-10-18 | 1993-04-30 | Sharp Corp | 半導体記憶装置 |
| JPH06103775A (ja) * | 1992-09-21 | 1994-04-15 | Nec Ic Microcomput Syst Ltd | 半導体メモリ回路 |
| JPH06251585A (ja) * | 1993-03-02 | 1994-09-09 | Ricoh Co Ltd | 半導体記憶装置 |
| JPH1083671A (ja) * | 1996-09-10 | 1998-03-31 | Nkk Corp | 半導体記憶装置 |
| JPH11126483A (ja) * | 1997-10-20 | 1999-05-11 | Fujitsu Ltd | 省電力同期回路及びそれを有する半導体記憶装置 |
| JPH11238380A (ja) * | 1998-02-19 | 1999-08-31 | Ricoh Co Ltd | 半導体メモリ回路 |
-
2001
- 2001-09-21 JP JP2001289112A patent/JP2003100082A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080825 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20090731 |
|
| RD05 | Notification of revocation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7425 Effective date: 20090909 |
|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110531 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110727 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120313 |