JPH0368474B2 - - Google Patents

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、スタテイツクランダムアクセスメモ
リに関する。

＜従来の技術＞ スタテイツクランダムアクセスメモリ
（SRAM）に於る重要な要求は、動作速度、集積
密度及び電力消費に関する点である。電力消費と
動作速度との間のかねあいが非常に問題となるの
で電力消費の問題は極めて重要である。即ち、高
速動作を実現する為に使用される大電流論理素子
は通常消費電力が大きく、一素子当たりの電力消
費は集積度の向上に重大な制約を与えることにな
る。故に、一般的に電力消費を低減可能ないずれ
かの回路構成の改良によつてSRAM技術は、か
なり発展することが予想される。 高速動作スタ
テイツクRAM内に消費電力を低減する機能を使
用するものは、インテルによつて2147，4K×
1SRAMに導入された。これによつてシステム
は、メモリボード上の数個のRAMチツプをパワ
ーアツプしこれらのチツプからデータのとりだし
を行う一方残りのチツプのパワーダウンしておく
ことができるようになる。これによつて電力消費
のデユーテイサイクルは、短縮されるのでチツプ
の平均アクテイブ電力を増加させることができ
SRAMの動作速度を増加させることができた。
SRAMは、動作中は非同期なので現在のバリツ
ドアドレスで読出し又は書込みサイクルを開始さ
せる為にチツプ選択又はイネイブル信号が必要と
された。さらにモステツクはアドレスパス内にエ
ツジトリガー操作をとり入れることによつて
SRAMのアクセスタイムをさらに向上させた。
この操作では、チツプが選択されるとSRAMサ
イクルは非同期として認識される。チツプが選択
されればSRAMサイクルは、アドレス遷移の発
生によつて開始される。いずれかのアドレス線の
電圧遷移が検出され、ビツト線をプリチヤージす
る為に使用される内部クロツクが使用されてい
る。これによつて次のセルのデコードが行われる
前にセンスアンプを平衡状態にもどすことができ
る。このエツジトリガー技術（又は「アドレス遷
移」あるいは「Ｘ−パルス」技術）を使用するこ
とは、多数の最新式SRAM装置に広く応用され
上記で説明した目的達成に役立つている。

この方法では、チツプの電力消費を低減し、こ
れによつて温度緩和時間によつて平均される、単
一領域当りの平均電力消費に関する制約に悩まさ
れることなく高速動作可能な素子の使用が可能に
なる。しかしながらこの方法でさえ、素子が現に
信号パス内にない時には素子をパワーアツプする
為にかなりの時間がかかる。例えば、サンプルと
して示す最新形式のSRAM技術では、（メモリパ
ツケージの外部ピンに与えられる行及び／又は列
アドレスが変化する時の）アドレスが遷移してか
らこの種のSRAMでは典型的にアドレスバツフ
アの状態を変化させる為に２〜5ns（ナノ秒）、行
デコーダの状態を変化させる為に４〜5ns以上ま
たは各々の列のうち選択された行のメモリのその
前のトランジスタが開くまでに４〜5ns以上を要
する。典形的にセンスアンプの状態を変化させる
為にさらに15〜20nsが必要とされる。回線の電圧
を上げ選択された列のセンスアンプを出力バスに
接続する為に列デコーダは、アドレスを受けとつ
た後５又は6nsのみを必要とする。故にセンスア
ンプは、アドレスバツフアが状態を変化させてか
ら10nsはそこらがすぎるまでは、信号パスの流れ
に接続されない。行選択論理は、アドレスバツフ
アの状態が変化してから25nsは実際には単１アド
レスパス内にない。さらに行デコード論理はアド
レスバツフアの状態が変化してから約10〜15ns以
上たつまでは、信号パス内に接続されない。故
に、従来技術では、出力バツフアの第１の状態か
ら次の状態に変化した後その読出しサイクルの大
部分、即ち40ナノ秒以上の間これら全ての論理素
子に電力が供給されていなくてはならない。この
ことは、過剰に電力が消費されることを意味す
る。即ち、信号パス内の各々の個別の素子がパワ
ーアツプされている時間の全体としての長さは、
その素子の機能を実行する為に必要とされる時間
よりずつと長くなつてしまう。いずれの素子もこ
の余分な電力供給時間の間わずかの電気エネルギ
ーだけを消費しているがこれらの電力消費の影響
を総合すると、周辺素子で使用される電力消費量
の合計は必要とされる量の数倍にのぼりSRAM
に於る平均消費電力（即ちセルでの消費電力＋周
辺素子での消費電力）は必然的に増加する。

＜発明が解決しようとする問題点＞ 上記で説明した通り従来技術のSRAMでは、
機能の実行に不要な時間まで周辺素子に電力を供
給しておかなくてはならなかつた為SRAM全体
としての平均電力消費が大きくなる傾向にあつ
た。本発明の目的はSRAM内の電力消費を低減
した構成を提供することである。

＜問題点を解決する為の手段＞ 本発明は、信号の流れに応答して同期させ信号
伝送パスのパワーアツプを行いクロツクを使用
し、パワーアツプ時間と信号の流れる時間とを同
期させる内部クリテイカルパスタイミング素子を
使用することによつてSRAMの動作速度を低下
させることなくアクテイブ電力消費サイクルを可
能な限り非常に最小に低減する点で、アドレス遷
移の検出に従来使用された技術となる。

本発明に従うと、 行列に配列されたメモリセルアレイと、 前記メモリセルをアドレスする為に複数のアド
レスビツトを含むアドレス信号を受けとるアドレ
スデコータ手段と、 前記アドレスデコーダ手段は前記アレイの行に
相当する前記アドレスビツトのビツトを受けとり
解読する行アドレスデコーダ手段と前記アレイの
列に相当する前記アドレスビツトのビツトを受け
とり解読する列アドレスデコーダ手段とを有し、 少くとも前記行および列アドレスデコーダ手段
に接続されて、第１のパワーアツプエネルギー信
号を前記アドレス信号の前記行アドレスデコーダ
手段への伝搬時間に依存して前記行アドレスデコ
ーダ手段に提供する手段と、続いて別のパワーア
ツプエネルギー信号を前記アドレス信号の前記列
アドレスデコーダ手段への伝搬時間に依存して前
記列アドレスデコーダ手段に提供する手段と、前
記第１パワーアツプエネルギー信号を前記アドレ
ス信号が前記行アドレスデコーダ手段内を通る伝
搬時間に依存して前記行アドレスデコーダ手段か
ら取り去る手段と、 を備えたスタテイツクランダムアクセスメモリが
提供される。

＜作用＞ 本発明は新規な回路構成でアクテユアル信号パ
ス内の素子を信号の流れに応答しパワーアツプし
てゆくことによつて、不要な時間における周辺回
路での電力消費を低減した。信号の流れに同期さ
せ、信号伝播パス内の素子をパワーアツプしてゆ
くパワーアツプ手段として、第１の実施例では、
アクテユアル信号パス内の素子と全く同一のダミ
ー素子を用いる。使用されるタイミング素子は、
信号及びパワーパス内の素子と同一なのでプロセ
スでの変更や温度変化があつてもお互いに追跡し
あう。特に（ダミー列アドレスデコーダのよう
な）ダミー素子を使用しアクテユアル列デコーダ
のようなそのダミー素子と相当するパワー素子を
アクテイブにする為の非同期パワーアツプ信号に
適当な遅延を与えている。この新規な技術によつ
て非同期信号とパワー素子をアクテイブにする為
に必要とされる適当な遅延時間とを完全に正確に
一致させることができる。即ち、論理素子の伝播
速度がプロセス上の変更によつて変化しても、ダ
ミー素子の信号伝播速度にも影響があるので非同
期パワーアツプ信号は、アクテユアル論理素子に
適正なタイミングで提供される。

第２の実施例では、各々の回路素子のパワーア
ツプ入力をトリガーする為に各々の回路素子にそ
れぞれ合わせた遅延時間が使用されるだけでな
く、各々の回路に提供されるパワーアツプパルス
の持続時間もまたそれぞれの素子にあわせて調整
される。即ち、ワンシヨツトの一定パルス持続時
間を持つパルス発生回路が使用されパワーアツプ
信号を各々の回路素子に提供し、ワンシヨツトパ
ルス発生回路によつて提供されるパルスの持続時
間も各素子にあわせて調整される。

＜実施例＞ 本発明は、従来の６つのトランジスタセルを用
いるスタテイツクランダムアクセスメモリに関連
して説明し、デコーダ、センスアンプ及びその他
の周辺回路はほぼ従来通りである。しかしながら
アドレスバツフア、デコーダ及び前置増幅器の為
のパワーアツプ信号は、以下で説明する遅延され
た非同期パワーアツプ信号によつて制御される。

本発明に従つたSRAM構成を第３図に示す。
全てのアドレス線１０４，１０６及び読出し／書
込み線１０８は、チツプ選択信号１２２によつて
ゲート操作され、遅延素子１１２及び排他的OR
回路１１４から構成されるエツジ検出回路１１０
に接続される。この回路の出力は、チツプが選択
された時に起こるアドレス又は、読出し書込み線
のいずれかの遷移を検出する共通バスを形成す
る。この信号１０２は第４図に示すφ₀として定
義される。

チツプ選択ゲート操作を使用することと遷移検
出バスで読出し／書込み信号１０８の遷移を検出
する点が従来の構造とは異なる本発明の新規特徴
点である。しかしながら、遷移検出機構１１０は
構造的には従来のエツジトリガーSRAM回路と
同一である。従来のSRAMは、信号φ₀を使つて
SRAMビツト線とセンス回路のプリセツト及び
平衡化機能を行い、これによつて動作速度を向上
させていた。本発明に従う構成では、たとえ外部
チツプ選択信号１２２が高電位でも遷移検出器内
の遅延素子における遷移より大きな遷移がアドレ
ス又は読出し／書込み線で起こるときのみパワー
アツプ連鎖が開始される。信号φ₀は、ただちに
Ｘ−アドレスバツフア１１６をパワーアツプし、
Axバス１１８からこのバツフア１１６を通つて
Ｘデコーダ１２０への信号の伝送を可能にしてい
る。このバツフアは、SRAMのクリテイカルパ
スにおける最初の素子であつてアドレス遷移が起
こりしだいできるだけけ早くパワーアツプされな
くてはならない。このパワーアツプ信号１０２に
おける遅延は、遷移検出回路１１０での遅延によ
つて決まりシステム回線において要求される雑音
許容量によつて決まる。これは、システムの回線
内の雑音グリツチ（誤つた電気信号）がSRAM
によつてアドレス遷移として通訳されてしまう虞
れがあるからである。この問題は、当然ながら全
てのエツヂトリガー構成に共通する問題である。
φ₀パルス１０２はまたフリツプフロツプ１２４
をセツトしこれによつて遅延連鎖（delay chain）
を開始させている。このフリツプフロツプ１２４
の出力は（第３図で接地として示す）プリセツト
信号１３２によつてダミーアドレスバツフア１２
６、デコーダ１２８及びワード線／ドライバー１
３０をパワーアツプする。このタイミング連錯
は、Ｘアドレスバツフア１１６デコーダ１２０及
びワード線ドライバー１３４の組及びワード線１
３６を通るアクテユアル信号フローにおける素子
と同一の素子から構成されるので遅延の追跡が可
能である。

即ち、ダミーパス（即ちパワーアツプ制御パ
ス）内でアクテユアル論理素子を使用しアクテユ
アル信号パス内で使用されるものと、同じ論理素
子をエミユレーシヨンすることは必ずしも必要で
はないがそうすることが好ましい。このことは、
設計者がタイミングを計算しなくても正確なタイ
ミングエミユレーシヨンが提供されることを意味
する。またダミー素子の遅延特性は、これらの信
号パス素子の特性を正確に追跡するので与えられ
る遅延時間がプロセスの違いにより影響をうける
ことがないことも意味する。しかしながら、あま
り好ましくはないがまつたく同じ素子を使用しな
いで遅延素子を使用することもできる。特に、
（ワード線と全長が同一で同一の長さでモートを
おおう曲りくねつたポリシリコン線を持つ）ドラ
イバー１３０′でワード線ドライバー１３６，１
３４をエミユレーシヨンすることも可能であるが
簡単にいくらか短いポリシリコン線に容量素子を
接続したものを使用しワード線／ドライバをエミ
ユレーシヨンしほぼ同一のRC（抵抗キヤパシタ
ー）時定数を持つように構成することができる。

ダミーパスは、所定の信号を持つので出力φ_XL
１３８がフリツプフロツプ１２４の電圧を上昇さ
せる。このフリツプフロツプ１２４の出力は第４
図にφ_X１４０として示される。この信号は、Ｘ
デコーダーが適当なワード線を駆動させセルへの
アクセスを可能にし、このセルがビツト線上に所
有するデータを出力するまでに充分な期間だけア
ドレスバツフアの電力レベルを保持する為に使わ
れる。同時にφ_Xは、Ｘ−デコード及びビツト線
プリチヤージ回路もパワーアツプし、チツプが書
込みモードにある場合データがバツフア内に入
る。

SRAM内の列アドレスはワード線が高電位に
なつた後でのみ必要とされるのでこのアドレスは
クリテイカルタイミングパルス内には存在しな
い。次に列用のパスのパワーアツプ信号は、Ｘ−
アドレス（行アドレス）信号がＸデコーダに到達
した後でアクテイブにされる。ダミーデコーダが
タイミング発生パス内に接続された後にφ_X信号
を印加することによつてＸ−パワーアツプ連錯で
上記の様な操作を行うことは容易に可能である。
さらにφ_Y信号１４２のタイミングは第４図に示
す様にφ_X信号１４０に応答する関係にある。

このタイミング信号は、ダミーＸワード線１３
０が駆動される期間中、Ｙアドレスバツフア１４
４とＹアドレス（列アドレス）デコーダ１４６を
パワーアツプしワード線１３０がパワーダウンさ
れた後もワード線が充分アクテイブにされるまで
デコーダの出力をそのまま保持し、その後パワー
ダウンする。故にどのビツト線からデータをとり
出さなければならないかを決定する為に充分な期
間だけワード線はパワーアツプされる。

信号φ_XLによつてアクテイブにされる第２のパ
ワーアツプタイミング連錯は、第１のタイミング
連錯と同一である。チツプが読出しモードの場
合、このタイミング連錯を使用しセンスアンプ１
５２及び出力バツフア１５４及びドライバー回路
１５６の為のパワーアツプ信号を規定する。前に
選択されたワード線の立ち下がり時間が選択解除
時間を決定する為、ワード線遅延時間を使つても
パワーアツプタイミングを作りだすことができ
る。センスアンプ／出力回路は、次のセルが選択
されるまで出力データを保持していなければなら
ない。第４図に示すφ_OE信号１５８は、ビツト線
１７２上のデータがプリアンプ１５０、センスア
ンプ１５２及び出力バツフア１５４を通つて伝播
される期間中この区域の各素子をパワーアツプし
ておく為に使用される。センス回路１５２は、所
望のラツチ形式で構成されるので行及び列回路１
５０，１３４がパワーダウンした後もデータが保
持可能になる。ラツチングセンスアンプ１５２を
使用すると次の信号の遷移が検出されない場合
SRAMの残り部分のパワーアツプサイクルが終
了した時に出力をバリツドに保つこともできる。
これによつてシステムとしては、非同期されたま
つたくスタテイツク形式の動作を確保することが
できる。故に、出力データは小さなラツチ回路に
供給される電力によつて保持され、そのデータを
保持する為にSRAM全体をパワーアツプしてお
くのではない。従つてアクテイブ回路がパワーア
ツプされるデユーテイサイクルは、これらの回路
を通り信号を伝送する為に必要な時間と等しくな
るのでこれらの回路でのSRAM内の電力利用を
最も有効にすることができる。

即ち、最初のラツチの位置によつて出力をバリ
ツドにしておくためどのくらいのSRAM内の部
分をパワーアツプして保たなくてはならないかが
決定される。

本発明では、最初のラツチ回路より前の回路を
パワーダウンすることができる。

本発明の好ましい実施例は、アドレス遷移が検
出された後もチツプがイネイブルである限りセン
スアンプ１５２及び出力バツフア１５４が必ずパ
ワーアツプ状態で保たれる様に本発明の好ましい
実施例では、ラツチセンスアンプ１５２を使用す
る。しかしこのことは、本発明に必須の要素では
ない。特に、本発明の選択可能な実施例では、ラ
ツチ出力バツフア１５４を使用し、出力バツフア
１５４以前の全ての回路（行デコーダ、列デコー
ダ及びセンスアンプ）を、本発明に従つた非同期
パワーダウン信号によつて制御しているのでアド
レス遷移が検出された後さらにアドレス遷移が起
こらない限りチツプはイネイブルのまま保たれ、
電力は出力バツフア１５４及びドライバー１５６
によつてのみ与えられるが出力データをバリツド
で保つ為には、充分である。

上記で説明した通り、本発明の他の新規な特徴
としては、書込みイネイブルビツトがアドレス遷
移エツジ検出回路に接続されるビツトの１つとし
て構成されることである。これによつて本発明に
従つて非同期パワーアツプサイクルを起動してい
る。非同期のパワーアツプ操作は、周辺回路のい
くつかで高密度の電力消費が発生する書込みモー
ドに於て特に好都合である。しかしながらこの場
合、単一のビツトが読出された後ですぐにそのビ
ツトに書込みが行われるような場合の為にパワー
ダウン構成を提供する必要がある。この場合、書
込みイネイブルビツトのみ状態が変化する。この
様な条件は、本発明に従うと適当に取扱われるが
従来技術の回路では、適当に取扱われていなかつ
た。

本発明の他の実施例では、他のダミー素子の組
を使つて書込みモードの期間中に使用される遅延
時間を決定している。即ち、（この実施例の）書
込みモードでは、列デコーダ１４６よりセンスア
ンプ１５２が先にパワーアツプされるのではなく
センスアンプ１５２より先に列デコーダ１４６を
パワーアツプする必要がある。好ましくは、行デ
コーダ１２０もまたどの素子より一番先にパワー
アツプされる必要がある。

スタテイツクランダムアクセスメモリでは、比
較的予測可能な信号パスに電力消費に関する厳密
な制約が存在するので主としてスタテイツクラン
ダムアクセスメモリに関連して説明してきた。ど
のようなメモリ技術が一般に当業者によつて「ス
タテイツクRAM」と呼ばれるかにかかわらず、
本発明は、完全なスタテイツク形式の（即ち外部
クロツクで制御されない）動作を持つあらゆるメ
モリに応用可能である。ダミー素子が適当な遅延
を規定する為に使用されるので信号パス内の周辺
回路は必要な時だけパワーアツプされる。好まし
くは、読み出しモードと書込みモードの為に別々
のパワーアツプタイミングが提供される。

上記で使用される「行デコーダ」及び「列デコ
ーダ」という名称は、ただ単により長い遅延時間
を持つ方即ちクリテイカルタイミングパス内にあ
る方のデコーダが「行デコーダ」として定義され
る。従来技術では、行デコーダは典形的にポリシ
リコンやポリイミドから成るワード線を駆動して
いるので長い時定数を有していた。これらのワー
ド線は、通常図面において行列内を水平方向に横
切つて配列されたアレイとして示される。しかし
ながら、行列のどちらの軸を水平方向に配置し図
示したかにかかわらずまた、製造業者が行列のど
ちらの軸を「行」と呼ぶかにかかわらず本明細書
及び特許請求の範囲で使用される「行」というこ
とばは、アクセスタイムがクリテイカル遅延パス
内にある方の行列の軸を呼ぶ。

電力消費を最小にし、アドレス線で発生する雑
音による妨害も防止する為一定幅のパルスを使い
別個の素子のそれぞれをパワーアツプすることが
好ましい。即ち、列デコーダは、列デコーダの要
求にあわせた持続時間を持ち、行アクセス時間と
列アクセス時間との間に存する典型的遅延時間に
合わせた遅延時間を持つパワーアツプパルスを受
けとる。列プリアンプは列デコーダより持続時間
が長く、遅延時間の短いパルスを受けとることに
なる。行デコーダは遅延時間を持たず、典型的に
ポリシリコン又はポリイミドで構成されるワード
線の持つ典型的に長い時定数にあわせて極めて長
い持続時間を持つパルスを受けとることになる。

このような操作は、好ましくは、参考として示
す第１Ｃ図で示す様なワンシヨツト回路を使つて
実行され、好ましくは、第３図に示すようなスタ
テイツクランダムアクセスメモリ構成として実施
される。しかしながら、本発明は多数のこれ以外
のメモリレイアウトで構成することもできる。本
発明の好ましい実施例は、完全に従来技術である
６つのトランジスタセル１７４、センスアンプ１
５２、行デコーダ120列デコーダ１４６等を含む
スタテイツクランダムアクセスメモリを使用する
が本発明は、これから開発される新規な構成及び
装置の設計の中で実施することもできる。

周辺回路での擬似スタテイツク方式を実現させ
る為１つ又は、それ以上の入力アドレスが変化す
る場合だけ周辺回路をパワーアツプする場合従来
技術は、通常アドレス入力に排他的論理和回路を
設け出力にはAinとAin(D)の排他的OR論理又は遅
延されたAinが現われる。故にこの回路の出力は
アドレス入力信号に与えられる遅延時間に相当す
る持続時間を持つパルスである。

ここで参考として説明される回路は、時定数よ
り長いか又は、短いパルス持続時間を持つパルス
を発生する。

ここで参考として説明する回路は、第１Ｃ図お
よび第５図に示される。以下は、インバータI₁−
I₄（第１Ａ図）及び排他的NOR論理回路（第１Ｂ
図）を含む連鎖についてその動作を説明する。

第１Ａ図のインバータI₁I₂I₃I₄の連鎖は、入力
AinからAin(D)を作りだす。（第２図参照）これら
２つの入力Ain及びAin(D)は、第１Ｂ図の排他的
NORゲートへの入力となる。これは、全くの広
範囲に使用される排他的NORゲートの為の構成
を用いる。

排他的NORゲートの出力は通常は高電位であ
る。（第２図参照）この出力は、Ainが変化する
時には低電位となる。Ainの変化がAin(D)に於て
現われるまで出力は低電位のままである。この時
点で排他的NOR出力が高電位になる。これは第
２図でも示される。

この排他的NOR出力は第１Ｃ図のトランジス
タT₆のゲートに接続される。出力Ａ（第２図）が
最初に低電位である場合、排他的NOR回路から
の入力は、通常高電位でありトランジスタT₅の
ゲートには出力の反転入力が現われるので装置
T₅及びT₆の両方ともオンになる。

ここでアドレス入力が変化する時及び排他的
NOR入力が低電位になる時、トランジスタT₆は
オフになる。トランジスタT₆がオフになるとす
ぐに出力Ａは、高電位になる。これは、出力Ａが
排他的NOR出力とその遅延反転されたNOR出力
とのNAND論理出力であるからである。また、
この出力Ａにおける高電位レベルへの変化は、イ
ンバータI₅，I₆，I₇によつて遅延された後でT₅の
ゲート上に低電位レレベルとして現われる。この
低電位レベルの状態は遅延線D₁を通し伝播され
てからインバータI₈によつて反転され、これによ
つてトランジスタT₆が開かれ、出力Ａの電位は
プルダウンされる。３つのインバータI₅，I₆，I₇
で遅延した後でT₅が再び開きT₆への入力の検出
が可能になる。

故に本発明のサンプル実施例では、２〜３ミク
ロンの幾何学的寸法を持つ16KSRAMに於て、
行デコーダに与えるパルス持続時間は、15〜20ナ
ノ秒である。列デコーダに与えるパワーアツプパ
ルスは、好ましくは、９〜12ナノ秒の持続時間を
持ち行デコーダに与えられる最初のパワーアツプ
パルスから10〜15ナノ秒の間遅延されている。セ
ンスアンプに与えられるパワーアツプパルスは、
好ましくは10〜15ナノ秒の持続時間を持ち、行デ
コーダに与えられる最初のパワーアツプパルスか
らは10〜15秒の間遅延されている。

即ち、第１Ｃ図の回路は、遅延回路D₁を所望
のパルス持続時間のパルスを発生できるように調
整して第３図のダミー論理素子１６２−１６６及
びフリツプフロツプ１６６の代わりに使用するこ
とができる。

パルス持続時間の一定であるパルスを使うと、
かなり雑音に関する問題を低減することができ
る。一担、Ｘ−NOR出力が低電位へと変化する
のが検出されると、パワーアツプパルスが発生
し、ラツチインが開始され所定のパルス持続時間
を持つパルスを提供することができる。一担ラツ
チインが開始されると（NANDゲートを通り）
NAND回路への排他的NOR入力の入力は、パワ
ーアツプパルスが存在しなくなりNAND回路が
リセツトされるまでは、拒否される。故にバツフ
ア内にラツチされるアドレスは、パワーアツプパ
ルスがアクテイブになる前の短い時間にピンに存
在する信号のみとなる。これによつてアドレスス
キユー（雑音）に関する問題の発生を防止するこ
とができる。

＜効果＞ 従つて本発明は、電力消費を低減したSRAM
を提供する。特に本発明は、従来技術のエツジト
リガーSRAMよりさらに電力消費を低減してい
る。特に本発明は、読出しモードと書込みモード
の両モードにおいても電力を有効に使用できる。

当分野に通常の知識を有する者であれば明らか
なように本発明は広い範囲での実施化及び改変が
可能であり従つて添付特許請求の範囲に基づく場
合を除き限定されるものではない。

【図面の簡単な説明】

第１Ａ図は、各々の入力アドレスビツトAinに
対応する遅延アドレス信号Ain(D)を提供する為に
使用されるインバータを含む連鎖を示す参考図で
ある。第１Ｂ図は従来のアドレスバスの検出の為
の排他的NORエツジトリガー回路を示す参考図
である。第１Ｃ図は、本発明の好ましい実施例で
使用される所定のパルス持続時間を持つパルス発
生回路を示す参考図である。第２図は、第１Ｃ図
の所定のパルス持続時間を持つパルス発生回路か
ら作り出される信号の波形を示す参考図である。
この図においてアドレス線上の雑音が作りだされ
るパルスのパルス持続時間を短縮又は延長するこ
とがないことが示される。第３図は、有効な電力
消費が可能な同期回路構成を提供する遅延論理回
路を含むスタテイツクランダムアクセスメモリ組
織であつて、信号パス内の素子が必要とされる期
間だけパワーアツプされるようにした構成のスタ
テイツクランダムアクセスメモリを示す図であ
る。第４図は第３図のメモリレイアウトで示した
信号位置に現われる信号波形のタイミング表であ
る。第５図は、第１Ｃ図の所定パルス持続時間を
持つパルスの発生回路をさらに詳しく示す参考回
路図である。

Claims (1)

1. 【特許請求の範囲】 １ (イ) 行列に配列されたメモリセルアレイと、 (ロ) 前記メモリセルをアドレスする為に複数のア
   ドレスビツトを含むアドレス信号を受けとるア
   ドレスデコータ手段と、 (ハ) 前記アドレスデコーダ手段は前記アレイの行
   に相当する前記アドレスビツトのビツトを受け
   とり解読する行アドレスデコーダ手段と前記ア
   レイの列に相当する前記アドレスビツトのビツ
   トを受けとり解読する列アドレスデコーダ手段
   とを有し、 (ニ) 少くとも前記行および列アドレスデコーダ手
   段に接続されて、第１のパワーアツプエネルギ
   ー信号を前記アドレス信号の前記行アドレスデ
   コーダ手段への伝搬時間に依存して前記行アド
   レスデコーダ手段に提供する手段と、続いて別
   のパワーアツプエネルギー信号を前記アドレス
   信号の前記列アドレスデコーダ手段への伝搬時
   間に依存して前記列アドレスデコーダ手段に提
   供する手段と、前記第１パワーアツプエネルギ
   ー信号を前記アドレス信号が前記行アドレスデ
   コーダ手段内を通る伝搬時間に依存して前記行
   アドレスデコーダ手段から取り去る手段と、 を備えたことを特徴とするスタテイツクランダム
   アクセスメモリ。 ２ 前記メモリにおいて、各々の上記列内のセル
   がセンスアンプを有し、前記パワーアツプ手段が
   前記センスアンプに接続され、前記行アドレスデ
   コーダが前記アドレス信号が前記アドレスデコー
   ダ手段内を通る伝搬時間に依存してパワーアツプ
   された後に前記センスアンプをパワーアツプする
   ことを特徴とする特許請求の範囲第１項記載のス
   タテイツクランダムアクセスメモリ。