JPS5948891A - 半導体回路構成の電子回路装置 - Google Patents
半導体回路構成の電子回路装置Info
- Publication number
- JPS5948891A JPS5948891A JP57158655A JP15865582A JPS5948891A JP S5948891 A JPS5948891 A JP S5948891A JP 57158655 A JP57158655 A JP 57158655A JP 15865582 A JP15865582 A JP 15865582A JP S5948891 A JPS5948891 A JP S5948891A
- Authority
- JP
- Japan
- Prior art keywords
- input
- semiconductor
- circuit device
- semiconductor circuit
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（Ｎ 発明の技術分野
本発明は、半導体回路構成の電子回路装置。
特に例えば半導体メモリにおけるアドレス・バッフ了→
デコーダ→メモリ・セル→センス・アンプ−出力バッフ
ァの如く、アドレス入力の変化に対応して順序的に動作
する電子回路装置において。
デコーダ→メモリ・セル→センス・アンプ−出力バッフ
ァの如く、アドレス入力の変化に対応して順序的に動作
する電子回路装置において。
各半導体回路ブロックの一部または全部に対して当該ブ
ロックが必要とする期間にのみ電源を供給せしめ得るよ
うにした半導体回路構成の電子回路装置に関するもので
ある。
ロックが必要とする期間にのみ電源を供給せしめ得るよ
うにした半導体回路構成の電子回路装置に関するもので
ある。
（ｔ３１ 技術の背景と問題点
本発明はそれに限られるものではないが１例えはスタテ
ィック型ＭＯ８ＲＡＭにおいでは、アドレス入力が変化
した後に各回路ブロックが次々に動作してゆき読出し時
に出カバソファに読出しデータがセットされるが、当該
読出しが行われた後（即ちアクセス・タイムの後）には
上記出力ハッファに読出しデータを保持しでおく必要が
あるも他の回路ブロックではいわばどのような状態をと
ることも許される。また上記各回路ブロックが順次将棋
倒し式に動作しでゆく間、自己が動作する必要が生じる
までも、いわば上記と同様である。
ィック型ＭＯ８ＲＡＭにおいでは、アドレス入力が変化
した後に各回路ブロックが次々に動作してゆき読出し時
に出カバソファに読出しデータがセットされるが、当該
読出しが行われた後（即ちアクセス・タイムの後）には
上記出力ハッファに読出しデータを保持しでおく必要が
あるも他の回路ブロックではいわばどのような状態をと
ることも許される。また上記各回路ブロックが順次将棋
倒し式に動作しでゆく間、自己が動作する必要が生じる
までも、いわば上記と同様である。
ｔｃ＋ 発明の目的と構成
本発明は、上記の点を考慮しで、いわば必要な期間に必
要な電源電圧を供給するよう構成せしめて、電子回路装
置全体としての消費電力を低減するよう（こすることを
目１１勺としている。そしてそのために本発明の半導体
回路構成の電子回路装置は、与えられた入力に対応して
順序的に動作しでゆき出力を発生する半導体回路構成の
電子回路装置において、上記順序的に動作する半導体回
路構成を複数個の半導体回路ブロックに区分して構成す
ると共に、当該各半導体回路ブロックの一部または全部
に対応して電源制御ユニットを対応せしめてなり、かつ
上記入力の変化を検出する入力変化検出回路をもうけ、
与えられた入力に対応した上記入力変化検出回路からの
検出出力にもとづいて、上記電源制御ユニットが自己に
対ｒ、Ｑ、する半導体回路ブロックに対して予め定めた
期間に電γに一電圧を供給するよう構成したことを特徴
としている。
要な電源電圧を供給するよう構成せしめて、電子回路装
置全体としての消費電力を低減するよう（こすることを
目１１勺としている。そしてそのために本発明の半導体
回路構成の電子回路装置は、与えられた入力に対応して
順序的に動作しでゆき出力を発生する半導体回路構成の
電子回路装置において、上記順序的に動作する半導体回
路構成を複数個の半導体回路ブロックに区分して構成す
ると共に、当該各半導体回路ブロックの一部または全部
に対応して電源制御ユニットを対応せしめてなり、かつ
上記入力の変化を検出する入力変化検出回路をもうけ、
与えられた入力に対応した上記入力変化検出回路からの
検出出力にもとづいて、上記電源制御ユニットが自己に
対ｒ、Ｑ、する半導体回路ブロックに対して予め定めた
期間に電γに一電圧を供給するよう構成したことを特徴
としている。
以下図面を参照しつつ説明する。
（Ｄｌ 発明の実施例
第１図は本発明の一実施例構成Ｊｙ２図はタイムチャー
トを示している。
トを示している。
Ａｆ１図においで、■は′成子メモリ回路装置、２−１
ないし２−５は夫々半導体回路ブロック、３−１ないし
３−５は夫々電源制御ユニット、４は入力変化検出回路
を表わしている。また図中ブロック２−２内に示す符号
６ないし９は夫々トランジスタを表わしている。
ないし２−５は夫々半導体回路ブロック、３−１ないし
３−５は夫々電源制御ユニット、４は入力変化検出回路
を表わしている。また図中ブロック２−２内に示す符号
６ないし９は夫々トランジスタを表わしている。
図示の電子メモリ回路装置１の場合、スタティック型Ｍ
Ｏ８ＲＡＭを例にとって示されでいる。そして。
Ｏ８ＲＡＭを例にとって示されでいる。そして。
半導体回路ブロック２−１ないし２−５は夫々順に、ア
ドレス・バッフ了、デコーダ、メモリ・セル、センス・
アンプ、出力バッファに対応シテいる。
ドレス・バッフ了、デコーダ、メモリ・セル、センス・
アンプ、出力バッファに対応シテいる。
図示において、各区分された半ｚＩＩ体回路ブロック２
− ｉには夫々に対応して電源制御ユニット３−１がも
うけられでいる。そして、入力の変化即ち図示の場合に
はアドレスの変化を入力変化検出回路４が検出して、ｇ
ｙ２図図示の如く、タイミング信号φ。を発生する。こ
れに対応して電源制御ユニット３−１ないし３−４は夫
々後述する如く所定の期間だけ信号φ］ないしφ４を発
生する。なお図示信号φ５は常時発生されつづけている
ものと考えてよい。一方、上記アドレスの変化に対応し
て、アドレス・バッファ２−１にセットされ。
− ｉには夫々に対応して電源制御ユニット３−１がも
うけられでいる。そして、入力の変化即ち図示の場合に
はアドレスの変化を入力変化検出回路４が検出して、ｇ
ｙ２図図示の如く、タイミング信号φ。を発生する。こ
れに対応して電源制御ユニット３−１ないし３−４は夫
々後述する如く所定の期間だけ信号φ］ないしφ４を発
生する。なお図示信号φ５は常時発生されつづけている
ものと考えてよい。一方、上記アドレスの変化に対応し
て、アドレス・バッファ２−１にセットされ。
以後メモリ・セルをアクセスし９例えは読出しの場合に
は読出しデータが出力バッフ了２−５上に読出されてセ
ットされる。
は読出しデータが出力バッフ了２−５上に読出されてセ
ットされる。
各半導体回路ブロック２−ｊが夫々順序的に動作するこ
とから、一般に半導体回路ブロック２−ｉにおいては、
ン１２図図示φｉの如く、信号φ０が発生した時点を基
準としで９時間ｔ１の遅れをもって時間ｔ２の間に’？
ｌ’ｉ源が供給されそれ以後ｔ３の間には電源がオフさ
れてもよい。
とから、一般に半導体回路ブロック２−ｉにおいては、
ン１２図図示φｉの如く、信号φ０が発生した時点を基
準としで９時間ｔ１の遅れをもって時間ｔ２の間に’？
ｌ’ｉ源が供給されそれ以後ｔ３の間には電源がオフさ
れてもよい。
このために、各電源制御ユニッ） ３− ｉは、信号φ
０の発生時点を基準としで１時間ｔ１を待っで時間ｔ２
の間だけ信号φｉを発生せしめるようにする。これに対
応して各半導体回路ブロック２− ｉは１例えば信号φ
ｉが論理「１」にある間（または信号φｉが論理「１」
でない間）、電源が活性状態となって作動状態にあるよ
うに働らく。
０の発生時点を基準としで１時間ｔ１を待っで時間ｔ２
の間だけ信号φｉを発生せしめるようにする。これに対
応して各半導体回路ブロック２− ｉは１例えば信号φ
ｉが論理「１」にある間（または信号φｉが論理「１」
でない間）、電源が活性状態となって作動状態にあるよ
うに働らく。
図示半導体回路ブロック２−２は、デコーダである場合
を示しており、アドレスＡｏ 、 Ａ＋ 、・・・・Ａ
ｍによってトランジスタ８・・・・・９が制御され、こ
の状態は、信号φ（によって制御されるトランジスタ６
のオン・オフに対応して有効化される。
を示しており、アドレスＡｏ 、 Ａ＋ 、・・・・Ａ
ｍによってトランジスタ８・・・・・９が制御され、こ
の状態は、信号φ（によって制御されるトランジスタ６
のオン・オフに対応して有効化される。
なお図示の場合、出力バッファ２−５は一般的には、読
出しデータを保持しておくことが必要であり、常時電源
供給状態に置かれているが、入力の変化後ある一定の期
間のみ読出しデータを保持すればよいような特殊な使い
方をする場合には。
出しデータを保持しておくことが必要であり、常時電源
供給状態に置かれているが、入力の変化後ある一定の期
間のみ読出しデータを保持すればよいような特殊な使い
方をする場合には。
勿論、この出力バッファも電源制預■１ユニットの制御
下におくことも可能である。
下におくことも可能である。
ＩＥ） 発明の詳細
な説明した如く１本発明によれば、電子回路装置全体と
しての電力消費量を低減することが可能となり、第１図
図示の場合には常時電源が供給されるものは入力変化検
出回路４と出力バッフ了２−５関連のものとのみで足り
る。
しての電力消費量を低減することが可能となり、第１図
図示の場合には常時電源が供給されるものは入力変化検
出回路４と出力バッフ了２−５関連のものとのみで足り
る。
第１図は本発明の一実施例構成、Ａ・２図はタイムチャ
ートを示しでいる。 図中、１は電子メモリ回路装置、２は半導体口に７／ロ
ツク、３は電源制御ユニット、４は入力変化検出回路を
表わしている。 特許出願人 富士通株式会社
ートを示しでいる。 図中、１は電子メモリ回路装置、２は半導体口に７／ロ
ツク、３は電源制御ユニット、４は入力変化検出回路を
表わしている。 特許出願人 富士通株式会社
Claims (1)
- 【特許請求の範囲】 １） 与えられた入力に対応して順序的に動作してゆき
出力を発生する半導体回路構成の電子回路装置において
、上記順序的に動作する半導体回路構成を複数個の半導
体回路ブロックに区分して構成すると共に、当該各半導
体回路ブロックの一部または全部に対応して電源制御ユ
ニットを対応せしめてなり、かつ上記入力の変化を検出
する入力変化検出回路をもうけ、与えられた入力に対応
した上記入力変化検出回路からの検出出力にもとづいて
、」二記電源制御ユニットが自己に対応する半導体回路
ブロックに対して予め定めた期間に電源電圧を供給する
よう構成したことを特徴とする半導体回路構成の電子回
路装置。 ２）前記電子回路装置は半導体記憶装置であり。 前記入力はアドレス入力であることを特徴とする特許請
求の範囲第（１）項記載の半導体回路４’ｉ’Ｇ成の電
子回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57158655A JPS5948891A (ja) | 1982-09-10 | 1982-09-10 | 半導体回路構成の電子回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57158655A JPS5948891A (ja) | 1982-09-10 | 1982-09-10 | 半導体回路構成の電子回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5948891A true JPS5948891A (ja) | 1984-03-21 |
Family
ID=15676450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57158655A Pending JPS5948891A (ja) | 1982-09-10 | 1982-09-10 | 半導体回路構成の電子回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5948891A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60191497A (ja) * | 1983-08-31 | 1985-09-28 | テキサス インスツルメンツ インコ−ポレイテツド | スタテイツクランダムアクセスメモリ |
| JPH0411936U (ja) * | 1990-05-23 | 1992-01-30 | ||
| JP2010517815A (ja) * | 2007-02-01 | 2010-05-27 | サンフォード エル．ピー． | 引込み自在型用具用のシールアセンブリ |
-
1982
- 1982-09-10 JP JP57158655A patent/JPS5948891A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60191497A (ja) * | 1983-08-31 | 1985-09-28 | テキサス インスツルメンツ インコ−ポレイテツド | スタテイツクランダムアクセスメモリ |
| JPH0368474B2 (ja) * | 1983-08-31 | 1991-10-28 | Texas Instruments Inc | |
| JPH0411936U (ja) * | 1990-05-23 | 1992-01-30 | ||
| JP2010517815A (ja) * | 2007-02-01 | 2010-05-27 | サンフォード エル．ピー． | 引込み自在型用具用のシールアセンブリ |
| JP4955072B2 (ja) * | 2007-02-01 | 2012-06-20 | サンフォード エル．ピー． | 引込み自在型用具用のシールアセンブリ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5524266A (en) | System having multiple phase boosted charge pump with a plurality of stages | |
| US5537350A (en) | Method and apparatus for sequential programming of the bits in a word of a flash EEPROM memory array | |
| JP3697267B2 (ja) | Ｓｄｒａｍクロッキングテストモード | |
| JPH054399U (ja) | 高速直列データ路を持つランダムアクセスメモリシステム | |
| US5550784A (en) | Semiconductor memory device with synchronous dram whose speed grade is not limited | |
| JPS6057156B2 (ja) | 半導体メモリ装置 | |
| EP0630024A1 (en) | Semiconductor memory device | |
| JPS6213758B2 (ja) | ||
| TW425549B (en) | Semiconductor memory device | |
| JPS5948891A (ja) | 半導体回路構成の電子回路装置 | |
| US6625067B2 (en) | Semiconductor memory device for variably controlling drivability | |
| JP3001475B2 (ja) | 半導体記憶装置 | |
| JPH11260053A (ja) | 半導体記憶装置の昇圧回路 | |
| JPH01196790A (ja) | 半導体メモリ装置 | |
| JP3129235B2 (ja) | 半導体記憶装置 | |
| JPH0411959B2 (ja) | ||
| JPS597159B2 (ja) | メモリ回路 | |
| JP2004158166A (ja) | 集積回路装置、データを供給するための方法およびメモリアレイにデータを書込むための方法 | |
| JP2716284B2 (ja) | 半導体集積回路 | |
| JPS6139297A (ja) | 半導体集積回路 | |
| JPH10125070A (ja) | メモリ装置 | |
| JPS62165784A (ja) | 半導体記憶装置 | |
| JPH01311718A (ja) | クロックドライバー回路 | |
| JPS6192495A (ja) | 半導体記憶装置 | |
| JPH1116351A (ja) | ダイナミック型半導体記憶装置 |