JPS597159B2 - メモリ回路 - Google Patents
メモリ回路Info
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- JPS597159B2 JPS597159B2 JP54122869A JP12286979A JPS597159B2 JP S597159 B2 JPS597159 B2 JP S597159B2 JP 54122869 A JP54122869 A JP 54122869A JP 12286979 A JP12286979 A JP 12286979A JP S597159 B2 JPS597159 B2 JP S597159B2
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- memory
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- coupled
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリに関するもので、主としてＩＧＦ
ＥＴ（絶縁型電界効果トランジスタ）を用いたメモリ回
路を中心とするダイナミック型メモリの制御回路に関す
るものである。
ＥＴ（絶縁型電界効果トランジスタ）を用いたメモリ回
路を中心とするダイナミック型メモリの制御回路に関す
るものである。
ＭＯＳＦＥＴを用いたメモリ回路の設計例としてはイン
テル社のタイプ１１０３が有名であり、その回路図もカ
タログにより知られている。
テル社のタイプ１１０３が有名であり、その回路図もカ
タログにより知られている。
このメモリはメモリセル自身がダイナミック型回路であ
るばかりでなく、周辺の制御回路もダイナミック型と呼
ばれるもので、メモリを動作させるには２本のタイミン
グ信号と、同じくタイミング調整を必要とする読出し書
込み制御信号を必要とする。ダイナミック型制御回路の
メモリは、大容量化に適しているといわれるものの、そ
のタイミングの煩雑さを避けようとする試みもなされて
おり、タイミング信号を一本化したものとして「特願昭
４７−４８８７６」においてその一例が提案されている
。一般にダイナミックメモリ（この場合、メモリセル自
身がダイナミック型であることを意味する）は磁気メモ
リやスタティックメモリと異なり、容量性素子に電荷を
蓄積したものであり、容量の持つリーク電流のため次第
に電荷が失なわれるので、一定時間毎にリフレッシュと
呼ばれる動作を行なつて、容量の持つレベルを再生する
必要がある。
るばかりでなく、周辺の制御回路もダイナミック型と呼
ばれるもので、メモリを動作させるには２本のタイミン
グ信号と、同じくタイミング調整を必要とする読出し書
込み制御信号を必要とする。ダイナミック型制御回路の
メモリは、大容量化に適しているといわれるものの、そ
のタイミングの煩雑さを避けようとする試みもなされて
おり、タイミング信号を一本化したものとして「特願昭
４７−４８８７６」においてその一例が提案されている
。一般にダイナミックメモリ（この場合、メモリセル自
身がダイナミック型であることを意味する）は磁気メモ
リやスタティックメモリと異なり、容量性素子に電荷を
蓄積したものであり、容量の持つリーク電流のため次第
に電荷が失なわれるので、一定時間毎にリフレッシュと
呼ばれる動作を行なつて、容量の持つレベルを再生する
必要がある。
しかし、このリフレッシュは従来のスタティック型メモ
リには不必要な動作である。したがつて、ダイナミック
メモリを使う場合、従来必要としなかつたリフレッシュ
のための余分なサイクル、いわゆるダミーサイクルと呼
ばれるものを必要とする。ダイナミックメモリの一つの
使い方としては、ＩＣメモリの高速性を生かし、メモリ
サイクルの２倍をシステムとしてのメモリサイクルとし
、前半で通常のメモリ動作を行ない、後半でリフレツシ
ユ動作を行なう方法が知られている。
リには不必要な動作である。したがつて、ダイナミック
メモリを使う場合、従来必要としなかつたリフレッシュ
のための余分なサイクル、いわゆるダミーサイクルと呼
ばれるものを必要とする。ダイナミックメモリの一つの
使い方としては、ＩＣメモリの高速性を生かし、メモリ
サイクルの２倍をシステムとしてのメモリサイクルとし
、前半で通常のメモリ動作を行ない、後半でリフレツシ
ユ動作を行なう方法が知られている。
しかし、この方法はメモリシステムが中央演算装置（Ｃ
ＰＵ）より常にアクセスを受けているか、あるいはメモ
リシステムのサイクルをＣＰＵのクロツクに直結して固
定できる場合にしか適用できない。ＣＰＵよりゑアクセ
スが時には途切れ、次のアクセスが非同期的に加えられ
るメモリシステムにおいては、ＣＰＵよりのアクセスの
ない間ＣＰＵとは非同期にリフレツシユを行なう必要が
ある。
ＰＵ）より常にアクセスを受けているか、あるいはメモ
リシステムのサイクルをＣＰＵのクロツクに直結して固
定できる場合にしか適用できない。ＣＰＵよりゑアクセ
スが時には途切れ、次のアクセスが非同期的に加えられ
るメモリシステムにおいては、ＣＰＵよりのアクセスの
ない間ＣＰＵとは非同期にリフレツシユを行なう必要が
ある。
この場合、リフレツシユの最中にアクセス信号を受ける
こともあり、アクセスタイムを短縮しようとすれば、実
行中のリフレツシユサイクルを中断して通常のメモリ動
作に入る必要がある。このとき、リフレツシユを中断す
ることができず リフレツシユ完了後読出しを開始する
ならば、読出した内容が得られるのは、メモリ装置が必
要とする読出し時間以外にリフレツシユサイクル分だけ
さらに遅れる。本発明の目的は、タイミング信号を１本
化したダイナミツタメモリにおいて、リフレツシユサイ
クルの最中のいかなるタイミングにおいて中断信号を受
けても、記憶内容をそこなうことなくリフレツシユサイ
クルを中断できる制御回路を提供することである。
こともあり、アクセスタイムを短縮しようとすれば、実
行中のリフレツシユサイクルを中断して通常のメモリ動
作に入る必要がある。このとき、リフレツシユを中断す
ることができず リフレツシユ完了後読出しを開始する
ならば、読出した内容が得られるのは、メモリ装置が必
要とする読出し時間以外にリフレツシユサイクル分だけ
さらに遅れる。本発明の目的は、タイミング信号を１本
化したダイナミツタメモリにおいて、リフレツシユサイ
クルの最中のいかなるタイミングにおいて中断信号を受
けても、記憶内容をそこなうことなくリフレツシユサイ
クルを中断できる制御回路を提供することである。
本発明によればゲート手段と上記ゲート手段の一端に結
合した情報蓄積手段とを有する複数のメモリセルと、上
記ゲート手段の制御端子に結合した複数のアドレス信号
線と、所定数のメモリセルの上記ゲート手段の他端に結
合されたデイジツト線と、入力にタイミング信号が供給
され、該タイミング信号に応答してデイジツト線を所定
電位にプリチヤージせしめるプリチヤージ手段と、上記
アドレス信号線のそれぞれに制御端子が結合され、一端
が上記プリチヤージ手段の上記入力に共通結合され、他
端が基準電位に接続された複数の制御トランジスタとを
含むメモリ回路が得られる。
合した情報蓄積手段とを有する複数のメモリセルと、上
記ゲート手段の制御端子に結合した複数のアドレス信号
線と、所定数のメモリセルの上記ゲート手段の他端に結
合されたデイジツト線と、入力にタイミング信号が供給
され、該タイミング信号に応答してデイジツト線を所定
電位にプリチヤージせしめるプリチヤージ手段と、上記
アドレス信号線のそれぞれに制御端子が結合され、一端
が上記プリチヤージ手段の上記入力に共通結合され、他
端が基準電位に接続された複数の制御トランジスタとを
含むメモリ回路が得られる。
また本発明によればゲート手段と、上記ゲート手段の一
端子に結合した情報蓄積手段とを有する複数のメモリセ
ルと、上記ゲート手段の制御端子に結合した複数のアド
レス信号線と、上記ゲート手段の他端子に結合したデイ
ジツト線と、上記デイジツト線と所定電源との間に挿入
され選択的に上記デイジツト線をプリチヤージするスイ
ツチ手段と、タイミング信号に応答して上記アドレス信
号線のレベルを変化させる手段と、上記タイミング信号
を入力とし、上記アドレス信号線のレベルの変化に要す
る時間以上の遅延を有する遅延出力を発生する遅延手段
と、上記遅延出力を上記スイツチ手段の制御端子に供給
する手段とを含むメモリ回路も得られる。第１図は、基
本的なダイナミツクメモリの１ビツト分を表わした図で
ある。
端子に結合した情報蓄積手段とを有する複数のメモリセ
ルと、上記ゲート手段の制御端子に結合した複数のアド
レス信号線と、上記ゲート手段の他端子に結合したデイ
ジツト線と、上記デイジツト線と所定電源との間に挿入
され選択的に上記デイジツト線をプリチヤージするスイ
ツチ手段と、タイミング信号に応答して上記アドレス信
号線のレベルを変化させる手段と、上記タイミング信号
を入力とし、上記アドレス信号線のレベルの変化に要す
る時間以上の遅延を有する遅延出力を発生する遅延手段
と、上記遅延出力を上記スイツチ手段の制御端子に供給
する手段とを含むメモリ回路も得られる。第１図は、基
本的なダイナミツクメモリの１ビツト分を表わした図で
ある。
ＡＬｌは読出しアドレス信号線、ＡＬ２は書込みアドレ
ス信号線、ＤＬｌは読出しデジツト線、ＤＬ２は書込み
デジツト線、Ｑ４，Ｑ５はリフレツシユの際にＤＬｌの
信号をＤＬ２へ反転して転送するための回路である。Ｎ
チヤネルＭＯＳの場合を例にとつて説明すると、ＡＬｌ
に高レベルが加えられるとトランジスタＱ３がオンにな
り、Ｍ点のレベル（メモリの内容）に従つてＤＬｌのレ
ベルを決定する。
ス信号線、ＤＬｌは読出しデジツト線、ＤＬ２は書込み
デジツト線、Ｑ４，Ｑ５はリフレツシユの際にＤＬｌの
信号をＤＬ２へ反転して転送するための回路である。Ｎ
チヤネルＭＯＳの場合を例にとつて説明すると、ＡＬｌ
に高レベルが加えられるとトランジスタＱ３がオンにな
り、Ｍ点のレベル（メモリの内容）に従つてＤＬｌのレ
ベルを決定する。
ＤＬ２に高レベルが加えられるとＤＬ２のレベルに従つ
てＭ点のレベルが決定する。Ｍ点のレベルをＤＬｌへ反
転して読出し、ＤＬｌのレベルをＤＬ２へ反転して転送
し、ＤＬ２のレベルをＭ点へ転送し、Ｍ点のレベルを再
生（高レベルはより高レベルに、低レベルはより低レベ
ルにすること）するのであるが、この間のタイミングを
表わしたものが第２図である。
てＭ点のレベルが決定する。Ｍ点のレベルをＤＬｌへ反
転して読出し、ＤＬｌのレベルをＤＬ２へ反転して転送
し、ＤＬ２のレベルをＭ点へ転送し、Ｍ点のレベルを再
生（高レベルはより高レベルに、低レベルはより低レベ
ルにすること）するのであるが、この間のタイミングを
表わしたものが第２図である。
第２図における動作波形よりも分かるように、Ｍ点のレ
ベルはＡＬ２が高レベルになつたとき再生されるのであ
り、逆に言うと、ＡＬ２が高レベルの間だけがＭ点の情
報が外部より破壊される危険のあるときである。
ベルはＡＬ２が高レベルになつたとき再生されるのであ
り、逆に言うと、ＡＬ２が高レベルの間だけがＭ点の情
報が外部より破壊される危険のあるときである。
つまり、リフレツシユサイタルを任意のタイミングで中
断されてもメモリセルの内容を乱されないということは
、リフレツシユサイクルの途中ＡＬ２が高レベルの期間
にリフレツシユサイクルを中断されてもそのＭ点のレベ
ルが反転しないということを意味する。第２図ａにおい
ては、ＡＬ２の高レベルになつている期間およびその前
後においてＤＬ２は変化しておらず、従つて、ＡＬ２は
いつ高レベルになつても、いつ低レベルになつても、Ｍ
点のレベルを反転させてしまうようなことはない。第２
図ｂにおいては、ＡＬ２が高レベルになる直前にＤＬ２
は低レベルに変化しており、リフレツシユサイクルが終
りＡＬ２が低レベルに変化した直後にＤＬ２が高レベル
に変化している。
断されてもメモリセルの内容を乱されないということは
、リフレツシユサイクルの途中ＡＬ２が高レベルの期間
にリフレツシユサイクルを中断されてもそのＭ点のレベ
ルが反転しないということを意味する。第２図ａにおい
ては、ＡＬ２の高レベルになつている期間およびその前
後においてＤＬ２は変化しておらず、従つて、ＡＬ２は
いつ高レベルになつても、いつ低レベルになつても、Ｍ
点のレベルを反転させてしまうようなことはない。第２
図ｂにおいては、ＡＬ２が高レベルになる直前にＤＬ２
は低レベルに変化しており、リフレツシユサイクルが終
りＡＬ２が低レベルに変化した直後にＤＬ２が高レベル
に変化している。
ＡＬ２が高レベルになる直前のＤＬ２の変化は、タイミ
ングφによるものであり、通常のリフレツシユサイクル
での問題である。リフレツシユサイクルが終り、ＡＬ２
が低レベルに変化した直後にＤＬ２が変化しているのは
、サイクルが終り、直ちにデジツト線ＤＬ２のプリチヤ
ージ（次のサイクルのための準備動作として高レベルに
持上げること）がスタートしたことを意味している。し
たがつて、ＤＬ２のプリチヤージをリフレツシユサイク
ルの終つた直後に行なわず、次回のサイクルの初めに行
なう回路形式にすれば問題はない。しかし、アクセスタ
イムを短縮するという方向から言えば、プリチヤージと
いう仕事は、サイクルの終り、次のサイクルがスタート
する以前にやつてしまうことが望ましい。本発明は、リ
フレツシユサイクルの終つてからはじまるプリチヤージ
という動作を、リフレツシユサイクルの途中、ＡＬ２が
高レベルの期間にサイクルを中断されても正しいタイミ
ングで動くようにし、ＡＬ２が高レベルより低レベルへ
変化する以前にＤＬ２のレベル変化がはじまることのな
い制御回路を提供するものである。
ングφによるものであり、通常のリフレツシユサイクル
での問題である。リフレツシユサイクルが終り、ＡＬ２
が低レベルに変化した直後にＤＬ２が変化しているのは
、サイクルが終り、直ちにデジツト線ＤＬ２のプリチヤ
ージ（次のサイクルのための準備動作として高レベルに
持上げること）がスタートしたことを意味している。し
たがつて、ＤＬ２のプリチヤージをリフレツシユサイク
ルの終つた直後に行なわず、次回のサイクルの初めに行
なう回路形式にすれば問題はない。しかし、アクセスタ
イムを短縮するという方向から言えば、プリチヤージと
いう仕事は、サイクルの終り、次のサイクルがスタート
する以前にやつてしまうことが望ましい。本発明は、リ
フレツシユサイクルの終つてからはじまるプリチヤージ
という動作を、リフレツシユサイクルの途中、ＡＬ２が
高レベルの期間にサイクルを中断されても正しいタイミ
ングで動くようにし、ＡＬ２が高レベルより低レベルへ
変化する以前にＤＬ２のレベル変化がはじまることのな
い制御回路を提供するものである。
第３図は、本発明を説明するのに使われる３トランジス
タ型ＭＯＳメモリ回路の構成図である。
タ型ＭＯＳメモリ回路の構成図である。
アドレス信号１０本によつて１，０２４語×１桁のメモ
リ構成をとつている。第３図のメモリ回路は、第４図に
示すようなタイミング信号によつて動作する。第４図の
タイミング信号のうち、外部より与えられるのはφ０だ
けであり、外部より見ればこのメモリ回路は１本のタイ
ミング信号φ０によつて動作する。第５図は、第４図に
示す数多くのタイミング信号が１本のタイミング信号φ
０よりどのように発生されるかを示したものである。
リ構成をとつている。第３図のメモリ回路は、第４図に
示すようなタイミング信号によつて動作する。第４図の
タイミング信号のうち、外部より与えられるのはφ０だ
けであり、外部より見ればこのメモリ回路は１本のタイ
ミング信号φ０によつて動作する。第５図は、第４図に
示す数多くのタイミング信号が１本のタイミング信号φ
０よりどのように発生されるかを示したものである。
すなわち、メモリ回路の各部分は動作完了信号を発生し
、次に動作する部分の必要とするタイミング信号を発生
する。第４図において、サイクルの終りに外部より与え
られるタイミング信号φ０が低レベルに変化すると、各
タイミング信号φ１，φ２，φ３，φ４，φ５は一斉に
低レベルに落ち、その後でプリチヤージ信号Ｐｌ，Ｐ２
，Ｐ３が高レベルに持ち上つて行く。
、次に動作する部分の必要とするタイミング信号を発生
する。第４図において、サイクルの終りに外部より与え
られるタイミング信号φ０が低レベルに変化すると、各
タイミング信号φ１，φ２，φ３，φ４，φ５は一斉に
低レベルに落ち、その後でプリチヤージ信号Ｐｌ，Ｐ２
，Ｐ３が高レベルに持ち上つて行く。
ここで注目すべきものは、第３図におけるＡＬ２を動作
させているタイミングφ４と、ＤＬ２をプリチヤージし
ようとするタイミングＰ２、さらに補助的には、ＡＬ２
を低レベルに下げる信号ＡＲの関係である。先に第１図
、第２図において説明したところによれば、第３図にお
けるタイミングφ４が下り、タイミングＡＲが上り、Ａ
Ｌ２が低レベルになつた後にＰ２タイミングが高レベル
になればよい。
させているタイミングφ４と、ＤＬ２をプリチヤージし
ようとするタイミングＰ２、さらに補助的には、ＡＬ２
を低レベルに下げる信号ＡＲの関係である。先に第１図
、第２図において説明したところによれば、第３図にお
けるタイミングφ４が下り、タイミングＡＲが上り、Ａ
Ｌ２が低レベルになつた後にＰ２タイミングが高レベル
になればよい。
第６図は、本発明の具体的な実施例の一つである。すべ
ての書込みアドレス線ＡＬ２，ＡＬ２′・・・，ＡＬ２
′２のレベルを入力とする反転回路であり、ＡＬ２の１
本でも高レベルであればその出力Ｌ３は低レベルである
。Ｌ３を高レベルにするのは外部タイミングφ０の反転
信号φ０である。Ｌ３と同じ極性の信号をＰ２とすれば
、Ｐ２は、φ０が高レベルであり、且つ書込みアドレス
信号ＡＬ２，ＡＬ２′，・・・，ＡＬ２′７のすべてが
低レベルであることを確認してから、高レベルになる。
したがつて、サイクルがどのような終り方をしても、Ｐ
２はすべてのＡＬ２が低レベルであるときしか高レベル
にならない。第７図Ａ，ｂ，ｃは本発明の別の実施例を
示したものである。
ての書込みアドレス線ＡＬ２，ＡＬ２′・・・，ＡＬ２
′２のレベルを入力とする反転回路であり、ＡＬ２の１
本でも高レベルであればその出力Ｌ３は低レベルである
。Ｌ３を高レベルにするのは外部タイミングφ０の反転
信号φ０である。Ｌ３と同じ極性の信号をＰ２とすれば
、Ｐ２は、φ０が高レベルであり、且つ書込みアドレス
信号ＡＬ２，ＡＬ２′，・・・，ＡＬ２′７のすべてが
低レベルであることを確認してから、高レベルになる。
したがつて、サイクルがどのような終り方をしても、Ｐ
２はすべてのＡＬ２が低レベルであるときしか高レベル
にならない。第７図Ａ，ｂ，ｃは本発明の別の実施例を
示したものである。
第７図ａは、ＡＬ２のレベルを検出することはしていな
いが、外部タイミングφ０が低レベルになつたら直ちに
ＡＲを高レベルとし、ＡＲが高レベルになつてからＡＬ
２が低レベルになるだけの時間遅れてからＰ２は高レベ
ルになるよう、遅延回路によつて調節している。ここで
も遅延時間さえ正しく調節されれば、ＡＬ２が確実に低
レベルに下がつてからＰ２は高レベルになる。第７図ｂ
は、第７図ａの遅延回路を具体的な回路で実現した場合
の一例である。ＡＲが高レベルになるとまずφ２信号が
低レベルに下り、φ２が低レベルになるとＰ２が高レベ
ルになる。ここでは、φ２を発生する反転回路と、Ｐ２
を発生する回路がａ図の遅延回路の役目をなしており、
第７図ａと同様の効果がある。第７図ｃは、第７図ａの
遅延回路をさらに別の具体的な回路で実現した場合の一
例である。
いが、外部タイミングφ０が低レベルになつたら直ちに
ＡＲを高レベルとし、ＡＲが高レベルになつてからＡＬ
２が低レベルになるだけの時間遅れてからＰ２は高レベ
ルになるよう、遅延回路によつて調節している。ここで
も遅延時間さえ正しく調節されれば、ＡＬ２が確実に低
レベルに下がつてからＰ２は高レベルになる。第７図ｂ
は、第７図ａの遅延回路を具体的な回路で実現した場合
の一例である。ＡＲが高レベルになるとまずφ２信号が
低レベルに下り、φ２が低レベルになるとＰ２が高レベ
ルになる。ここでは、φ２を発生する反転回路と、Ｐ２
を発生する回路がａ図の遅延回路の役目をなしており、
第７図ａと同様の効果がある。第７図ｃは、第７図ａの
遅延回路をさらに別の具体的な回路で実現した場合の一
例である。
ｂ図と一部逆になるが、まずφ２が低レベルになり、次
にＡＢが高レベルになり、さらに反転回路を２段通つて
Ｐ２を発生させている。一連の反転回路がａ図の遅延回
路の役目を行なつている。以上のように、ＡＬ２が低レ
ベルになつてからＰ２が高レベルになる制御回路は、Ａ
Ｌ２が低レベルになつた応答信号を受けてＰ２を高レベ
ルにする方式と、ＡＬ２を低レベルにする信号が発生し
てから適当な時間遅れの後Ｐ２を高レベルにする方式と
がある。
にＡＢが高レベルになり、さらに反転回路を２段通つて
Ｐ２を発生させている。一連の反転回路がａ図の遅延回
路の役目を行なつている。以上のように、ＡＬ２が低レ
ベルになつてからＰ２が高レベルになる制御回路は、Ａ
Ｌ２が低レベルになつた応答信号を受けてＰ２を高レベ
ルにする方式と、ＡＬ２を低レベルにする信号が発生し
てから適当な時間遅れの後Ｐ２を高レベルにする方式と
がある。
このどちらかを利用して、サイクルの終りあるいは中断
時にＡＬ２の高レベルの間にＰ２がＤＬ２を高レベルに
することのないようにすることができる。第８図は、第
１図のメモリ回路の変形であり、第１図におけるＤＬｌ
，ＤＬ２が１本にまとめられてＤＬ２となつている。
時にＡＬ２の高レベルの間にＰ２がＤＬ２を高レベルに
することのないようにすることができる。第８図は、第
１図のメモリ回路の変形であり、第１図におけるＤＬｌ
，ＤＬ２が１本にまとめられてＤＬ２となつている。
ＡＬｌの高レベルにより読出されたメモリの情報は、φ
１１によつて一度反転回路に蓄積され、ＡＬｌが低レベ
ルとなつた後φ１２を高レベルにしてＤＬ２へ元のメモ
リ情報を送り込み、次にＡＬ２を高レベルにしてメモリ
に再生すべき情報を書込む。この場合のＡＬ２とＤＬ２
の関係は、第１図の場合と同じであり、サイクルの終り
あるいは中断に際しては、まずＡＬ２を低レベルに下げ
、その後でＤＬ２をプリチヤージするようにすれば良い
。
１１によつて一度反転回路に蓄積され、ＡＬｌが低レベ
ルとなつた後φ１２を高レベルにしてＤＬ２へ元のメモ
リ情報を送り込み、次にＡＬ２を高レベルにしてメモリ
に再生すべき情報を書込む。この場合のＡＬ２とＤＬ２
の関係は、第１図の場合と同じであり、サイクルの終り
あるいは中断に際しては、まずＡＬ２を低レベルに下げ
、その後でＤＬ２をプリチヤージするようにすれば良い
。
したがつて、本発明の主旨はそのまま生かされる。これ
までの説明において、外部タイミング亦φ０一本だけの
場合に限つてきたが、本発明の主眼とするところはＡＬ
２とＤＬ２の関係であり、例えば外部タイミングが複数
本に分かれていても、ＡＬ２とＤＬ２に関係するタイミ
ングだけに注目してこれまでに述べたような順序で動作
するよう制御回路を組めばよい。なお、本発明の主旨は
、ダイナミツク型メモリセルをもつメモリの制御回路に
おいて、サイクルが中断されてもメモリの内容を乱さな
いよう順序正しく制御信号が発生される回路方式に関す
るものであり、メモリセルの型が変化しても、例えばバ
イポーラのダイナミツクメモリについても、同様に生か
されるものである。
までの説明において、外部タイミング亦φ０一本だけの
場合に限つてきたが、本発明の主眼とするところはＡＬ
２とＤＬ２の関係であり、例えば外部タイミングが複数
本に分かれていても、ＡＬ２とＤＬ２に関係するタイミ
ングだけに注目してこれまでに述べたような順序で動作
するよう制御回路を組めばよい。なお、本発明の主旨は
、ダイナミツク型メモリセルをもつメモリの制御回路に
おいて、サイクルが中断されてもメモリの内容を乱さな
いよう順序正しく制御信号が発生される回路方式に関す
るものであり、メモリセルの型が変化しても、例えばバ
イポーラのダイナミツクメモリについても、同様に生か
されるものである。
第１図は、従来よりある代表的なメモリセル回路とリフ
レツシユのためのループを表わした図で、Ｑｌ，Ｑ２，
Ｑ３はメモリセル回路を構成するトランジスタ素子、Ｑ
４，Ｑ５はリフレツシユのためにＤＬｌからＤＬ２にデ
ータを転送するためのトランジスタ素子、第２図は、第
１図の回路におけるリフレツシユ動作時の各部波形図で
ａは、リフレツシユに先立ちメモリセルのＭ点に高レベ
ルが入つていた場合の波形図、ｂは、リフレツシユに先
立ちメモリセルのＭ点に低レベルが入つていた場合の波
形図、第３図、第４図および第５図は、それぞれ本発明
を説明するのに使われる３トランジスタ型ＭＯＳメモリ
回路の回路図、タイミング図およびタイミング発生機構
図、第６図は、本発明の一実施例を示す図で、ＡＬ２，
ＡＬ２′，・・・，ＡＬＴは書込みアドレス線、Ｐ２は
プリチヤージタイミング信号、第７図Ｄ，ｂ，Ｃはそれ
ぞれ本発明の別の実施例を示す図、第８図は、第１図の
メモリセル回路の変形回路図である。
レツシユのためのループを表わした図で、Ｑｌ，Ｑ２，
Ｑ３はメモリセル回路を構成するトランジスタ素子、Ｑ
４，Ｑ５はリフレツシユのためにＤＬｌからＤＬ２にデ
ータを転送するためのトランジスタ素子、第２図は、第
１図の回路におけるリフレツシユ動作時の各部波形図で
ａは、リフレツシユに先立ちメモリセルのＭ点に高レベ
ルが入つていた場合の波形図、ｂは、リフレツシユに先
立ちメモリセルのＭ点に低レベルが入つていた場合の波
形図、第３図、第４図および第５図は、それぞれ本発明
を説明するのに使われる３トランジスタ型ＭＯＳメモリ
回路の回路図、タイミング図およびタイミング発生機構
図、第６図は、本発明の一実施例を示す図で、ＡＬ２，
ＡＬ２′，・・・，ＡＬＴは書込みアドレス線、Ｐ２は
プリチヤージタイミング信号、第７図Ｄ，ｂ，Ｃはそれ
ぞれ本発明の別の実施例を示す図、第８図は、第１図の
メモリセル回路の変形回路図である。
Claims (1)
- 【特許請求の範囲】 １ ゲート手段と上記ゲート手段の一端に結合した情報
蓄積手段とを有する複数のメモリセルと、上記ゲート手
段の制御端子に結合した複数のアドレス信号線と、所定
数のメモリセルの上記ゲート手段の他端に結合されたデ
ィジット線と、ディジット線を所定電位にプリチヤージ
せしめるプリチヤージ手段と、上記アドレス信号線のす
べてを入力端に結合し、全ての上記アドレス信号線が上
記ゲート手段を非導通とするようなレベルのときにのみ
上記プリチヤージ手段を動作せしめる出力を発生する制
御回路とを含むメモリ回路。 ２ ゲート手段と、上記ゲート手段の一端子に結合した
情報蓄積手段とを有する複数のメモリセルと、上記ゲー
ト手段の制御端子に結合した複数のアドレス信号線と、
上記ゲート手段の他端子に結合したディジット線と、上
記ディジット線と所定電源との間に挿入され選択時に上
記ディジット線をプリチヤージするスイッチ手段と、タ
イミング信号に応答して上記アドレス信号線のレベルを
変化させる手段と、上記タイミング信号を入力とし、上
記アドレス信号線のレベルの変化に要する時間以上の遅
延を有する遅延出力を発生する遅延手段と、上記遅延出
力を上記スイッチ手段の制御端子に供給する手段とを含
むメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54122869A JPS597159B2 (ja) | 1979-09-25 | 1979-09-25 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54122869A JPS597159B2 (ja) | 1979-09-25 | 1979-09-25 | メモリ回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9437072A Division JPS568435B2 (ja) | 1972-09-19 | 1972-09-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5558893A JPS5558893A (en) | 1980-05-01 |
| JPS597159B2 true JPS597159B2 (ja) | 1984-02-16 |
Family
ID=14846640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54122869A Expired JPS597159B2 (ja) | 1979-09-25 | 1979-09-25 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS597159B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61146264U (ja) * | 1985-03-04 | 1986-09-09 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63247997A (ja) * | 1987-04-01 | 1988-10-14 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5504438A (en) * | 1991-09-10 | 1996-04-02 | Photon Dynamics, Inc. | Testing method for imaging defects in a liquid crystal display substrate |
-
1979
- 1979-09-25 JP JP54122869A patent/JPS597159B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61146264U (ja) * | 1985-03-04 | 1986-09-09 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5558893A (en) | 1980-05-01 |
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