JPS595993B2 - フリツプフロツプ形式による２進信号の再生回路 - Google Patents
フリツプフロツプ形式による２進信号の再生回路Info
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- JPS595993B2 JPS595993B2 JP50023350A JP2335075A JPS595993B2 JP S595993 B2 JPS595993 B2 JP S595993B2 JP 50023350 A JP50023350 A JP 50023350A JP 2335075 A JP2335075 A JP 2335075A JP S595993 B2 JPS595993 B2 JP S595993B2
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
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- H03K5/023—Shaping pulses by amplifying using field effect transistors
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Description
【発明の詳細な説明】
この発明はフリツプフロツプ形式による２進信号の再生
回路であつて、それぞれスイツチングトランジスタおよ
び負荷トランジスタから成る２個の反転増幅段を備え、
かつ再生回路の節点を互に接続する橋絡トランジスタを
備え、各節点はそれぞれビツト線と接続され、しかして
各ビツト線に補償記憶エレメントが備えられ、これら補
償記憶エレメントはそれぞれトランジスタおよびそれに
直列に接続されたコンデンサから成り、この補償記憶エ
レメントのトランジスタのゲートは線を経て制御可能で
あり、かつ補償記憶エレメントのコンデンサは端子を経
て充電可能であるようになつたものに関する。
回路であつて、それぞれスイツチングトランジスタおよ
び負荷トランジスタから成る２個の反転増幅段を備え、
かつ再生回路の節点を互に接続する橋絡トランジスタを
備え、各節点はそれぞれビツト線と接続され、しかして
各ビツト線に補償記憶エレメントが備えられ、これら補
償記憶エレメントはそれぞれトランジスタおよびそれに
直列に接続されたコンデンサから成り、この補償記憶エ
レメントのトランジスタのゲートは線を経て制御可能で
あり、かつ補償記憶エレメントのコンデンサは端子を経
て充電可能であるようになつたものに関する。
かかる再生回路は所要面積が少なく、損失電力小さく、
動作速度の高い点で優れている。
動作速度の高い点で優れている。
更に必要なクロツク電圧を容易かつ非臨界的に発生する
ことができる。雑誌「ＥｌｅｃｔｒＯｎｉｃｌｌ９７３
年９月１３日号１１６乃至１２１頁の「ＳｅｎＢｅａｍ
ｐｌｌｆｉｅｒｄｅｓｉｇｎｉｓｌｃｅｙｔＯｌＡ，ｒ
ａｎｓｉ８ｔＯｒｃｅｌｌｌｎ４Ｏ９６ｂｉｔＲＡＭ」
には、各ビツト線に補償記憶エレメントを備えた再生回
路が記載されている。
ことができる。雑誌「ＥｌｅｃｔｒＯｎｉｃｌｌ９７３
年９月１３日号１１６乃至１２１頁の「ＳｅｎＢｅａｍ
ｐｌｌｆｉｅｒｄｅｓｉｇｎｉｓｌｃｅｙｔＯｌＡ，ｒ
ａｎｓｉ８ｔＯｒｃｅｌｌｌｎ４Ｏ９６ｂｉｔＲＡＭ」
には、各ビツト線に補償記憶エレメントを備えた再生回
路が記載されている。
その際補償記憶エレメントはトランジスタおよびそれに
直列に接続されたコンデンサから成る。このコンデンサ
の容量は単トランジスタ記憶エレメントのコンデンサの
容量と同じ大きさである。かかる補償記憶エレメントは
妨害信号の影響を充分に排除する。この発明の目的はか
かる公知の再生回路の感度よりも一層大きな感度を持つ
再生回路を得ることにある。
直列に接続されたコンデンサから成る。このコンデンサ
の容量は単トランジスタ記憶エレメントのコンデンサの
容量と同じ大きさである。かかる補償記憶エレメントは
妨害信号の影響を充分に排除する。この発明の目的はか
かる公知の再生回路の感度よりも一層大きな感度を持つ
再生回路を得ることにある。
この目的を達成するためこの発明によれば、冒頭に述べ
た種類の再生回路において、補償記憶工１／４ソＫ＾コ
・ノギソ一１＋−ハ轍喜ｒ も＋によつて選定し、若く
は補償記憶エレメントのコンデンサの容量を記憶エレメ
ントのコンデンサの容量ど同じ大きさとするのである。
た種類の再生回路において、補償記憶工１／４ソＫ＾コ
・ノギソ一１＋−ハ轍喜ｒ も＋によつて選定し、若く
は補償記憶エレメントのコンデンサの容量を記憶エレメ
ントのコンデンサの容量ど同じ大きさとするのである。
次に図面についてこの発明を説明する。
図において１６が再生回路であり、それの節点１１およ
び２１にそれぞれビツト線１２および２２が接続される
。
び２１にそれぞれビツト線１２および２２が接続される
。
これらのビツト線は多数の単トランジスタ記憶エレメン
トから成る記憶フイールド３３ないし８，８に導かれる
。図において記憶フイールド３３には、トランジスタ３
２およびコンデンサ３０から成る１個の単トランジスタ
記憶エレメント３４が示されている。トランジスタ３２
のゲートはワード線３１を経て図示しないデコーダと接
続される。記憶フイールド８８中の図示の１個の記憶エ
レメント８４はトランジスタ８２およびコンデンサ８０
から成り、トランジスタ８２のゲートはワード線８１を
経て図示しないデコーダと接続される。記憶エレメント
中で書込まれる信号は記憶エレメントのコンデンサにお
ける電荷の形で記憶される。記憶フイールドの各個の記
憶エレメントをデコーダによつて制御する方法は周知で
あるので説明を省略する。
トから成る記憶フイールド３３ないし８，８に導かれる
。図において記憶フイールド３３には、トランジスタ３
２およびコンデンサ３０から成る１個の単トランジスタ
記憶エレメント３４が示されている。トランジスタ３２
のゲートはワード線３１を経て図示しないデコーダと接
続される。記憶フイールド８８中の図示の１個の記憶エ
レメント８４はトランジスタ８２およびコンデンサ８０
から成り、トランジスタ８２のゲートはワード線８１を
経て図示しないデコーダと接続される。記憶エレメント
中で書込まれる信号は記憶エレメントのコンデンサにお
ける電荷の形で記憶される。記憶フイールドの各個の記
憶エレメントをデコーダによつて制御する方法は周知で
あるので説明を省略する。
読出しの際トランジスタ、例えば記憶フイールド８８の
記憶エレメント８４のトランジスタ８２は、線８１を経
て制御され、導通する。
記憶エレメント８４のトランジスタ８２は、線８１を経
て制御され、導通する。
その結果容量８０中に記憶された電荷はデイジツト線１
２を経て再生回路１６の節点１１に到達する。再生回路
は、それぞれ１個のスイツチングトランジスタ４或は５
およびそれらに所属する１個の負荷エレメント４４或は
５５から構成された反結合された２個の反転増幅段から
成る。スイツチングトランジスタとして電界効果トラン
ジスタを用いると有利である。負荷エレメント４４およ
び５５はやはり電界効果トランジスタであると良く、そ
の際これらトランジスタのゲート端子は共通の端子８を
経て制御可能である。両負荷エレメントのドレーン電極
は共通の入力７を経て制御可能である。ビツト線１２或
は２２と接続された再生回路の接点１１および２１の間
に、半導体スイツチとしてのトランジスタ６が配置され
る。トランジスタ６はそのゲート電極を端子９を経て制
御可能な電界効果トランジスタであると有利である。下
記の解釈が本発明に導くのである。橋絡トランジスタ６
が導通することにより、再生回路は読出し準備を行う（
プレ充電）。同時に負荷トランジスタ４４，５５が閉塞
する。その結果再生回路 ５の節点１１および２１の電
圧，１およびＶ２ｌは互に平衡し、遂に値，に達する。
その際スイツチングトランジスタ４或は５のしきい値電
圧ェに対応する。この平衡後トランジスタ６は閉塞し、
再生回路は今やビツト線１２或は２１を経て節点１１１
或は２２に到達し得る正或は負の読出し電圧に対して応
動する。しきい値電圧ＶＴは読出し過程の後、上記のよ
うな再生回路においてはビツト線に印加された直流電圧
に関し非対称にある。
２を経て再生回路１６の節点１１に到達する。再生回路
は、それぞれ１個のスイツチングトランジスタ４或は５
およびそれらに所属する１個の負荷エレメント４４或は
５５から構成された反結合された２個の反転増幅段から
成る。スイツチングトランジスタとして電界効果トラン
ジスタを用いると有利である。負荷エレメント４４およ
び５５はやはり電界効果トランジスタであると良く、そ
の際これらトランジスタのゲート端子は共通の端子８を
経て制御可能である。両負荷エレメントのドレーン電極
は共通の入力７を経て制御可能である。ビツト線１２或
は２２と接続された再生回路の接点１１および２１の間
に、半導体スイツチとしてのトランジスタ６が配置され
る。トランジスタ６はそのゲート電極を端子９を経て制
御可能な電界効果トランジスタであると有利である。下
記の解釈が本発明に導くのである。橋絡トランジスタ６
が導通することにより、再生回路は読出し準備を行う（
プレ充電）。同時に負荷トランジスタ４４，５５が閉塞
する。その結果再生回路 ５の節点１１および２１の電
圧，１およびＶ２ｌは互に平衡し、遂に値，に達する。
その際スイツチングトランジスタ４或は５のしきい値電
圧ェに対応する。この平衡後トランジスタ６は閉塞し、
再生回路は今やビツト線１２或は２１を経て節点１１１
或は２２に到達し得る正或は負の読出し電圧に対して応
動する。しきい値電圧ＶＴは読出し過程の後、上記のよ
うな再生回路においてはビツト線に印加された直流電圧
に関し非対称にある。
例えば記憶エレメン１ト８４から読出された情報゛１″
″の場合、再生回路の接点１１に電圧ＶＢｌ，が存在し
、読出された情報゛０″゛の場合には電圧ＢＯが存在す
る。さてこの発明によれば各ビツト線に対し補償記憶エ
レメントを備えること、およびこれら補償記憶エレメ
ンント中に準備過程（プレ充電）に際し下記のような大
きさの電荷量、すなわち読出された記憶エレメイトに対
向するビツト線、図示の例ではビツト線２２を平均電位
にもたらすことができる如き大きさの電荷量を充電する
ことを提案する。すなわち上記平均電位はＶＢＯ＝０．
５Ｘ（ＶＢＯ＋ＶＢｌ）である。この発明の手段により
再生の開始前に、フリツプフロツプの節点電圧は理想的
に調整される。かかる補償記憶エレメントを図に示して
ある。例えば節点１１と接続された補償記憶エレメント
は、コンデンサ１４と直列に接続されたトブンジスタ１
３から成る。トランジスタ１３のゲートは線１５を経て
制御可能である。節点２１と接続された補償記憶エレメ
ントは、コンデンサ２４と直列に接続されたトランジス
タ２３から成る。トランジスタ２３のゲートは線２５を
経て制御可能である。必要な電荷量は、補償記憶エレメ
ントの節点４０或は４１に電圧ＶｓＯを印加すること、
および補償容量１４或は２４を適当に選定することによ
りこれら容量に与えられると良い。
″の場合、再生回路の接点１１に電圧ＶＢｌ，が存在し
、読出された情報゛０″゛の場合には電圧ＢＯが存在す
る。さてこの発明によれば各ビツト線に対し補償記憶エ
レメントを備えること、およびこれら補償記憶エレメ
ンント中に準備過程（プレ充電）に際し下記のような大
きさの電荷量、すなわち読出された記憶エレメイトに対
向するビツト線、図示の例ではビツト線２２を平均電位
にもたらすことができる如き大きさの電荷量を充電する
ことを提案する。すなわち上記平均電位はＶＢＯ＝０．
５Ｘ（ＶＢＯ＋ＶＢｌ）である。この発明の手段により
再生の開始前に、フリツプフロツプの節点電圧は理想的
に調整される。かかる補償記憶エレメントを図に示して
ある。例えば節点１１と接続された補償記憶エレメント
は、コンデンサ１４と直列に接続されたトブンジスタ１
３から成る。トランジスタ１３のゲートは線１５を経て
制御可能である。節点２１と接続された補償記憶エレメ
ントは、コンデンサ２４と直列に接続されたトランジス
タ２３から成る。トランジスタ２３のゲートは線２５を
経て制御可能である。必要な電荷量は、補償記憶エレメ
ントの節点４０或は４１に電圧ＶｓＯを印加すること、
および補償容量１４或は２４を適当に選定することによ
りこれら容量に与えられると良い。
節点４０或は４１への電圧ＶｓＯの印加のため、例えば
他のトランジスタ４５或は４８をその端子４６或は４７
により導通制御し、よつて端子４２或は４３に存在する
電圧が点４０或は４１に到達する。その際補償容量１４
或は２４の選定は、記憶エレメント８４或は３４の容量
８０或は３０の選定とは相違する。その際この発明によ
り下式が適用される：νＤ 式中で、ＶＢＯは平均電位、 ＶＳＤは補償記憶エレメントの節点４０或は４１に印加
される電圧、ＶＢＯは記憶エレメント８４或は３４から
Ｏが読出された際節点１１或は２１に印加される電位、
ＶＢｌは同じく１が読出された際に節点１１或は２１に
印加される電位、は前述のようにスイツチングトランジ
スタ４および５のしきい値電圧ＶＴに等しい平均電位、
ｍは１本のビツト線に接続された記憶エレメント８４或
は３４の個数、ＣＤは補償記憶エレメント（コンデンサ
１４或は２４）の容量、Ｃ，はビツト線１２或は２２の
寄生容量を表わす。
他のトランジスタ４５或は４８をその端子４６或は４７
により導通制御し、よつて端子４２或は４３に存在する
電圧が点４０或は４１に到達する。その際補償容量１４
或は２４の選定は、記憶エレメント８４或は３４の容量
８０或は３０の選定とは相違する。その際この発明によ
り下式が適用される：νＤ 式中で、ＶＢＯは平均電位、 ＶＳＤは補償記憶エレメントの節点４０或は４１に印加
される電圧、ＶＢＯは記憶エレメント８４或は３４から
Ｏが読出された際節点１１或は２１に印加される電位、
ＶＢｌは同じく１が読出された際に節点１１或は２１に
印加される電位、は前述のようにスイツチングトランジ
スタ４および５のしきい値電圧ＶＴに等しい平均電位、
ｍは１本のビツト線に接続された記憶エレメント８４或
は３４の個数、ＣＤは補償記憶エレメント（コンデンサ
１４或は２４）の容量、Ｃ，はビツト線１２或は２２の
寄生容量を表わす。
補償記憶エレメントのコンデンサ１４或は２４の容量Ｃ
。に対する電荷量は、点４０或は４１における電圧ＳＤ
の印加により発生される。上式から補償記憶エレメント
のコンデンサの容量Ｃ。
。に対する電荷量は、点４０或は４１における電圧ＳＤ
の印加により発生される。上式から補償記憶エレメント
のコンデンサの容量Ｃ。
の選定に対し下式が与えられる：補償容量１４は記憶容
量３０と、補償容量２４は記憶容量８０と同じに選定す
ることもできる。
量３０と、補償容量２４は記憶容量８０と同じに選定す
ることもできる。
この場合に対し下式によるバイアス電圧ＶｓＯを選定す
べきである：したがつて、 この式においてＢＯは平均電位、 ＶｓＯは補償記憶エレメントの節点４０或は４１にＢＯ
は記憶エレメント８４或は３４からＯが読出された際に
節点１１或は２１に印加される電位、Ｂ，は同じく１が
読出された際に節点１１或は２１に印加される電位、は
上記のようにスイツチングトランジスタ４および５のし
きい値電圧ＶＴに等しい平均電位、ｍは１本のビツト線
に接続された記憶エレメント８４或は３４の個数、Ｃｓ
は記憶エレメント（コンデンサ８０或は３０）の容量、
ＣＢはビツト線１２或は２２の寄生容量を表わす。
べきである：したがつて、 この式においてＢＯは平均電位、 ＶｓＯは補償記憶エレメントの節点４０或は４１にＢＯ
は記憶エレメント８４或は３４からＯが読出された際に
節点１１或は２１に印加される電位、Ｂ，は同じく１が
読出された際に節点１１或は２１に印加される電位、は
上記のようにスイツチングトランジスタ４および５のし
きい値電圧ＶＴに等しい平均電位、ｍは１本のビツト線
に接続された記憶エレメント８４或は３４の個数、Ｃｓ
は記憶エレメント（コンデンサ８０或は３０）の容量、
ＣＢはビツト線１２或は２２の寄生容量を表わす。
補償記憶エレメントのコンデンサ１４或は２４の容量に
対する電荷量は、節点４０或は４１に電圧ＶｓＯを印加
することにより発生される。之は両ビツト線１２或は２
２に外部から、或は他の特別１のトランジスタ４５或は
４８を経て電圧を印加することにより行うことができる
。．この発明の回路の特に有利な構成は電圧ＶｓＯに対
し、チツプ上に容易に発生されるべき電位或は既存の電
位る用いることにある。
対する電荷量は、節点４０或は４１に電圧ＶｓＯを印加
することにより発生される。之は両ビツト線１２或は２
２に外部から、或は他の特別１のトランジスタ４５或は
４８を経て電圧を印加することにより行うことができる
。．この発明の回路の特に有利な構成は電圧ＶｓＯに対
し、チツプ上に容易に発生されるべき電位或は既存の電
位る用いることにある。
２，第１例としてそのためにＶｓＯ＝
ＶＯＯが挙げられる。この際Ｖ。Ｏは例えばフリツプフ
ロツプの節点７にも印加されるチツプへの給電電圧であ
る。この場合補償記憶エレメントのコンデンサの容量Ｃ
。は特殊に選定しなければならない。それに対しこ２．
の発明により下式が適用される：′−／Ｄ この式から補償記憶エレメントのコンデンサの容量ＣＤ
の選定に対し下式が得られる：他の有利な構成において
は給電電圧として、負荷トランジスタが接続されたとき
、および橋絡トランジスタが接続されたときの平均電圧
Ｖｐに対応する電圧が印加される。
ＶＯＯが挙げられる。この際Ｖ。Ｏは例えばフリツプフ
ロツプの節点７にも印加されるチツプへの給電電圧であ
る。この場合補償記憶エレメントのコンデンサの容量Ｃ
。は特殊に選定しなければならない。それに対しこ２．
の発明により下式が適用される：′−／Ｄ この式から補償記憶エレメントのコンデンサの容量ＣＤ
の選定に対し下式が得られる：他の有利な構成において
は給電電圧として、負荷トランジスタが接続されたとき
、および橋絡トランジスタが接続されたときの平均電圧
Ｖｐに対応する電圧が印加される。
この場合下式が適用される：
該当する補償記憶エレメントのトランジスタ１３或は２
３は、再生の開始前に線１５或は２５を経て導通させら
れる。
３は、再生の開始前に線１５或は２５を経て導通させら
れる。
図面はこの発明の一実施例を示す。
１６は再生回路、３３，８８は記憶エレメントフイール
ド、３４，８４はこれらフイールド中のそれぞれ１個の
単トランジスタ記憶エレメント、１３，１４；２３，２
４は補償記憶エレメント、４，５はスイツチングトラン
ジスタ、４４，５５は負荷トランジスタ、６は橋絡トラ
ンジスタである。
ド、３４，８４はこれらフイールド中のそれぞれ１個の
単トランジスタ記憶エレメント、１３，１４；２３，２
４は補償記憶エレメント、４，５はスイツチングトラン
ジスタ、４４，５５は負荷トランジスタ、６は橋絡トラ
ンジスタである。
Claims (1)
- 【特許請求の範囲】 １ それぞれスイッチングトランジスタおよび負荷トラ
ンジスタから成る２個の反転増幅段を備え、かつ再生回
路の節点を互に接続する橋絡トランジスタを備え、各節
点はそれぞれビット線と接続され、各ビット線に補償記
憶エレメントが備えられ、これら補償記憶エレメントは
それぞれトランジスタおよびそれに直列に接続されたコ
ンデンサから成り、この補償記憶エレメントのトランジ
スタのゲートは線を経て制御可能であり、補償記憶エレ
メントのコンデンサは端子を経て充電可能である如くな
る２進信号の再生回路において、補償記憶エレメントの
コンデンサの容量Ｃ＿Ｄが次式Ｃ＿Ｄ＝（Ｖ＿Ｍ−Ｖ＿
Ｂ＿Ｄ／−Ｖ＿Ｓ＿Ｄ＋Ｖ＿Ｂ＿Ｄ）・ｍＣ＿ＢＶ＿Ｍ
：スイッチングトランジスタ４、５のしきい値電圧に等
しい平均電位Ｖ＿Ｂ＿Ｄ：記憶素子から論理“１”が読
出された際のビット線の電位および論理“０”が読出さ
れた際のビット線の電位の平均電位Ｖ＿Ｓ＿Ｄ：補償記
憶エレメントのコンデンサの前記端子に与えられる電圧
ｍ：１本のビット線に接続された記憶エレメントの個数
Ｃ＿Ｂ：ビット線の寄生容量 によつて選定されることを特徴とするフリップフロップ
形式による２進信号の再生回路。 ２ それぞれスイッチングトランジスタおよび負荷トラ
ンジスタから成る２個の反転増幅段を備え、かつ再生回
路の節点を互に接続する橋絡トランジスタを備え、各節
点はそれぞれビット線と接続され、各ビット線に補償記
憶エレメントが備えられ、これら補償記憶エレメントは
それぞれトランジスタおよびそれに直列に接続されたコ
ンデンサから成り、この補償記憶エレメントのトランジ
スタのゲートは線を経て制御可能であり、補償記憶エレ
メントのコンデンサは端子を経て充電可能である如くな
る２進信号の再生回路において、一方のビット線２２ま
たは１２に接続された補償記憶エレメントのコンデンサ
２４または１４の容量は他方のビット線１２または２４
に接続された記憶エレメント８４または３４のコンデン
サ８０または３０の容量と等しく選定され、補償記憶エ
レメントのコンデンサ２４または１４の端子に印加され
る電圧Ｖ＿Ｓ＿Ｄが次式Ｖ＿Ｓ＿Ｄ＝Ｖ＿Ｂ＿Ｄ＋（Ｖ
＿Ｂ＿Ｄ−Ｖ＿Ｍ）・ｍＣ＿Ｂ／Ｃ＿ＳＶ＿Ｂ＿Ｄ：記
憶素子から論理“１”が読出された際のビット線の電位
および論理“０”が読出された際のビット線の電位の平
均電位Ｖ＿Ｍ：スイッチングトランジスタ４、５のしき
い値電圧に等しい平均電位ｍ：１本のビット線に接続さ
れた記憶エレメントの個数Ｃ＿Ｂ：ビット線の寄生容量 Ｃ＿Ｓ：記憶エレメント８４または３４のコンデンサ８
０または３０の容量によつて与えられることを特徴とす
るフリップフロップ形式による２進信号の再生回路。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19712148896 DE2148896C3 (de) | 1971-09-30 | Halbleiterspeicher mit Ein-Transistor-Speicherelementen und mit Flipflop-Schaltung zur Informationsbewertung und -regenerierung und Verfahren zum Betrieb dieses Speichers | |
| DE2409058A DE2409058A1 (de) | 1971-09-30 | 1974-02-25 | Regenerierschaltung fuer binaersignale nach art eines getasteten flipflops und verfahren zu deren betrieb |
| DE2409058 | 1974-02-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS50120549A JPS50120549A (ja) | 1975-09-20 |
| JPS595993B2 true JPS595993B2 (ja) | 1984-02-08 |
Family
ID=62567065
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9792572A Expired JPS5516342B2 (ja) | 1971-09-30 | 1972-09-29 | |
| JP50023350A Expired JPS595993B2 (ja) | 1971-09-30 | 1975-02-25 | フリツプフロツプ形式による２進信号の再生回路 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9792572A Expired JPS5516342B2 (ja) | 1971-09-30 | 1972-09-29 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US3774176A (ja) |
| JP (2) | JPS5516342B2 (ja) |
| BE (1) | BE789500A (ja) |
| DE (1) | DE2409058A1 (ja) |
| FR (1) | FR2154683B1 (ja) |
| GB (1) | GB1409910A (ja) |
| IT (1) | IT968421B (ja) |
| LU (1) | LU66201A1 (ja) |
| NL (1) | NL7213087A (ja) |
Families Citing this family (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AT335777B (de) * | 1972-12-19 | 1977-03-25 | Siemens Ag | Regenerierschaltung fur binarsignale nach art eines getasteten flipflops |
| GB1401262A (en) * | 1973-02-23 | 1975-07-16 | Ibm | Data storage apparatus |
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| JPS5081741A (ja) * | 1973-11-22 | 1975-07-02 | ||
| JPS5721795B2 (ja) * | 1973-12-06 | 1982-05-10 | ||
| JPS5088944A (ja) * | 1973-12-10 | 1975-07-17 | ||
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US3533089A (en) * | 1969-05-16 | 1970-10-06 | Shell Oil Co | Single-rail mosfet memory with capacitive storage |
| US3514765A (en) * | 1969-05-23 | 1970-05-26 | Shell Oil Co | Sense amplifier comprising cross coupled mosfet's operating in a race mode for single device per bit mosfet memories |
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| US3651492A (en) * | 1970-11-02 | 1972-03-21 | Ncr Co | Nonvolatile memory cell |
-
0
- BE BE789500D patent/BE789500A/xx unknown
-
1972
- 1972-09-11 US US00288044A patent/US3774176A/en not_active Expired - Lifetime
- 1972-09-27 GB GB4464572A patent/GB1409910A/en not_active Expired
- 1972-09-27 NL NL7213087A patent/NL7213087A/xx not_active Application Discontinuation
- 1972-09-28 FR FR7234348A patent/FR2154683B1/fr not_active Expired
- 1972-09-28 IT IT29797/72A patent/IT968421B/it active
- 1972-09-29 JP JP9792572A patent/JPS5516342B2/ja not_active Expired
- 1972-09-29 LU LU66201A patent/LU66201A1/xx unknown
-
1974
- 1974-02-25 DE DE2409058A patent/DE2409058A1/de not_active Withdrawn
-
1975
- 1975-02-25 JP JP50023350A patent/JPS595993B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| LU66201A1 (ja) | 1973-04-02 |
| US3774176A (en) | 1973-11-20 |
| DE2148896B2 (de) | 1975-01-23 |
| BE789500A (fr) | 1973-03-29 |
| DE2148896A1 (de) | 1973-04-12 |
| DE2409058A1 (de) | 1975-09-04 |
| GB1409910A (en) | 1975-10-15 |
| IT968421B (it) | 1974-03-20 |
| JPS5516342B2 (ja) | 1980-05-01 |
| JPS50120549A (ja) | 1975-09-20 |
| NL7213087A (ja) | 1973-04-03 |
| JPS4873031A (ja) | 1973-10-02 |
| FR2154683B1 (ja) | 1977-01-14 |
| FR2154683A1 (ja) | 1973-05-11 |
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