JPS6045499B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6045499B2 JPS6045499B2 JP55049438A JP4943880A JPS6045499B2 JP S6045499 B2 JPS6045499 B2 JP S6045499B2 JP 55049438 A JP55049438 A JP 55049438A JP 4943880 A JP4943880 A JP 4943880A JP S6045499 B2 JPS6045499 B2 JP S6045499B2
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- JP
- Japan
- Prior art keywords
- transistor
- bit line
- gate
- pull
- sense amplifier
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- Expired
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
本発明は、１トランジスタ・１キャパシタからなるダイ
ナミック・メモリ・セルを有する半導体記憶装置の改良
に関する。
ナミック・メモリ・セルを有する半導体記憶装置の改良
に関する。
従来、この種の装置として第１図に見られるようなもの
が知らている。
が知らている。
図に於いて、Ｑ、〜Ｑ８はトランジスタ、ＢＬ、ＢＬ’
はビット線、ＷＬ、ＷＬ′はワード線、Ｃｓ、Ｃ、’は
メモリ・キャパシタ、ＣＢ、ＣＢ’はビット線容量、Ｖ
ｃｃは電源ライン、φ０、φ１、φ２はク”ロック信号
をそれぞれ示している。
はビット線、ＷＬ、ＷＬ′はワード線、Ｃｓ、Ｃ、’は
メモリ・キャパシタ、ＣＢ、ＣＢ’はビット線容量、Ｖ
ｃｃは電源ライン、φ０、φ１、φ２はク”ロック信号
をそれぞれ示している。
トランジスタＱ１とトランジスタＱ２は交差結合され、
センス増幅器を構成している。
センス増幅器を構成している。
トランジスタＱ。、Ｑ。は、ビット線ＢＬ、ＢＬ’とセ
ンス増幅器を接続或いは切断するトランスファ・ゲート
動作・を、また、トランジスタＱ５、Ｑ６はビット線Ｂ
Ｌ、ＢＬ’に電源ラインＶｃｃを接続或いは切断するス
イツチング動作を、更にまた、トランジスタＱ７，ｑは
メモリ・セルのトランスファ●ゲート動作をそれぞれな
すものである。そして、トランジスタＱ７とメモリ・キ
ャパシタＣＳｌトランジスタＱ８とメモリ・キャパシタ
Ｃｓ″でそれぞれメモリ●セルを構成している。但し、
トランジスタＱ８等に依るメモリ・セルは所謂ダミー●
セルである。この装置に於いて、ダミーのメモリ●キャ
パシタＣｓ′の蓄積電荷は通常の状態では零であり、メ
モリ・キャパシタＣｓに蓄積された情報を読出すには、
そのメモリ・キャパシタＣ，に流れ込む電流とダミーの
メモリ・キャパシタＣ３″に流込む電流の差をトランジ
スタＱｌ，Ｑ２からなるセンス増幅器でセンスすること
に依り行なつている。そして、メモリ・キャパシタＣｓ
から情報を読出した後は新たに情報を書き込む場合は別
として元の情報の再書込みを行なつて当初の情報蓄積状
態を維持しなければならない。今、メモリ・キャパシタ
Ｃｓから蓄積情報゜゛１”を読出したとすると、その後
の再書込みはビット線ＢＬに従つてビット線容量ＣＢを
充電していた電荷をメモリ●キャパシタＣ，に流すこと
に依り行なわれる。
ンス増幅器を接続或いは切断するトランスファ・ゲート
動作・を、また、トランジスタＱ５、Ｑ６はビット線Ｂ
Ｌ、ＢＬ’に電源ラインＶｃｃを接続或いは切断するス
イツチング動作を、更にまた、トランジスタＱ７，ｑは
メモリ・セルのトランスファ●ゲート動作をそれぞれな
すものである。そして、トランジスタＱ７とメモリ・キ
ャパシタＣＳｌトランジスタＱ８とメモリ・キャパシタ
Ｃｓ″でそれぞれメモリ●セルを構成している。但し、
トランジスタＱ８等に依るメモリ・セルは所謂ダミー●
セルである。この装置に於いて、ダミーのメモリ●キャ
パシタＣｓ′の蓄積電荷は通常の状態では零であり、メ
モリ・キャパシタＣｓに蓄積された情報を読出すには、
そのメモリ・キャパシタＣ，に流れ込む電流とダミーの
メモリ・キャパシタＣ３″に流込む電流の差をトランジ
スタＱｌ，Ｑ２からなるセンス増幅器でセンスすること
に依り行なつている。そして、メモリ・キャパシタＣｓ
から情報を読出した後は新たに情報を書き込む場合は別
として元の情報の再書込みを行なつて当初の情報蓄積状
態を維持しなければならない。今、メモリ・キャパシタ
Ｃｓから蓄積情報゜゛１”を読出したとすると、その後
の再書込みはビット線ＢＬに従つてビット線容量ＣＢを
充電していた電荷をメモリ●キャパシタＣ，に流すこと
に依り行なわれる。
しかし、そのビット線ＢＬに於ける電荷は、全量ではな
いが、センス増幅器を動作させた際にそれを介してリー
クする為、ビット線ＢＬのレベルは低下する。その低下
したレベルでメモリ・キャパシタＣｓを充電しても充分
な再書き込みは行なわれない。その結果、近年問題にな
つているソフト・エラーに対する耐性が低いなどの欠点
或いはリフレッシュ不良が生じ易くなる．などの欠点が
ある。そこで、前記欠点を解消すべく、第２図に見られ
るような装置が提案された、これはトランジスタ９とト
ランジスタＱ９とコンデンサＣＰｌトランジスタＱ６と
トランジスタＱｌＯとコンデンサＣｐ″で！それぞれブ
ル・アップ回路を構成し、このブル・アップ回路をセン
ス増幅器が動作した後で駆動し、それに依り再書込みを
行なうようにするものである。
いが、センス増幅器を動作させた際にそれを介してリー
クする為、ビット線ＢＬのレベルは低下する。その低下
したレベルでメモリ・キャパシタＣｓを充電しても充分
な再書き込みは行なわれない。その結果、近年問題にな
つているソフト・エラーに対する耐性が低いなどの欠点
或いはリフレッシュ不良が生じ易くなる．などの欠点が
ある。そこで、前記欠点を解消すべく、第２図に見られ
るような装置が提案された、これはトランジスタ９とト
ランジスタＱ９とコンデンサＣＰｌトランジスタＱ６と
トランジスタＱｌＯとコンデンサＣｐ″で！それぞれブ
ル・アップ回路を構成し、このブル・アップ回路をセン
ス増幅器が動作した後で駆動し、それに依り再書込みを
行なうようにするものである。
即ち、第１図の装置では、センス増幅器が動作した後は
トランジスタＱ５（及びトランジダスタＱ６）はカット
●オフであり、電源ラインＶｃｃがビット線ＢＬ（及び
ＢＬ″）と接続されることはないが、第２図の装置では
、センス増幅器の動作後、クロック信号φ４に依りコン
デンサＣｐ（或いはコンデンサＣｐつを介して■Ｃｃ＋
Ｖｔｈ以上のレベルがトランジスタＱ５（或いはトラン
ジスタｑ）のゲートに加わつて導通させるようにしてい
るので、ビット線ＢＬ（或いはビット線ＢＬ″）には電
源ライン■Ｃｃから電圧が印加され、それに依り充分な
レベルで再書込みがなされるとされている。しかしなが
ら、この装置では、クロック信号φ２に依つて充電され
たトランジスタＱ５（或いはノトランジスタ（２３）の
ゲートに於ける電荷を放出させる為に動作するトランジ
スタＱ６（或いはトランジスタＱｌＯ）を駆動するクロ
ック信号φ２の印加タイミング及びレベル、トランジス
タＱ，ＱｌＯの閾値電圧ＶＵｌの設定などに微妙な問題
を生じる・ので、その実用化は必ずしも容易ではなく、
多くの研究余地を残している。
トランジスタＱ５（及びトランジダスタＱ６）はカット
●オフであり、電源ラインＶｃｃがビット線ＢＬ（及び
ＢＬ″）と接続されることはないが、第２図の装置では
、センス増幅器の動作後、クロック信号φ４に依りコン
デンサＣｐ（或いはコンデンサＣｐつを介して■Ｃｃ＋
Ｖｔｈ以上のレベルがトランジスタＱ５（或いはトラン
ジスタｑ）のゲートに加わつて導通させるようにしてい
るので、ビット線ＢＬ（或いはビット線ＢＬ″）には電
源ライン■Ｃｃから電圧が印加され、それに依り充分な
レベルで再書込みがなされるとされている。しかしなが
ら、この装置では、クロック信号φ２に依つて充電され
たトランジスタＱ５（或いはノトランジスタ（２３）の
ゲートに於ける電荷を放出させる為に動作するトランジ
スタＱ６（或いはトランジスタＱｌＯ）を駆動するクロ
ック信号φ２の印加タイミング及びレベル、トランジス
タＱ，ＱｌＯの閾値電圧ＶＵｌの設定などに微妙な問題
を生じる・ので、その実用化は必ずしも容易ではなく、
多くの研究余地を残している。
即ち、今、ビット線ＢＬ側が高レベル、ビット線ＢＬ″
側が低レベルに在つて、ここで、再書込みを行ないたい
場合、ビット線Ｂし側ではトランジスタＱ５を導通させ
る。その時、再書込み中はトランジスタｑは確実に非導
通化されていないとトランジスタＱ５のゲート電圧はク
ロック信号φ４による■。。＋■Ｔｈ以上のレベルを保
持することができない。これに対し、ビット線ＢＬ″側
ではトランジスタＱ６を非導通にする為、トランジスタ
ＱｌＯ側は導通していなけれらない。ここでトランジス
タＱｌＯを導通させる設定としては、ゲートにクロック
信号φ２が印加され、且つ、ビット線ＢＬ″が低レベル
になつていることであり、また、トランジスタ９のゲー
トにクロック信号φ２を印加しておきながら、それを非
導通状態に維持する為の設定としては、ビット線ＢＬが
高レベルになつていることである。従つて、前記した問
題を生じることになるものである。本発明は、第２図従
来装置と同様にブル・アップ回路を用いる再書込みを行
ないながらも、該従来装置に生ずる前記欠点を全て解消
するものであり、その特徴とするところは、ゲート、ド
レインが交差接続され、ソースが共通接続された第１、
第２トランジスタを含むセンス増幅器と、それぞれダイ
ナミック●メモリ●セルが接続された第１、第２ビット
線と、前記第１トランジスタのドレインと前記第１ビッ
ト線との間に接続された第１トランスファ・ゲート・ト
ランジスタと、前記第２トランジスタのドレインと第２
ビット線との間に接続された第２トランスファ●ゲート
●トランジスタと、前記第１ビット線と電源との間に接
続された第１ブル・アップ用トランジスタと、前記第２
ビット線と前記電源との間に接続された第２ブル●アッ
プ用トランジスタと、前記第１ブル●アップ用トランジ
スタのゲートと前記センス増幅器内に在つて該センス増
幅器を活性化する制御用クロック信号が加えられるソー
ス共通接続点との間に接続された第３トランジスタと、
前記第２ブル●アップ用トランジスタのゲートと前記ソ
ース共通接続点との間に接続された第４トランジスタと
、前記第１ブル●アップ用トランジスタのゲート、前記
第２ブル●アップ用トランジスタのゲートにそれぞれ接
続された第１、第２コンデンサと、前記第１ブル・アッ
プ用トランジスタと並列に接続された第１プリ・チャー
ジ用トランジスタと前記第２ブル・アップ用トランジス
タと並列に接続された第２プリ・チャージ用トランジス
タとを具備し、前記第３トランジスタのゲートは前記第
２トランジスタのドレインと、前記第４トランジスタの
ゲートは前記第１トランジスタのドレインとそれぞれ接
続されてある構成を採つている点にあり、以下、これを
詳細に説明する。
側が低レベルに在つて、ここで、再書込みを行ないたい
場合、ビット線Ｂし側ではトランジスタＱ５を導通させ
る。その時、再書込み中はトランジスタｑは確実に非導
通化されていないとトランジスタＱ５のゲート電圧はク
ロック信号φ４による■。。＋■Ｔｈ以上のレベルを保
持することができない。これに対し、ビット線ＢＬ″側
ではトランジスタＱ６を非導通にする為、トランジスタ
ＱｌＯ側は導通していなけれらない。ここでトランジス
タＱｌＯを導通させる設定としては、ゲートにクロック
信号φ２が印加され、且つ、ビット線ＢＬ″が低レベル
になつていることであり、また、トランジスタ９のゲー
トにクロック信号φ２を印加しておきながら、それを非
導通状態に維持する為の設定としては、ビット線ＢＬが
高レベルになつていることである。従つて、前記した問
題を生じることになるものである。本発明は、第２図従
来装置と同様にブル・アップ回路を用いる再書込みを行
ないながらも、該従来装置に生ずる前記欠点を全て解消
するものであり、その特徴とするところは、ゲート、ド
レインが交差接続され、ソースが共通接続された第１、
第２トランジスタを含むセンス増幅器と、それぞれダイ
ナミック●メモリ●セルが接続された第１、第２ビット
線と、前記第１トランジスタのドレインと前記第１ビッ
ト線との間に接続された第１トランスファ・ゲート・ト
ランジスタと、前記第２トランジスタのドレインと第２
ビット線との間に接続された第２トランスファ●ゲート
●トランジスタと、前記第１ビット線と電源との間に接
続された第１ブル・アップ用トランジスタと、前記第２
ビット線と前記電源との間に接続された第２ブル●アッ
プ用トランジスタと、前記第１ブル●アップ用トランジ
スタのゲートと前記センス増幅器内に在つて該センス増
幅器を活性化する制御用クロック信号が加えられるソー
ス共通接続点との間に接続された第３トランジスタと、
前記第２ブル●アップ用トランジスタのゲートと前記ソ
ース共通接続点との間に接続された第４トランジスタと
、前記第１ブル●アップ用トランジスタのゲート、前記
第２ブル●アップ用トランジスタのゲートにそれぞれ接
続された第１、第２コンデンサと、前記第１ブル・アッ
プ用トランジスタと並列に接続された第１プリ・チャー
ジ用トランジスタと前記第２ブル・アップ用トランジス
タと並列に接続された第２プリ・チャージ用トランジス
タとを具備し、前記第３トランジスタのゲートは前記第
２トランジスタのドレインと、前記第４トランジスタの
ゲートは前記第１トランジスタのドレインとそれぞれ接
続されてある構成を採つている点にあり、以下、これを
詳細に説明する。
第３図は本発明一実施例を表わす回路図であり、第２図
従来例について説明した部分と同部分は同記号で表わし
てある。
従来例について説明した部分と同部分は同記号で表わし
てある。
本実施例が第２図従来例と相違する点は、トランジスタ
ｑとトランジスタｑとコンデンサＣｐとで構成されるブ
ル●アップ回路、トランジスタ９とトランジスタＱｌＯ
とコンデンサＣｐ″とで構成されるブル・アップ回路の
それぞれの結線が前記従来例と相違していることである
。
ｑとトランジスタｑとコンデンサＣｐとで構成されるブ
ル●アップ回路、トランジスタ９とトランジスタＱｌＯ
とコンデンサＣｐ″とで構成されるブル・アップ回路の
それぞれの結線が前記従来例と相違していることである
。
例えば、真正メモリ側ではトランジスタＱ９のゲートは
センス増幅器に於けるトランジスタＱ１のゲートに接続
され、ドレイン（またはソース）はビット線ＢＬのチャ
ージ●アップ用スイッチング・トランジスタＱ５とのコ
ンデンサＣｐの接続ノードに接続され、ソース（または
ドレイン）はセンス増幅器の接地側に接続されている。
また、ダミー・メモリ側でも同様であり、トランジスタ
ＱｌＯのゲートはセンス増幅器に於けるトランジスタＱ
２のゲートに接続され、ドレイン（またはソース）はビ
ット線ＢＬ″のチャージ●アップ用スイッチング●トラ
ンジスタＱ６とコンデンサＣｐ″の接続ノードに接続さ
れ、ソース（またはドレイン）はセンス増幅器の接地側
に接続されている。このような構成になつている為、ト
ランジスタＱ．，ＱｌＯの導通・非導通はセンス増幅器
の動作に応じて、即ち、換言すると、他からのクロック
信号に依らず、自己の情報に基づいてブル・アップ回路
を駆動するか否かを決定するものである。
センス増幅器に於けるトランジスタＱ１のゲートに接続
され、ドレイン（またはソース）はビット線ＢＬのチャ
ージ●アップ用スイッチング・トランジスタＱ５とのコ
ンデンサＣｐの接続ノードに接続され、ソース（または
ドレイン）はセンス増幅器の接地側に接続されている。
また、ダミー・メモリ側でも同様であり、トランジスタ
ＱｌＯのゲートはセンス増幅器に於けるトランジスタＱ
２のゲートに接続され、ドレイン（またはソース）はビ
ット線ＢＬ″のチャージ●アップ用スイッチング●トラ
ンジスタＱ６とコンデンサＣｐ″の接続ノードに接続さ
れ、ソース（またはドレイン）はセンス増幅器の接地側
に接続されている。このような構成になつている為、ト
ランジスタＱ．，ＱｌＯの導通・非導通はセンス増幅器
の動作に応じて、即ち、換言すると、他からのクロック
信号に依らず、自己の情報に基づいてブル・アップ回路
を駆動するか否かを決定するものである。
以上の説明で判るように、本発明に依れば、１トランジ
スタ・１キャパシタからなるメモリ・セルと交差結合さ
れた少なくとも２個のトランジスタからなるセンス増幅
器とを有してなる半導体記憶装置に於いて、電源ライン
とビット線との間にチャージ・アップ用スイッチング・
トランジスタを挿入し、そのスイッチング・トランジス
タのゲートにはクロック信号を加える為のコンデンサを
接続し、その接続点と前記センス増幅器の接地側との間
にトランジスタを挿入し、そのトランジスタのゲートを
センス増幅器を構成するトランジスタのゲートに共通接
続し、前記スイッチング・トランジスタと前記コンデン
サと前記トランジスタでブル・アップ回路を形成するよ
うにしているので、そのブル●アップ回路を働かせるか
否かを決める前記トランジスタはセンス増幅器の状態、
従つて、ビット線の状態で制御されるようになつている
ので、従来の装置のように、クロック信号のレベル、印
加タイミング、トランジスタの閾値電圧設定などの問題
は全て解消され、装置全体は著しく簡潔になる。更に、
ここで第３図を参照して説明すると、本発明では、トラ
ンジスタＱ９及びＱｌＯと、トランスファ・ゲート動作
をするトランジスタｑ及びＱ４との組合わせに依り高速
化が図られているものである。
スタ・１キャパシタからなるメモリ・セルと交差結合さ
れた少なくとも２個のトランジスタからなるセンス増幅
器とを有してなる半導体記憶装置に於いて、電源ライン
とビット線との間にチャージ・アップ用スイッチング・
トランジスタを挿入し、そのスイッチング・トランジス
タのゲートにはクロック信号を加える為のコンデンサを
接続し、その接続点と前記センス増幅器の接地側との間
にトランジスタを挿入し、そのトランジスタのゲートを
センス増幅器を構成するトランジスタのゲートに共通接
続し、前記スイッチング・トランジスタと前記コンデン
サと前記トランジスタでブル・アップ回路を形成するよ
うにしているので、そのブル●アップ回路を働かせるか
否かを決める前記トランジスタはセンス増幅器の状態、
従つて、ビット線の状態で制御されるようになつている
ので、従来の装置のように、クロック信号のレベル、印
加タイミング、トランジスタの閾値電圧設定などの問題
は全て解消され、装置全体は著しく簡潔になる。更に、
ここで第３図を参照して説明すると、本発明では、トラ
ンジスタＱ９及びＱｌＯと、トランスファ・ゲート動作
をするトランジスタｑ及びＱ４との組合わせに依り高速
化が図られているものである。
即ち、本発明の半導体記憶装置に於いて、仮に、トラン
ジスタＱ３及びＱ４が存在しないか、或いは、存在して
いるとしても、トランジスタＱ９及びＱｌＯのゲートが
ビット線ＢＬ及びＢＬ″に直接接続されている場合には
、クロック信号の印加タイノミング等が簡単になること
はあつても、高速化することは不可能である。
ジスタＱ３及びＱ４が存在しないか、或いは、存在して
いるとしても、トランジスタＱ９及びＱｌＯのゲートが
ビット線ＢＬ及びＢＬ″に直接接続されている場合には
、クロック信号の印加タイノミング等が簡単になること
はあつても、高速化することは不可能である。
この理由は、前記構成では、センス増幅器が大きな負荷
容量を持つた状態で動作することになる為、ビット線Ｂ
Ｌ及びＢＬ″の電位変化が緩徐になつて、トランジスタ
Ｑ９及びＱｌ。
容量を持つた状態で動作することになる為、ビット線Ｂ
Ｌ及びＢＬ″の電位変化が緩徐になつて、トランジスタ
Ｑ９及びＱｌ。
もそれに追随してオン・オフすることになり、従つて、
それ等トランジスタＱ９及びＱｌＯのオン・オフが確定
するまでに時間が掛かり、クロック信号φ３の印加も待
たなければならないからである。然しながら、本発明の
半導体記憶装置では、センス増幅器を動作を開始した場
合、トランジスタＯ及びＱ４の作用でビット線ＢＬ及び
ＢＬ″が切断されてセンス増幅器の負荷が軽くなり、そ
の二つの入力端の電位差は急速に拡大され、また、トラ
ンジスタＱ９及びＱｌＯのゲートは、ビット線ＢＬ及び
ＢＬ″に直接接続されず、センス増幅器の入力端に接続
されている為、トランジスタＱ９及びＱｌＯのオン・オ
フも速やかに確定し、従つて、クロック信号φ，も早期
に印加できることになり、再書き込みを高速に実施する
ことが可能になるものである。
それ等トランジスタＱ９及びＱｌＯのオン・オフが確定
するまでに時間が掛かり、クロック信号φ３の印加も待
たなければならないからである。然しながら、本発明の
半導体記憶装置では、センス増幅器を動作を開始した場
合、トランジスタＯ及びＱ４の作用でビット線ＢＬ及び
ＢＬ″が切断されてセンス増幅器の負荷が軽くなり、そ
の二つの入力端の電位差は急速に拡大され、また、トラ
ンジスタＱ９及びＱｌＯのゲートは、ビット線ＢＬ及び
ＢＬ″に直接接続されず、センス増幅器の入力端に接続
されている為、トランジスタＱ９及びＱｌＯのオン・オ
フも速やかに確定し、従つて、クロック信号φ，も早期
に印加できることになり、再書き込みを高速に実施する
ことが可能になるものである。
第１図及び第２図は従来例の回路図、第３図は本発明一
実施例の回路図である。 図に於いて、Ｑ１〜ＱｌＯはトランジスタ、Ｃ，，Ｃ，
″はメモリ・キャパシタ、Ｃ８，Ｃ８″はビット線容量
、Ｃｐ，Ｃｐ″はコンデンサ、ＢＬ，ＢＬ″はビット線
、ＷＬ，ＷＬ″はワード線、ＶＯ。
実施例の回路図である。 図に於いて、Ｑ１〜ＱｌＯはトランジスタ、Ｃ，，Ｃ，
″はメモリ・キャパシタ、Ｃ８，Ｃ８″はビット線容量
、Ｃｐ，Ｃｐ″はコンデンサ、ＢＬ，ＢＬ″はビット線
、ＷＬ，ＷＬ″はワード線、ＶＯ。
Claims (1)
- １ ゲート、ドレインが交差接続され、ソースが共通接
続された第１、第２トランジスタを含むセンス増幅器と
、それぞれダイナミック・メモリ・セルが接続された第
１、第２ビット線と、前記第１トランジスタのドレイン
と前記第１ビット線との間に接続された第１トランスフ
ァ・ゲート・トランジスタと、前記第２トランジスタの
ドレインと第２ビット線との間に接続された第２トラン
スファ・ゲート・トランジスタと、前記第１ビット線と
電源との間に接続された第１プル・アップ用トランジス
タと、前記第２ビット線と前記電源との間に接続された
第２プル・アップ用トランジスタと、前記第１プル・ア
ップ用トランジスタのゲートと前記センス増幅器内に在
つて該センス増幅器を活性化する制御用クロック信号が
加えられるソース共通接続点との間に接続された第３ト
ランジスタと、前記第２プル・アップ用トランジスタの
ゲートと前記ソース共通接続点との間に接続された第４
トランジスタと、前記第１プル・アップ用のゲート、前
記第２プル・アップ用トランジスタのゲートにそれぞれ
接続された第１、第２コンデンサと、前記第１プル・ア
ップ用トランジスタと並列に接続された第１プリ・チャ
ージ用トランジスタと、前記第２プル・アップ用トラン
ジスタと並列に接続された第２プリ・チャージ用トラン
ジスタとを具備し、前記第３トランジスタのゲートは前
記第２トランジスタのドレインと、前記第４トランジス
タのゲートは前記第１トランジスタのドレインとそれぞ
れ接続されてなることを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55049438A JPS6045499B2 (ja) | 1980-04-15 | 1980-04-15 | 半導体記憶装置 |
| EP81301608A EP0040001B1 (en) | 1980-04-15 | 1981-04-13 | A dynamic semiconductor memory device with decreased clocks |
| DE8181301608T DE3176291D1 (en) | 1980-04-15 | 1981-04-13 | A dynamic semiconductor memory device with decreased clocks |
| IE848/81A IE52846B1 (en) | 1980-04-15 | 1981-04-14 | A dynamic semiconductor memory device with decreased clocks |
| US06/254,541 US4387448A (en) | 1980-04-15 | 1981-04-15 | Dynamic semiconductor memory device with decreased clocks |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55049438A JPS6045499B2 (ja) | 1980-04-15 | 1980-04-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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