JPS5837896A - Ｍｏｓダイナミック回路 - Google Patents
Ｍｏｓダイナミック回路Info
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- JPS5837896A JPS5837896A JP56135585A JP13558581A JPS5837896A JP S5837896 A JPS5837896 A JP S5837896A JP 56135585 A JP56135585 A JP 56135585A JP 13558581 A JP13558581 A JP 13558581A JP S5837896 A JPS5837896 A JP S5837896A
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- power supply
- circuit
- voltage
- transistor
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＯＢ〆イナミ、り回路に係り、特に内部に定
電圧電源が集積化され九電源電圧変動に強い１１ｉｏ８
ダイナミック回路に関する。
電圧電源が集積化され九電源電圧変動に強い１１ｉｏ８
ダイナミック回路に関する。
ＭＯ！！（金属酸化膜中導体）ダイナミック回路は、そ
の回路動作を峙間的に見ると、リセット期間と動作期間
（アクティブ期間）に分けゐことができる・すセット期
間ではダイナミック回路内の各節点は所定Ｏ電圧値に充
電あるい唸放電される。これによ〉、アクティブ期間で
は所望のアクティブ動作を完遂することができる。
の回路動作を峙間的に見ると、リセット期間と動作期間
（アクティブ期間）に分けゐことができる・すセット期
間ではダイナミック回路内の各節点は所定Ｏ電圧値に充
電あるい唸放電される。これによ〉、アクティブ期間で
は所望のアクティブ動作を完遂することができる。
ところが、ダイナミック回路の動作中に、ノイｊＰ勢Ｏ
影譬で電源電圧が変動することがある。リセット期間に
おける電源電圧とアクティブ期間における電源電圧が異
なると、ｌｌに詳述するように〆イナミ、り回路の正常
動作が損なわれる。
影譬で電源電圧が変動することがある。リセット期間に
おける電源電圧とアクティブ期間における電源電圧が異
なると、ｌｌに詳述するように〆イナミ、り回路の正常
動作が損なわれる。
本発ｉ＊ｏａ的は、リセット期間にコンデンサを充電し
、この；ンデンサの充電電圧をアクティブ期間における
電源電圧として用いるという構想に基づき、ＭＯ８メイ
ナ建ツク回路においてリセット期間とアクティブ期間Ｏ
電源電圧の変動による誤動作を陳止することにある。
、この；ンデンサの充電電圧をアクティブ期間における
電源電圧として用いるという構想に基づき、ＭＯ８メイ
ナ建ツク回路においてリセット期間とアクティブ期間Ｏ
電源電圧の変動による誤動作を陳止することにある。
上記０１的を達成する九めＯ本発明の要旨は、−１〆イ
ナン、り回路内で電源電圧変動の影響を受は易い所望の
箇所に接続され集積化された定電圧電源を具備すること
を％徴とするＭＯＢダイナミック回路にある。
ナン、り回路内で電源電圧変動の影響を受は易い所望の
箇所に接続され集積化された定電圧電源を具備すること
を％徴とするＭＯＢダイナミック回路にある。
以下、本発明の実施例を添付の図面に基づいて説明する
。なお以下の説明に用いる図中のＭＯＢ トランジスタ
は全てＮチャネル滅とする。また、電源電圧ｖｃ′ｃに
近い電位をＨレベル、接地電位Ｖ□に近い電位をＬレベ
ルと称する。さらに、「電荷」とは「正電荷」を意味す
る。
。なお以下の説明に用いる図中のＭＯＢ トランジスタ
は全てＮチャネル滅とする。また、電源電圧ｖｃ′ｃに
近い電位をＨレベル、接地電位Ｖ□に近い電位をＬレベ
ルと称する。さらに、「電荷」とは「正電荷」を意味す
る。
第１ｗ１Ｊは本発明の第１０実施例を説明するためＯｌ
）ランジッタ１キヤパシタ・セル形式の〆イナミ、りＲ
ＡＭ （ランダム・アクセス・メモリ）の要部回路図で
ある。第１図において、Ｉイナン。
）ランジッタ１キヤパシタ・セル形式の〆イナミ、りＲ
ＡＭ （ランダム・アクセス・メモリ）の要部回路図で
ある。第１図において、Ｉイナン。
クジ１は、センスアンプ１．１トランジスタ・１キャ／
４シタ形式のメモリセル２、ダミーセル３および４、ア
クティブグルアップ回路５、およびアクティブプルアッ
プ回路駆動用クロック信号発生回路６を備えている。上
記１〜６０回路それ自体は周知のものである。簡単に説
明すると、センスアンプｌはトランジスタＱ、〜Ｑ−を
備χておシ、ビット線ＢＬとばット・線ＢＬの電位差を
検知し増幅する。より詳しくは、り七ット期間中にトラ
ンジスタＱｓ＝Ｑａのデートにリセット信号φ１が印加
されて、ビット線ＢＬおよびＢＬは電源電圧ｖ＠ｃ（Ｈ
レベル）ｔでチャージアップされている・ワード＠ＷＬ
とメミーワードｌｉＩＤｗＬ！が選択されてＶ。以上の
高レベルになると、両ピッｉ線はともに電圧降下するが
、メモリー４ル２に蓄積されている情報とダンー令ル３
に蓄積されている情報とＯ差を）ランジスタＱｓ 、
Ｑｍによシ増幅することによシ情報判別を行う、実際に
は、リセット期間中にピッ）ｍｌ！ＩＬおよびＢＬを電
源電圧ｖ０壕で確実にチャージアップするために唸、ト
ランジスタＱｓ＝Ｑａ以外の付加回路を必要とするが、
絡１図には図画の簡略化のために図示されていない。
４シタ形式のメモリセル２、ダミーセル３および４、ア
クティブグルアップ回路５、およびアクティブプルアッ
プ回路駆動用クロック信号発生回路６を備えている。上
記１〜６０回路それ自体は周知のものである。簡単に説
明すると、センスアンプｌはトランジスタＱ、〜Ｑ−を
備χておシ、ビット線ＢＬとばット・線ＢＬの電位差を
検知し増幅する。より詳しくは、り七ット期間中にトラ
ンジスタＱｓ＝Ｑａのデートにリセット信号φ１が印加
されて、ビット線ＢＬおよびＢＬは電源電圧ｖ＠ｃ（Ｈ
レベル）ｔでチャージアップされている・ワード＠ＷＬ
とメミーワードｌｉＩＤｗＬ！が選択されてＶ。以上の
高レベルになると、両ピッｉ線はともに電圧降下するが
、メモリー４ル２に蓄積されている情報とダンー令ル３
に蓄積されている情報とＯ差を）ランジスタＱｓ 、
Ｑｍによシ増幅することによシ情報判別を行う、実際に
は、リセット期間中にピッ）ｍｌ！ＩＬおよびＢＬを電
源電圧ｖ０壕で確実にチャージアップするために唸、ト
ランジスタＱｓ＝Ｑａ以外の付加回路を必要とするが、
絡１図には図画の簡略化のために図示されていない。
メモリセル２はトランジスタｑ！とＭＯＳキヤ／＃シタ
Ｑ、を備えておＪ）、Ｍｏｌキャノ臂シタＱｓＫｌ報＠
″１”ｉ九は１０ｍが蓄積されている。図面の簡単化の
丸めに、ビＦ）ｍＢＬｔｃｌｌ続されたメモリセルは１
個しか図示されていないが、実際にはピッ ０ ト線墨りとビット線ＢＬＫ社それぞれ多数Ｏメ嘴リセル
が接続されている。
Ｑ、を備えておＪ）、Ｍｏｌキャノ臂シタＱｓＫｌ報＠
″１”ｉ九は１０ｍが蓄積されている。図面の簡単化の
丸めに、ビＦ）ｍＢＬｔｃｌｌ続されたメモリセルは１
個しか図示されていないが、実際にはピッ ０ ト線墨りとビット線ＢＬＫ社それぞれ多数Ｏメ嘴リセル
が接続されている。
選択されるメモリ奄ルＯｗｋ続されているビット線を選
択ビ、）線と呼べば、選択ビット線が１Ｌの場合は、非
選択ピッ）！ＩＩＬＩＩではダミーセル３が選ばれ、逆
に選択ビット線がＢＬｔ）ときは、非選択ビｙ）ＩＩＩ
ＩＬ側でメン−セル４が選ばれる・メｉ−令ル３はトラ
ンジスタＱ＠ ＊ ＱｓｅおよびＭＯ８キャノシタＱｌ
ｌを備えてお〉、リセ、）期間中はトランジスタＱ１・
のゲートにリセット信号引けが印加されてトランジスタ
Ｑ１・は導通してお３１ 、ＭＯＩ中ヤノシタ９１１拡
放電されるが、アクティブ期間中はリセッ）信号Ｒ８丁
がオフであシ、メミーワーｖｉｗＩｙｉＩ′Ｌ１が選択
されて例えば５ＶＣ）レベルｌＣなると、非選択ビット
線ＢＬの電荷がトランジスタＱ−を介してＭＯ８キャ／
母シｊＱ■に流れ込み、ＩＩＬの電圧は所望Ｏ基準値ま
で降下する。ダミーセル４もトランジスタＱ ＊’ ｅ
Ｑｌ＠’およびＭＯ１ｉｆキャパシタＱｓ／を備えて
おシ、ダミー令ル３と同様の動作を行う・アクテ４ブｆ
′Ｎアッゾ回路５社ト２ンジス！Ｑ１雪ｅ Ｑｌｍおよ
びＭｏｌキャパシタＱ１４を備えてお）、センスアンプ
１の動作開始後にビット線１ＬとＩＩＩ、の電位差を強
制的に大きくするためのもＯ・である０図面の簡略化の
ために、ビット線ＩＬＫ□みアクティｆ７＃ルアツブ回
路が接続されているが、実ｌｉＩに紘ビｙ）＃ＢＬにも
同様の構成をしたアクティブグルアップ回路が接続され
ていゐ、クロック信号発生回路６はアクティブグルアッ
プ回路を駆動する丸めにトランシス／ Ｑｔｓのダート
に印加されるクロック信号φ、を発止する回路であル、
トランジスタＱｓｉ ＊ Ｑｘ＠およびＭＯ８キャパシ
ｆｉＱＨを備えている。
択ビ、）線と呼べば、選択ビット線が１Ｌの場合は、非
選択ピッ）！ＩＩＬＩＩではダミーセル３が選ばれ、逆
に選択ビット線がＢＬｔ）ときは、非選択ビｙ）ＩＩＩ
ＩＬ側でメン−セル４が選ばれる・メｉ−令ル３はトラ
ンジスタＱ＠ ＊ ＱｓｅおよびＭＯ８キャノシタＱｌ
ｌを備えてお〉、リセ、）期間中はトランジスタＱ１・
のゲートにリセット信号引けが印加されてトランジスタ
Ｑ１・は導通してお３１ 、ＭＯＩ中ヤノシタ９１１拡
放電されるが、アクティブ期間中はリセッ）信号Ｒ８丁
がオフであシ、メミーワーｖｉｗＩｙｉＩ′Ｌ１が選択
されて例えば５ＶＣ）レベルｌＣなると、非選択ビット
線ＢＬの電荷がトランジスタＱ−を介してＭＯ８キャ／
母シｊＱ■に流れ込み、ＩＩＬの電圧は所望Ｏ基準値ま
で降下する。ダミーセル４もトランジスタＱ ＊’ ｅ
Ｑｌ＠’およびＭＯ１ｉｆキャパシタＱｓ／を備えて
おシ、ダミー令ル３と同様の動作を行う・アクテ４ブｆ
′Ｎアッゾ回路５社ト２ンジス！Ｑ１雪ｅ Ｑｌｍおよ
びＭｏｌキャパシタＱ１４を備えてお）、センスアンプ
１の動作開始後にビット線１ＬとＩＩＩ、の電位差を強
制的に大きくするためのもＯ・である０図面の簡略化の
ために、ビット線ＩＬＫ□みアクティｆ７＃ルアツブ回
路が接続されているが、実ｌｉＩに紘ビｙ）＃ＢＬにも
同様の構成をしたアクティブグルアップ回路が接続され
ていゐ、クロック信号発生回路６はアクティブグルアッ
プ回路を駆動する丸めにトランシス／ Ｑｔｓのダート
に印加されるクロック信号φ、を発止する回路であル、
トランジスタＱｓｉ ＊ Ｑｘ＠およびＭＯ８キャパシ
ｆｉＱＨを備えている。
従来社、上記１〜６０回路はすべて電源線ｖｃｃＫ接続
されてい良０本発明においては、例えばクロック信号発
生回路６の電源線として、第３図に示し良定電圧電源を
用いる。
されてい良０本発明においては、例えばクロック信号発
生回路６の電源線として、第３図に示し良定電圧電源を
用いる。
第２図ム〜Ｃは、第１図の回路１〜６が千べて電源１１
ｖ＊＊Ｋｌｌ絖、された従来例において、メモリセル２
内のＭＯ８キャパシタに情報１１′が蓄積されている場
合の読出し動作および再書込み動作と七の問題点を説明
するための波形図である。第２図Ａはクロック信号φ６
発生回路６の動作説明用波形図であシ、図において、Ａ
Ｉ １Ａ３はアクティブ期間、Ｒはり七ット期間を示す
Φアクティブ期間ム１ 、ム１においてはφ、はｖｏの
レベルにあ）、り竜、ト期間ＲにおいてはｉはＶ、よシ
高いレベルにある。第２ｗＡ１は電源電圧の変動がない
正常動作時のアクティブグルアップ回路５の動作説明用
波形図である。第２固層において、リセットクロック信
号φ菖はリセット期間１４Ｆ）間は例えば５ｖの電源電
圧ｖｅｃより高いレベルｆｆＣ，ある。りセットクロッ
ク信号φ凰がＨレベルより為レベルにあるとき社、トラ
ンジスタＱｓｓ ａ Ｑｌ・が導通してアクティブプル
アップ回路駆動用クロツタ信号φムがやはｆｉＨレベル
より高いレベルにある。リセ。
ｖ＊＊Ｋｌｌ絖、された従来例において、メモリセル２
内のＭＯ８キャパシタに情報１１′が蓄積されている場
合の読出し動作および再書込み動作と七の問題点を説明
するための波形図である。第２図Ａはクロック信号φ６
発生回路６の動作説明用波形図であシ、図において、Ａ
Ｉ １Ａ３はアクティブ期間、Ｒはり七ット期間を示す
Φアクティブ期間ム１ 、ム１においてはφ、はｖｏの
レベルにあ）、り竜、ト期間ＲにおいてはｉはＶ、よシ
高いレベルにある。第２ｗＡ１は電源電圧の変動がない
正常動作時のアクティブグルアップ回路５の動作説明用
波形図である。第２固層において、リセットクロック信
号φ菖はリセット期間１４Ｆ）間は例えば５ｖの電源電
圧ｖｅｃより高いレベルｆｆＣ，ある。りセットクロッ
ク信号φ凰がＨレベルより為レベルにあるとき社、トラ
ンジスタＱｓｓ ａ Ｑｌ・が導通してアクティブプル
アップ回路駆動用クロツタ信号φムがやはｆｉＨレベル
より高いレベルにある。リセ。
トクロック信号φ１がＬレベル（零電位）Ｋ低下すると
、アクティブ期間人が開始される。アクティブ期間ムの
関、クロ、り信号φ、をＨレベルに維持するために、Ｍ
Ｏ８＊ヤＩ臂シタＱ１マを介してＨレベルのクロツタ信
号゛φ、を印加してノードＮ１をブースＦすることによ
シトランジスタＱｔ・を導通状ｍに保つ、この結果、ク
ロック信号φム はアクティブ期間中線実質的にＨレベ
ルに郷しい電位に保たれる。
、アクティブ期間人が開始される。アクティブ期間ムの
関、クロ、り信号φ、をＨレベルに維持するために、Ｍ
Ｏ８＊ヤＩ臂シタＱ１マを介してＨレベルのクロツタ信
号゛φ、を印加してノードＮ１をブースＦすることによ
シトランジスタＱｔ・を導通状ｍに保つ、この結果、ク
ロック信号φム はアクティブ期間中線実質的にＨレベ
ルに郷しい電位に保たれる。
今、第２図ＣＫ示し良ように、外部雑音等、なんらかの
影響で、アクティブ期間ＡＫ：おける電源電圧がす毫ッ
ト期間ＩＫ＄Ｐす”る電源電圧Ｖ、よシａＶだけ上昇し
九とする。アクティブ期間におけるクロ、り信号φｈＢ
電源電圧に勢しいので、電源電圧の上昇に伴なりてクロ
１．り信号φ□の電位も上昇し、以下に述べる再書込み
における誤動作を生じる。
影響で、アクティブ期間ＡＫ：おける電源電圧がす毫ッ
ト期間ＩＫ＄Ｐす”る電源電圧Ｖ、よシａＶだけ上昇し
九とする。アクティブ期間におけるクロ、り信号φｈＢ
電源電圧に勢しいので、電源電圧の上昇に伴なりてクロ
１．り信号φ□の電位も上昇し、以下に述べる再書込み
における誤動作を生じる。
すなわち、選択ビット線をＢ′Ｌ、非選択ビット線をＩ
ＩＬとしたと亀、メモリセル２を選択すべくワード＠Ｗ
Ｌおよびメ建−ワーＰ ＩＩＤｗＬｌ ｉ）１１１ Ｌ
／ベベルなると、ＭＯ８キャパシタＱ−およびＭＯ８キ
ャパシタＱｌｌに電荷が流入して、それぞれビット線１
ＬおよびＢＬの電位が降下する。ＭＯ８キャパシ／Ｑｓ
Ｋａ慴報＠１１が蓄積され゛ておシ、メン−、セルのＭ
ＯＩｉ＊ヤΔシタＱｔｔは周知のように、情報”１ｍと
″０″の中間の基準電圧を発生する容量を有するので、
ビット線ＢＬと１ｔの間に正の電位差が生じる。ＭＯ８
＋ヤパシ／Ｑｓが情報′″ｏ”を蓄積している場合は、
ビット線ＢＬとＢＬの間の電位差は負となる。センスア
ンｆｌにクロック信号φ！およびφ濡を印加することに
よシーンスアンｆ１は活性化されて、上記電位差は増幅
される。こうして、ピッ）ｉｌｉｌｌＬと１Ｌの電位差
は次第に開いてメモリセル２０情報がセンスアンｆ２を
介して読出される。しかしながら、その電位差が数十建
りがルトと僅かである場合、ビット線ＢＬの電圧は、ト
ランジスタＱ＝ｔのリーク電流やトランジスタＱｓのｆ
−）容量によるカップリングノイズ等の種々の原因によ
って、第２図ム、１に示したように次第に低下してしま
う、この低下したレベルでＭＯ８キヤＡシタＱｓを充電
しても充分な再書込みは行われない。特に再書き込みす
る情報が“１”の場合はＭＯ８キャパシタＱａを充分に
再充電する九めに、アクティププルア、ｆ回路５を動作
させて”ｙ）ＩＩＢＬを再チヤージアップすることが行
なわれている。すなわち、クロック信号φ、をｖｃｅ
より高いレベルにすることによシ、トランジスタ９１３
のｒ−）とＭＯｓキャパシタ１４のグー）のノード（結
節点）Ｎ１の電位を上昇させ、それによ３２）フンジス
タＱｉｓを導通させて電源線ｖ６．からトランジスタＱ
ｓｘを介してビット線ＢＬに電荷を供給する。ところが
、アクティブ期間ムにシけるクロック信号この電位がＶ
。＋ΔＶと高くなっている場合、クロック信号φムの電
位とビット＠ＢＬとの電位差がトランジスタＱｔｓのし
きい値電圧より大きくなってしまうことがある。
ＩＬとしたと亀、メモリセル２を選択すべくワード＠Ｗ
Ｌおよびメ建−ワーＰ ＩＩＤｗＬｌ ｉ）１１１ Ｌ
／ベベルなると、ＭＯ８キャパシタＱ−およびＭＯ８キ
ャパシタＱｌｌに電荷が流入して、それぞれビット線１
ＬおよびＢＬの電位が降下する。ＭＯ８キャパシ／Ｑｓ
Ｋａ慴報＠１１が蓄積され゛ておシ、メン−、セルのＭ
ＯＩｉ＊ヤΔシタＱｔｔは周知のように、情報”１ｍと
″０″の中間の基準電圧を発生する容量を有するので、
ビット線ＢＬと１ｔの間に正の電位差が生じる。ＭＯ８
＋ヤパシ／Ｑｓが情報′″ｏ”を蓄積している場合は、
ビット線ＢＬとＢＬの間の電位差は負となる。センスア
ンｆｌにクロック信号φ！およびφ濡を印加することに
よシーンスアンｆ１は活性化されて、上記電位差は増幅
される。こうして、ピッ）ｉｌｉｌｌＬと１Ｌの電位差
は次第に開いてメモリセル２０情報がセンスアンｆ２を
介して読出される。しかしながら、その電位差が数十建
りがルトと僅かである場合、ビット線ＢＬの電圧は、ト
ランジスタＱ＝ｔのリーク電流やトランジスタＱｓのｆ
−）容量によるカップリングノイズ等の種々の原因によ
って、第２図ム、１に示したように次第に低下してしま
う、この低下したレベルでＭＯ８キヤＡシタＱｓを充電
しても充分な再書込みは行われない。特に再書き込みす
る情報が“１”の場合はＭＯ８キャパシタＱａを充分に
再充電する九めに、アクティププルア、ｆ回路５を動作
させて”ｙ）ＩＩＢＬを再チヤージアップすることが行
なわれている。すなわち、クロック信号φ、をｖｃｅ
より高いレベルにすることによシ、トランジスタ９１３
のｒ−）とＭＯｓキャパシタ１４のグー）のノード（結
節点）Ｎ１の電位を上昇させ、それによ３２）フンジス
タＱｉｓを導通させて電源線ｖ６．からトランジスタＱ
ｓｘを介してビット線ＢＬに電荷を供給する。ところが
、アクティブ期間ムにシけるクロック信号この電位がＶ
。＋ΔＶと高くなっている場合、クロック信号φムの電
位とビット＠ＢＬとの電位差がトランジスタＱｔｓのし
きい値電圧より大きくなってしまうことがある。
例えばクロック信号φムの電位が５ Ｖ Ｏｖｃ ｃよ
シ１ｖ高い６Ｖ、ビット線ＢＬの電位が４Ｖ、そしてト
ランジスタＱＣｓのしきい値電圧が１．７ｖである場合
、アクティブ期間でトランジスタＱｓｓは導通状１１に
あ〉、ノードＮ１の電荷はトランジスタ（ｂｓを介して
ピッ）ｌｉＢＬにリークしてしまう。
シ１ｖ高い６Ｖ、ビット線ＢＬの電位が４Ｖ、そしてト
ランジスタＱＣｓのしきい値電圧が１．７ｖである場合
、アクティブ期間でトランジスタＱｓｓは導通状１１に
あ〉、ノードＮ１の電荷はトランジスタ（ｂｓを介して
ピッ）ｌｉＢＬにリークしてしまう。
従りて、り１１．り信号φ、をＨレベルよシ高レベルに
してもノーＰＮｌの電位は充分に高くならず、トランジ
スタＱＨを充分に導通させることはできない。この場合
、第２図Ｃに示されるようにビット線ＢＬの電圧はｖｃ
ｃレベルまで再チヤージアップすることができず、メモ
リセル２内のＭＯＳキャパシタＱ・への情報゛１″の再
書込み不良となってしまう。
してもノーＰＮｌの電位は充分に高くならず、トランジ
スタＱＨを充分に導通させることはできない。この場合
、第２図Ｃに示されるようにビット線ＢＬの電圧はｖｃ
ｃレベルまで再チヤージアップすることができず、メモ
リセル２内のＭＯＳキャパシタＱ・への情報゛１″の再
書込み不良となってしまう。
本発明は、このようにグイナオック回路の動作サイクル
内で発生する電源電圧変動によって誤動作することのな
いダイナミ、り回路を提供するものである。
内で発生する電源電圧変動によって誤動作することのな
いダイナミ、り回路を提供するものである。
本発明では、リセット期間での電源電圧ｖ＠ｃとアクテ
ィブ期間での電源電圧の値が異なることによυ回路が誤
動作することに注目し、ＷＪ３図に示すような定電圧電
源を集積回路内部に設け、この電圧を基準電圧として電
源変動に敏感なトランジスタが接続されている電源線、
例えば第１図の回路におけるアクティブプルアップ回路
駆動用クロ、り信号発生回路６の電源線〈Ｃに印加する
。
ィブ期間での電源電圧の値が異なることによυ回路が誤
動作することに注目し、ＷＪ３図に示すような定電圧電
源を集積回路内部に設け、この電圧を基準電圧として電
源変動に敏感なトランジスタが接続されている電源線、
例えば第１図の回路におけるアクティブプルアップ回路
駆動用クロ、り信号発生回路６の電源線〈Ｃに印加する
。
第３図において、本発明の一実施例による定電圧電源は
、抵抗Ｒ，ＭＯ８）ランジスタＴおよび大ｖ０とＭＯＳ
キヤ／＃クタｑのダートとの間に上記抵抗！およびＭｏ
ｓトランジスタＴを並列接続して構成されている。抵抗
翼は集積回路内においては、デイプリーシ冒ｙ形ＭＯ８
） ？ンジスタを代用してもよい６Ｍ０Ｉ）ランジスタ
Ｔの？−）にはりセット期間にシ令、トクロック信号φ
翼が印加されそれによ〕ム１キャパシタＱは充電される
。アクティブ期間には電源電圧ｖｃ、の肇動に応じて大
容量ＭＯ８會ヤ／臂シタＱが抵抗Ｒを介して充放電され
る。トランジス／Ｔとｍｓ＊、ノ櫂シタｑによる充電時
定数はリセット期間に比べて充分短い程度の例えば５０
ナノ秒とし、抵抗翼とＭＯＢキャノ臂シタＱＩＣよる充
放電崎定ＩＩＩ［ｔｉ上記充電時定数よシ充分に長い例
えば数＜ １７秒とする。こうして、電源変動に敏感な
所望のトランジスタにはリセット期間における電源電圧
に等しい定電圧％ｌｃｃが得られる。
、抵抗Ｒ，ＭＯ８）ランジスタＴおよび大ｖ０とＭＯＳ
キヤ／＃クタｑのダートとの間に上記抵抗！およびＭｏ
ｓトランジスタＴを並列接続して構成されている。抵抗
翼は集積回路内においては、デイプリーシ冒ｙ形ＭＯ８
） ？ンジスタを代用してもよい６Ｍ０Ｉ）ランジスタ
Ｔの？−）にはりセット期間にシ令、トクロック信号φ
翼が印加されそれによ〕ム１キャパシタＱは充電される
。アクティブ期間には電源電圧ｖｃ、の肇動に応じて大
容量ＭＯ８會ヤ／臂シタＱが抵抗Ｒを介して充放電され
る。トランジス／Ｔとｍｓ＊、ノ櫂シタｑによる充電時
定数はリセット期間に比べて充分短い程度の例えば５０
ナノ秒とし、抵抗翼とＭＯＢキャノ臂シタＱＩＣよる充
放電崎定ＩＩＩ［ｔｉ上記充電時定数よシ充分に長い例
えば数＜ １７秒とする。こうして、電源変動に敏感な
所望のトランジスタにはリセット期間における電源電圧
に等しい定電圧％ｌｃｃが得られる。
１４１ド■Ｉｒｈアクティブ期間の電圧が変動しても、
ｆｃｃはその変動の影響を受けないので、タロ、り信号
φ、Ｏ電位は定電圧４ｃに寅質的に等しく、従ってアク
ティブ期間にはアクティブグルアップ回路５内のトラン
ジスタＱｘｓのｅ−ト電位とビット線電位の差がそのし
きい値電圧以上ととく充分高い電位にブーストされ、ビ
ット線ＢＬはトランジスタｑ１３を介してｖｃｃレベル
にまでチャージアップされる・ なお第１図および第３図の回路に印加されるリセットク
ロック信号φ、とじては、リセット期間Ｒでは電源電圧
ｖｅ、以上、アクティブ期間Ａでは接地電圧Ｖ□となる
ものを用いたが、第３図のトランジスタＴがデグレシ、
ン形であれば、クロック信号φ、はりセット期間で電源
電圧■。３、アクティブ期間て接地電圧Ｖ。でわるクロ
、り信号でもよい。
ｆｃｃはその変動の影響を受けないので、タロ、り信号
φ、Ｏ電位は定電圧４ｃに寅質的に等しく、従ってアク
ティブ期間にはアクティブグルアップ回路５内のトラン
ジスタＱｘｓのｅ−ト電位とビット線電位の差がそのし
きい値電圧以上ととく充分高い電位にブーストされ、ビ
ット線ＢＬはトランジスタｑ１３を介してｖｃｃレベル
にまでチャージアップされる・ なお第１図および第３図の回路に印加されるリセットク
ロック信号φ、とじては、リセット期間Ｒでは電源電圧
ｖｅ、以上、アクティブ期間Ａでは接地電圧Ｖ□となる
ものを用いたが、第３図のトランジスタＴがデグレシ、
ン形であれば、クロック信号φ、はりセット期間で電源
電圧■。３、アクティブ期間て接地電圧Ｖ。でわるクロ
、り信号でもよい。
メイナｉ、り回路のアクティブ期間は高々１００ナノ秒
なので大容１ＭＯｓキャパシタＱおよび抵抗Ｒによる充
放電時定数をマイクロ秒なりし上記の如＜ミリ秒のオー
〆に設定すれば安定な定電圧電源として使用で・きる。
なので大容１ＭＯｓキャパシタＱおよび抵抗Ｒによる充
放電時定数をマイクロ秒なりし上記の如＜ミリ秒のオー
〆に設定すれば安定な定電圧電源として使用で・きる。
第４図は本発明の第２の実施例を説明するため０１）ツ
ンゾスタ１４ヤノ９シタ・令ル形式の！イナ建ツタＲＡ
ＭＯＨ部回路図である。第１図の回路図においては、１
個のセンスアンプとそれに接続され九メ毫すセルシよび
ダｔ−−ｂルのみを示したが、第４図の回路図において
は、壷数０令ンスアンｆ ｌ −１、１−２、−，１−
ｎが示されている。
ンゾスタ１４ヤノ９シタ・令ル形式の！イナ建ツタＲＡ
ＭＯＨ部回路図である。第１図の回路図においては、１
個のセンスアンプとそれに接続され九メ毫すセルシよび
ダｔ−−ｂルのみを示したが、第４図の回路図において
は、壷数０令ンスアンｆ ｌ −１、１−２、−，１−
ｎが示されている。
センスアンプ１−１．１−２．・・・、１− ！ｌには
それぞれビット線ＢＬＩと！ＩＬＩ ｅ ＩＬＩとＩ
ＬＩ、−・・。
それぞれビット線ＢＬＩと！ＩＬＩ ｅ ＩＬＩとＩ
ＬＩ、−・・。
ＢＬｎとｌＬｎが接続されておシ、各ビット線にはメ毫
リセル２−１と３−１．２−２と３−２、−。
リセル２−１と３−１．２−２と３−２、−。
２−！１と３−ｍが接続され′ている。各メモリセルＯ
構成は第１図に示したものと同一である。ビ。
構成は第１図に示したものと同一である。ビ。
） １） １１Ｌｔ 、 ＩＬＩ ・・・ＢＬｎはそ
れぞれ、ダミー４４Ｑｓｓ−ｓ ｅ Ｑｓｓ−ｓ ・
・・＊Ｑ１１ｎを介してダミーワード線涛ル寥に接続さ
れている。同様にビット線ＢＬ１ 、 ＢＩ諺、・・・
、 ＢＬｎ紘それぞれ、メミーセルＱｌ！ −１ｒ Ｑ
ｌｍ −１ｙ”’ ａ Ｑｔｔ−ｎを介し’Ｃ／ ｔ
−’７−ド１ＩＤＷＬ１に接続されている。〆オーセル
の各々は第１図の〆ζ−セルと真なｌ）、ＭＯ８キャパ
シタのみで構成されているがその動作紘第１図に示した
メンー竜ルと本質的に贅らない０本実施例においてはメ
モリセルやダン−ワード線の動作に注目するために、ｔ
ｌｉ１図に示したアクティププルア。
れぞれ、ダミー４４Ｑｓｓ−ｓ ｅ Ｑｓｓ−ｓ ・
・・＊Ｑ１１ｎを介してダミーワード線涛ル寥に接続さ
れている。同様にビット線ＢＬ１ 、 ＢＩ諺、・・・
、 ＢＬｎ紘それぞれ、メミーセルＱｌ！ −１ｒ Ｑ
ｌｍ −１ｙ”’ ａ Ｑｔｔ−ｎを介し’Ｃ／ ｔ
−’７−ド１ＩＤＷＬ１に接続されている。〆オーセル
の各々は第１図の〆ζ−セルと真なｌ）、ＭＯ８キャパ
シタのみで構成されているがその動作紘第１図に示した
メンー竜ルと本質的に贅らない０本実施例においてはメ
モリセルやダン−ワード線の動作に注目するために、ｔ
ｌｉ１図に示したアクティププルア。
グ回路は省略されている。８４図においてセンスアンｆ
（Ｄ左側のメモリセルに蓄積され九情報を読出す場合、
センスアンプの右側の／ミーワード線ＤＷＬ１ をＬレ
ベルにすると共に非選択メミーワード線ｌ７ｉｖＬ、を
電源電圧のレベルにクランプする。
（Ｄ左側のメモリセルに蓄積され九情報を読出す場合、
センスアンプの右側の／ミーワード線ＤＷＬ１ をＬレ
ベルにすると共に非選択メミーワード線ｌ７ｉｖＬ、を
電源電圧のレベルにクランプする。
同様に、センスアンプの右側のメモリセルの情報を読出
す場合は、センスアンプの左側のメミーワード線Ｉ７Ｗ
、をＬレベルにすると共に非選択グイ−ワード線肌！を
電源電圧にクランプする。非選択Ｏメミーワード線をフ
ローティングにせず電源にクランプすることで、各ビッ
ト線のダ建−セルを介したカップリングによる相互干渉
を押さえている。しかしこのことによシ逆に非選択メミ
ーワード線は読出し動作時に電源電圧装動に敏感になシ
、以下の説明のような問題を生ずる。
す場合は、センスアンプの左側のメミーワード線Ｉ７Ｗ
、をＬレベルにすると共に非選択グイ−ワード線肌！を
電源電圧にクランプする。非選択Ｏメミーワード線をフ
ローティングにせず電源にクランプすることで、各ビッ
ト線のダ建−セルを介したカップリングによる相互干渉
を押さえている。しかしこのことによシ逆に非選択メミ
ーワード線は読出し動作時に電源電圧装動に敏感になシ
、以下の説明のような問題を生ずる。
メ篭リセル２−１内のＭＯＢキャパシタＱｓ−ｓＫ情報
“Ｏ″が格納されているものとし、この読出し動作とそ
の問題点を第５図を用いて説明する。
“Ｏ″が格納されているものとし、この読出し動作とそ
の問題点を第５図を用いて説明する。
ｖセットクロック信号φｌを電源電圧ｖｃ＠のレベルよ
シ高いレベルから接地レベルに遷移させることにより、
リセット期間Ｒからアクティブ期間Ａに移る。この時、
第１図の場合と同様に、電源電圧がｖｅ、からΔｖｆｅ
け上昇したとする。こＯ電源電圧０上昇に伴って、電源
電圧にクランプされてシる非選択メ電−ワード線Ｉ７ｗ
′Ｌｓ４ｂｖｃｏ＋Δｖｔで上昇する０選択ダミーワー
ドＩＩＩＤＷＬＩがＬレベルにされゐことによって、非
選択ビット線ＢＬ、は情報＠１ｍと＠０″Ｏ中間の基準
電圧まで電圧降下ス４．一方、１１０ＢキャパシタＱｍ
−ｓは電荷を蓄積していないので、ワード線Ｗ−を高レ
ベルにするとトツンジヌ！Ｑγ−１を介して選択ビｙ
） ｌ５ＢＬ＞０１Ｅ葡社局８キャパシタＱｓ−ｓに流
れ込むため、選択ビットＩＩＩＬＩＯ電位は非選択ビｙ
）線ＢＬ１の電位よシもさもに低下する。トランジスタ
Ｑｓ＋９・がクロック信号φ１ 、φ露を受けると、ノ
ードＮ１がＨレベルからＬレベルに移ってセンスアン７
”ｌ−１が活性化し、ビット線ＢＬ１ とＢＬ、Ｏ電位
差を検知・増幅して、メモリセル１−１に格納された情
報が読出される。しかしながら、非選択〆ミーワードＩ
ＩｒｊＶＬ１の電圧がアクティブ期間で上昇しているの
で、選択ビット線ＢＬ、 Ｋ非選択ダミーセルＱｒｔ−
ｔから電荷が流れこみ、電源電圧０上昇がない場合と比
較して選択ビット線ＢＬｓＯ”θ″読出時の電圧降下が
不充分となる。このためビット線ＢＬ、とＢＬｔの電位
差が減少し、センスアンプけこれを検知できず、誤動作
をすることがわる。
シ高いレベルから接地レベルに遷移させることにより、
リセット期間Ｒからアクティブ期間Ａに移る。この時、
第１図の場合と同様に、電源電圧がｖｅ、からΔｖｆｅ
け上昇したとする。こＯ電源電圧０上昇に伴って、電源
電圧にクランプされてシる非選択メ電−ワード線Ｉ７ｗ
′Ｌｓ４ｂｖｃｏ＋Δｖｔで上昇する０選択ダミーワー
ドＩＩＩＤＷＬＩがＬレベルにされゐことによって、非
選択ビット線ＢＬ、は情報＠１ｍと＠０″Ｏ中間の基準
電圧まで電圧降下ス４．一方、１１０ＢキャパシタＱｍ
−ｓは電荷を蓄積していないので、ワード線Ｗ−を高レ
ベルにするとトツンジヌ！Ｑγ−１を介して選択ビｙ
） ｌ５ＢＬ＞０１Ｅ葡社局８キャパシタＱｓ−ｓに流
れ込むため、選択ビットＩＩＩＬＩＯ電位は非選択ビｙ
）線ＢＬ１の電位よシもさもに低下する。トランジスタ
Ｑｓ＋９・がクロック信号φ１ 、φ露を受けると、ノ
ードＮ１がＨレベルからＬレベルに移ってセンスアン７
”ｌ−１が活性化し、ビット線ＢＬ１ とＢＬ、Ｏ電位
差を検知・増幅して、メモリセル１−１に格納された情
報が読出される。しかしながら、非選択〆ミーワードＩ
ＩｒｊＶＬ１の電圧がアクティブ期間で上昇しているの
で、選択ビット線ＢＬ、 Ｋ非選択ダミーセルＱｒｔ−
ｔから電荷が流れこみ、電源電圧０上昇がない場合と比
較して選択ビット線ＢＬｓＯ”θ″読出時の電圧降下が
不充分となる。このためビット線ＢＬ、とＢＬｔの電位
差が減少し、センスアンプけこれを検知できず、誤動作
をすることがわる。
メモリセル２−１に情報“１″が書込まれている場合は
、りセット後に電源電圧が低下した場合に上記と同様０
理由によシ遇択ビット線ＢＬ、の電圧上昇が妨げられて
センスアンプが誤動作することがある。
、りセット後に電源電圧が低下した場合に上記と同様０
理由によシ遇択ビット線ＢＬ、の電圧上昇が妨げられて
センスアンプが誤動作することがある。
そζで、本集施例においても、第３図に示し九定電電源
を用いて非選択〆ず−ワード線Ｗ−を”ａｅ Ｋクラ
ンプすることにより、選択ビット線ＢＬ、の電圧降下奉
るい紘電圧上昇を妨げる原因を除去することができる。
を用いて非選択〆ず−ワード線Ｗ−を”ａｅ Ｋクラ
ンプすることにより、選択ビット線ＢＬ、の電圧降下奉
るい紘電圧上昇を妨げる原因を除去することができる。
第ｓｍＦ１本発明の第３０実施例を説明するためＯ／イ
ナンツククロック発生回路０１例を示す回路図である。
ナンツククロック発生回路０１例を示す回路図である。
仁の回路紘入力償号φ、を受けてこれを増幅し、かつ波
形整形した出力信号φｌを発生すゐもＯである・ 鮪７１１ムは第ａｌ１０１ｆｆｌ路の正常動作説明用波
形図である。第６図および第７ｗＪムにおいて、リセッ
ト期間ｌではり竜、トクロ、り信号φ１がＨレベルＯた
め、トランジスタＱ寓 −Ｑマは導通してお〕、ノード
Ｎ１５Ｎ４はＬレベルである。また、トランジスタＱ４
ａＮｓがＬレベルなのでオフ、トランジスタＱｓＵ−φ
凰を受けているので第４であｐ％従ってノーｔＮＩは電
源電圧よりａやや低いがＨレベルになる（ｖｏが５ｖの
場合、ノードＮ！は約４．２ｖとなる）、ノードＮ３は
トランジスタＱ１・シよびＱｌｓのｒ−）に接続されて
いるのでトランジスタＱｎおよびＱｓｓはオンであ〕、
ノードＮ、および出力信号φ慕はＬレベルである。なお
ノ−ドＮ８はトランジスタＱｌがオンすることでノー４
Ｎ、Ｏ電位よシ低い電位ＯＨレベル（ｖｃｅ＝５ｖの場
合、約３．６Ｖ）ｔてチャーシア、プされる。リ−に、
トクロック信号φ藤がＬレベルになればアクティブ期間
に入る０次いて入力信号φ、がＨレベルになると、トラ
ンジスタＱ＠（Ｄゲート・ドレイン間容量でノードＮ、
がｖｅｅ以上にブーストされトランジスタＱ−がオンに
なり、ノードＮ４はＨレベルにチャージアップされる。
形整形した出力信号φｌを発生すゐもＯである・ 鮪７１１ムは第ａｌ１０１ｆｆｌ路の正常動作説明用波
形図である。第６図および第７ｗＪムにおいて、リセッ
ト期間ｌではり竜、トクロ、り信号φ１がＨレベルＯた
め、トランジスタＱ寓 −Ｑマは導通してお〕、ノード
Ｎ１５Ｎ４はＬレベルである。また、トランジスタＱ４
ａＮｓがＬレベルなのでオフ、トランジスタＱｓＵ−φ
凰を受けているので第４であｐ％従ってノーｔＮＩは電
源電圧よりａやや低いがＨレベルになる（ｖｏが５ｖの
場合、ノードＮ！は約４．２ｖとなる）、ノードＮ３は
トランジスタＱ１・シよびＱｌｓのｒ−）に接続されて
いるのでトランジスタＱｎおよびＱｓｓはオンであ〕、
ノードＮ、および出力信号φ慕はＬレベルである。なお
ノ−ドＮ８はトランジスタＱｌがオンすることでノー４
Ｎ、Ｏ電位よシ低い電位ＯＨレベル（ｖｃｅ＝５ｖの場
合、約３．６Ｖ）ｔてチャーシア、プされる。リ−に、
トクロック信号φ藤がＬレベルになればアクティブ期間
に入る０次いて入力信号φ、がＨレベルになると、トラ
ンジスタＱ＠（Ｄゲート・ドレイン間容量でノードＮ、
がｖｅｅ以上にブーストされトランジスタＱ−がオンに
なり、ノードＮ４はＨレベルにチャージアップされる。
この稜ノードＮ、かや中遅れてＬレベルになると、トラ
ンシス／Ｑ！１がオフして、ノードＮ、がチャーシア。
ンシス／Ｑ！１がオフして、ノードＮ、がチャーシア。
グされてくる・するとトランジスタＱ−とＱ［株］によ
る正帰還でノードＮ４がますますブーストされて、トラ
ンジスタＱｌｌはただちに飽和してオンする。かくして
、正常動作時には入力信号φムに応じて出力信号φ１０
Ｈレベルが第７図に点線で示す如く得られる。
る正帰還でノードＮ４がますますブーストされて、トラ
ンジスタＱｌｌはただちに飽和してオンする。かくして
、正常動作時には入力信号φムに応じて出力信号φ１０
Ｈレベルが第７図に点線で示す如く得られる。
しかしながら、前述０！ＩＩ！施例と同様に、アクティ
ブ期間ムにおける電源電圧がす令ｙ）期間ｉＢｃおける
電源電ａ−Ｖ、、よ）ΔＶだけ上昇したとする作を生じ
る。すなわち、電源電圧の上昇によシトランジスタＱｓ
ＯＪ”−トとノードＮ、間の電位差が）ツンジスタＱｓ
Ｃ）Ｌきい値電圧以上になると、入力信号φムＯ入力時
には、トランジスタＱｓはオン状態となってしまってい
る。このため、入力信号φムがトランジスタＱ・のドレ
インに印加されると、トランジス／ｑ・のｒ−）電荷は
トランシス／Ｑｌを介してノードＮ３にリークしてしま
い、第γＨＩＫ示すようにノードＮ、は殆んどツースト
されない、こＯ良めトランジスタＱ・は充分にオンにな
らず、ノードＮ４に対するチャージアップが不充分な１
１．）ツンゾスタＱｉ拳ｅ Ｑｓｓがオン状態となる。
ブ期間ムにおける電源電圧がす令ｙ）期間ｉＢｃおける
電源電ａ−Ｖ、、よ）ΔＶだけ上昇したとする作を生じ
る。すなわち、電源電圧の上昇によシトランジスタＱｓ
ＯＪ”−トとノードＮ、間の電位差が）ツンジスタＱｓ
Ｃ）Ｌきい値電圧以上になると、入力信号φムＯ入力時
には、トランジスタＱｓはオン状態となってしまってい
る。このため、入力信号φムがトランジスタＱ・のドレ
インに印加されると、トランジス／ｑ・のｒ−）電荷は
トランシス／Ｑｌを介してノードＮ３にリークしてしま
い、第γＨＩＫ示すようにノードＮ、は殆んどツースト
されない、こＯ良めトランジスタＱ・は充分にオンにな
らず、ノードＮ４に対するチャージアップが不充分な１
１．）ツンゾスタＱｉ拳ｅ Ｑｓｓがオン状態となる。
この結果、ＭＯｓキャΔシ／ＱｌによるノードＮ４への
デースト効果が不充分となシ、従りてトランジスタＱｓ
１は充分にオン状態と杜ならないので、第７１Ｑｌに漬
、線で示す如く出力信号φＪＨ−レベルＫｔで立上がら
ず、誤動作となる。
デースト効果が不充分となシ、従りてトランジスタＱｓ
１は充分にオン状態と杜ならないので、第７１Ｑｌに漬
、線で示す如く出力信号φＪＨ−レベルＫｔで立上がら
ず、誤動作となる。
ζＯ訴動作を防ぐ良めには、＋ａｂ、第３図に示した定
電圧電源からＯ定電圧ｖｅｅをトランジスタＱｓの？−
）に印加すればよい、Ｖ ａ６ ’ｔＱｉのダートに印
加することによシ、トランシスＩＱｓのダートとノード
Ｎ、の関の電位差が入力信号φ１印加面にしきい値電圧
に達することはなく、ノードＮ、およびノードＮ４は充
分にデーメトされるので、出力信号φ１はＨレベルまで
立上がる。
電圧電源からＯ定電圧ｖｅｅをトランジスタＱｓの？−
）に印加すればよい、Ｖ ａ６ ’ｔＱｉのダートに印
加することによシ、トランシスＩＱｓのダートとノード
Ｎ、の関の電位差が入力信号φ１印加面にしきい値電圧
に達することはなく、ノードＮ、およびノードＮ４は充
分にデーメトされるので、出力信号φ１はＨレベルまで
立上がる。
以上の説明から明らかなように、本発１ｊｌｌによ）リ
−ｋｙ）期間に大容量コンデンサを充電し、仁のコンテ
ン１０充電電圧をアクティブ期間における電源電圧とし
て用いる定電圧電源がＸＣ内部に集積化され友ので、Ｍ
Ｏ８ダイナミック回路においてり七ット期間とアクティ
ブ期間の電源電圧の変動による誤動作は防止される。
−ｋｙ）期間に大容量コンデンサを充電し、仁のコンテ
ン１０充電電圧をアクティブ期間における電源電圧とし
て用いる定電圧電源がＸＣ内部に集積化され友ので、Ｍ
Ｏ８ダイナミック回路においてり七ット期間とアクティ
ブ期間の電源電圧の変動による誤動作は防止される。
なお、前述の実施例では定電圧電源をそれぞれの回路の
特定の箇所に接続したが、ＭＯ８メイナ建、り回路内で
電源電圧変動の影響を受は易い任意の所望の箇所に接続
してもよい。ｔた本発明による定電圧電源は前述０１）
２ンジスタ・１キャパシタ形式のＩイナ（ｙりＲＡＭや
〆イナミ、り・クロック発生回路に限らず、任意のＭＯ
８〆イナミ。
特定の箇所に接続したが、ＭＯ８メイナ建、り回路内で
電源電圧変動の影響を受は易い任意の所望の箇所に接続
してもよい。ｔた本発明による定電圧電源は前述０１）
２ンジスタ・１キャパシタ形式のＩイナ（ｙりＲＡＭや
〆イナミ、り・クロック発生回路に限らず、任意のＭＯ
８〆イナミ。
り回路に適用され得る二更に、定電圧電源はｌＥ３図に
示したものに限定されるものではなく、集積化が可能な
任意の形式が用いられ得る。
示したものに限定されるものではなく、集積化が可能な
任意の形式が用いられ得る。
第１図は本発明の第１０実施例を説明するための１トツ
ンジスタ・ｌ呼ヤパシタ・セル形式の〆イナン、りｍｏ
＊部回路図、第２図ム〜Ｃは第１図の回路の動作１２明
用波形図、第３図は本発明による定電圧電源の１実施例
を示す回路図、絡４図は本発明の第２０実施例を説明す
るためＯメイナｔ、りＩＩＡＭ０１１部回路図、第Ｓ図
は第４図の回路の動作Ｉ！明明渡波形図第６図は本発明
の第３の実施例をＩｌ明するためのダイナミック・クロ
ック尭生回艶０１例を示す回路図、そして第７図ム。 ｎは第５ＷＡＯ回ＩＩＯ動作説明用波形図である。 ｌ・・・センスアンプ、２−・・メ篭リセル、３−・・
〆さ一セル、４−・・〆ミーセル ５ ｏｓｓアタティ
ブプルア、プ回路、６−・・アクティププルア、プ回路
駆動用り賢ツク信号発生回路、Ｑ・・・大容量ＭＯ８キ
ャΔシム ＊、−・・シセットク゛ロック信号、ＢＬ・
・・ビット線、ＢＬ・・・ビット線、ＤＷＬｌ、 Ｄ％
ＶＬ童・・・〆き一ワード線、ＷＬ・・・ワード線、■
ｃｃ・・・電源線、Ｖ工・・・定電圧電源・ 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 昭和ｂ７年１０月６日 特許庁長官 若杉和夫 殿 １、事件の表示 昭和５６年 特許願 第１３５５８５号２、発明の名
称 ＭＯＳダイナミック回路 ３、補正をする者 事件との関係 特許出願人 名称（５２２）富士通株式会社 ４、代理人 ５、補正の対象 （１）明細書の「特許請求の範囲」の欄（２）明細書の
「発明の詳細な説明」Ｏ欄６、補正の内容 （１）明細書の特許請求の範囲の欄を別紙の通り補正す
る。 （２）明細書第２頁第２０行から第３頁第３行のｒＭＯ
ｓダイナミック回路内で・・・・・・・・・にある。」
を次の通り補正する。 １回路内の各節点を所定の電圧値に充電または放電する
リセット期間と入力信号に応じた動作を行なうアクティ
ブ期間を有するＭＯＳダイナミック回路に於いて、該リ
セ・ット期間に供給される電圧を保持する電圧保持回路
を設け、該電圧保持回路に保持された電圧が該アクティ
ブ期間に電源電圧として供給される様にしたことを特徴
とするＭＯＳダイナ２ツク回路にある。」 （３）明細書第１頁第１９行、嬉１１］［８１４行、第
２１頁第１４行および第１８行、および第２２頁第１行
の「定電圧電源」をｒ電圧保持回路」と補正する。 ７．添付書類の目録 （１）補正特許請求の範囲 １通２、特許請
求の範囲 ＭＯＳダイデミツク回路。 記載のＭＯＳダイナミック回路。
ンジスタ・ｌ呼ヤパシタ・セル形式の〆イナン、りｍｏ
＊部回路図、第２図ム〜Ｃは第１図の回路の動作１２明
用波形図、第３図は本発明による定電圧電源の１実施例
を示す回路図、絡４図は本発明の第２０実施例を説明す
るためＯメイナｔ、りＩＩＡＭ０１１部回路図、第Ｓ図
は第４図の回路の動作Ｉ！明明渡波形図第６図は本発明
の第３の実施例をＩｌ明するためのダイナミック・クロ
ック尭生回艶０１例を示す回路図、そして第７図ム。 ｎは第５ＷＡＯ回ＩＩＯ動作説明用波形図である。 ｌ・・・センスアンプ、２−・・メ篭リセル、３−・・
〆さ一セル、４−・・〆ミーセル ５ ｏｓｓアタティ
ブプルア、プ回路、６−・・アクティププルア、プ回路
駆動用り賢ツク信号発生回路、Ｑ・・・大容量ＭＯ８キ
ャΔシム ＊、−・・シセットク゛ロック信号、ＢＬ・
・・ビット線、ＢＬ・・・ビット線、ＤＷＬｌ、 Ｄ％
ＶＬ童・・・〆き一ワード線、ＷＬ・・・ワード線、■
ｃｃ・・・電源線、Ｖ工・・・定電圧電源・ 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 昭和ｂ７年１０月６日 特許庁長官 若杉和夫 殿 １、事件の表示 昭和５６年 特許願 第１３５５８５号２、発明の名
称 ＭＯＳダイナミック回路 ３、補正をする者 事件との関係 特許出願人 名称（５２２）富士通株式会社 ４、代理人 ５、補正の対象 （１）明細書の「特許請求の範囲」の欄（２）明細書の
「発明の詳細な説明」Ｏ欄６、補正の内容 （１）明細書の特許請求の範囲の欄を別紙の通り補正す
る。 （２）明細書第２頁第２０行から第３頁第３行のｒＭＯ
ｓダイナミック回路内で・・・・・・・・・にある。」
を次の通り補正する。 １回路内の各節点を所定の電圧値に充電または放電する
リセット期間と入力信号に応じた動作を行なうアクティ
ブ期間を有するＭＯＳダイナミック回路に於いて、該リ
セ・ット期間に供給される電圧を保持する電圧保持回路
を設け、該電圧保持回路に保持された電圧が該アクティ
ブ期間に電源電圧として供給される様にしたことを特徴
とするＭＯＳダイナ２ツク回路にある。」 （３）明細書第１頁第１９行、嬉１１］［８１４行、第
２１頁第１４行および第１８行、および第２２頁第１行
の「定電圧電源」をｒ電圧保持回路」と補正する。 ７．添付書類の目録 （１）補正特許請求の範囲 １通２、特許請
求の範囲 ＭＯＳダイデミツク回路。 記載のＭＯＳダイナミック回路。
Claims (1)
- 【特許請求の範囲】 １、 ＭＯ８ダイナミ、り回路において、＃ＭＯ＆ダ
イナン、タ回路内で電源電圧変動の影響を受は易い所望
の箇所に接続され集積化された定電圧電源を具備するこ
とを％黴とするＭＯ８／イナミ、り回路。 ２、皺定電圧電源は、該ＭＯ８ダイナｉｙり回路の各動
作期間よシ充分長い放電時間を有するコンデンサを具備
し、骸動作期間前のリセット期間に該コンデンサに蓄積
された電荷を皺動作期間中に皺定電圧電源用として使用
するようにし九ことを特徴とする特許請求ＣＯ＠囲第１
項記載０ＭＯ８／イナＺ、り回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56135585A JPS5837896A (ja) | 1981-08-31 | 1981-08-31 | Ｍｏｓダイナミック回路 |
| DE8282304572T DE3280016D1 (en) | 1981-08-31 | 1982-08-31 | A mis transistor circuit including a voltage holding circuit |
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