JPS6333239B2 - - Google Patents
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- Publication number
- JPS6333239B2 JPS6333239B2 JP56162255A JP16225581A JPS6333239B2 JP S6333239 B2 JPS6333239 B2 JP S6333239B2 JP 56162255 A JP56162255 A JP 56162255A JP 16225581 A JP16225581 A JP 16225581A JP S6333239 B2 JPS6333239 B2 JP S6333239B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- bit line
- memory
- memory cell
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明は、MOS型電界効果トランジスタ
（以下においてはMOSTと略記する）を用いた
MOS型記憶回路に関するものである。
（以下においてはMOSTと略記する）を用いた
MOS型記憶回路に関するものである。
現在、ダイナミツクMOSRAMは5V単一電源
化に統一されつつある。5V単一電源になると、
電源電圧が従来の16KダイナミツクMOSRAMの
12Vに比べて小さくなり、ソフトエラーに対して
非常に弱くなるため、種々の対策が必要となつて
きた。このため、メモリセルにVcc電圧を書き込
むためのリチヤージ回路を用いることが一般的と
なつてきている。センスアンプが動作したとき、
“Ｈ”になるべき側のビツト線はロス電流のため、
電位の低下を起こすので、この電位を上記リチヤ
ージ回路によつて再びVccに充電し、メモリセル
へ再書き込みするものである。リチヤージ回路を
用いると、ワード線を昇圧してメモリセルの閾値
電圧（VthM）と電源電圧との和以上の値にする必
要がある。第１図にセンスアンプ回路、リチヤー
ジ回路、メモリセル及びダミーセルの従来の配置
構成を示す。各メモリセルはメモリ容量と
MOSTからなり、同様に各ダミーセルはダミー
容量とMOSTからなる。図示しないが、ダミー
セルのMOSTのゲートに接続されるダミーワー
ド線が設けられており、センス回路に対して右ま
たは左側の一方にあるメモリセルがデコーダ回路
によつて選択された時、他方にあるダミーセルが
ダミーワード線によつて選択される。
化に統一されつつある。5V単一電源になると、
電源電圧が従来の16KダイナミツクMOSRAMの
12Vに比べて小さくなり、ソフトエラーに対して
非常に弱くなるため、種々の対策が必要となつて
きた。このため、メモリセルにVcc電圧を書き込
むためのリチヤージ回路を用いることが一般的と
なつてきている。センスアンプが動作したとき、
“Ｈ”になるべき側のビツト線はロス電流のため、
電位の低下を起こすので、この電位を上記リチヤ
ージ回路によつて再びVccに充電し、メモリセル
へ再書き込みするものである。リチヤージ回路を
用いると、ワード線を昇圧してメモリセルの閾値
電圧（VthM）と電源電圧との和以上の値にする必
要がある。第１図にセンスアンプ回路、リチヤー
ジ回路、メモリセル及びダミーセルの従来の配置
構成を示す。各メモリセルはメモリ容量と
MOSTからなり、同様に各ダミーセルはダミー
容量とMOSTからなる。図示しないが、ダミー
セルのMOSTのゲートに接続されるダミーワー
ド線が設けられており、センス回路に対して右ま
たは左側の一方にあるメモリセルがデコーダ回路
によつて選択された時、他方にあるダミーセルが
ダミーワード線によつて選択される。
次に第２図を用いて第１図回路の動作を説明す
る。φ1，φ2の信号によつて、信号RXを発生させ
る。RX信号は、デコーダ回路によつて制御され
るMOST QDを通してワード線WLへ信号を伝達
しメモリセルのQ1やQ2をオンさせる。また、RX
信号を遅延させた信号により、容量C1を用いて
RXを昇圧させている。このようにRX信号を昇
圧させる方法は、WLの電位を昇圧させられるの
で、メモリセルのＡ点やＢ点に蓄積されていた電
位をビツト線BL，に十分伝達でき、センスア
ンプを安定に動作できるばかりでなく、ソフトエ
ラーに対しても強くすることができる。また、ダ
ミーセルにもRX信号は伝達される。従つて、
RX信号の昇圧は低電圧（5V）を用いたダイナミ
ツクRAMでは一般的な技術になつてきている。
る。φ1，φ2の信号によつて、信号RXを発生させ
る。RX信号は、デコーダ回路によつて制御され
るMOST QDを通してワード線WLへ信号を伝達
しメモリセルのQ1やQ2をオンさせる。また、RX
信号を遅延させた信号により、容量C1を用いて
RXを昇圧させている。このようにRX信号を昇
圧させる方法は、WLの電位を昇圧させられるの
で、メモリセルのＡ点やＢ点に蓄積されていた電
位をビツト線BL，に十分伝達でき、センスア
ンプを安定に動作できるばかりでなく、ソフトエ
ラーに対しても強くすることができる。また、ダ
ミーセルにもRX信号は伝達される。従つて、
RX信号の昇圧は低電圧（5V）を用いたダイナミ
ツクRAMでは一般的な技術になつてきている。
BL，をVccにプリチヤージする回路例では、
ワード線WLが立ち上がると、“Ｌ”が記憶され
ていた被選択メモリセルが接続されたビツト線
BL，や被選択ダミーセルが接続されたビツト
線は電位が下降し始める。そして、RX（WL）が
昇圧されると更にメモリセルやダミーセルからの
読み出し電圧が大きくなるため、下降する。この
後、センスアンプが動作し、“Ｌ”が記憶されて
いた被選択メモリセルが接続されたビツト線や、
被選択ダミーセルが接続されたビツト線はGND
（接地）レベルに下降する。“Ｈ”が記憶されてい
た被選択メモリセルが接続されたビツト線や、被
選択ダミーセルが接続されたビツト線は、センス
アンプが動作する以前より若干電圧レベルは下降
するが高い電圧レベルを維持する。その後、リチ
ヤージ回路が活性化すると、高い電圧レベルを維
持しているビツト線側は、より高い電圧レベル
（電源電圧）に達し、メモリセルやダミーセルに
も電源電圧に等しい電圧レベルを再書き込みでき
る。メモリセルに電源電圧（Vcc）が再書き込み
されるので、WLが昇圧されて（Vcc＋VthM）に
なつても“Ｈ”が記憶されていた被選択メモリセ
ルが接続されたビツト線の電位は下降しない。
ワード線WLが立ち上がると、“Ｌ”が記憶され
ていた被選択メモリセルが接続されたビツト線
BL，や被選択ダミーセルが接続されたビツト
線は電位が下降し始める。そして、RX（WL）が
昇圧されると更にメモリセルやダミーセルからの
読み出し電圧が大きくなるため、下降する。この
後、センスアンプが動作し、“Ｌ”が記憶されて
いた被選択メモリセルが接続されたビツト線や、
被選択ダミーセルが接続されたビツト線はGND
（接地）レベルに下降する。“Ｈ”が記憶されてい
た被選択メモリセルが接続されたビツト線や、被
選択ダミーセルが接続されたビツト線は、センス
アンプが動作する以前より若干電圧レベルは下降
するが高い電圧レベルを維持する。その後、リチ
ヤージ回路が活性化すると、高い電圧レベルを維
持しているビツト線側は、より高い電圧レベル
（電源電圧）に達し、メモリセルやダミーセルに
も電源電圧に等しい電圧レベルを再書き込みでき
る。メモリセルに電源電圧（Vcc）が再書き込み
されるので、WLが昇圧されて（Vcc＋VthM）に
なつても“Ｈ”が記憶されていた被選択メモリセ
ルが接続されたビツト線の電位は下降しない。
しかし、パターンレイアウトやチツプサイズの
制限からリチヤージ回路を設けられないチツプを
設計しなければならない場合が生じる。この場合
のタイミング図を第３図に示す。
制限からリチヤージ回路を設けられないチツプを
設計しなければならない場合が生じる。この場合
のタイミング図を第３図に示す。
このとき、高い電圧レベルを維持しているビツ
ト線側はVccレベルではないので、メモリセルへ
の再書き込みもこの電位となる。この値をVMと
する。この場合、RXを立ち上げ、昇圧したとき
にRX（WL）が（VM＋VthM）以上に昇圧されて
しまうと、Q1やQ2がオンし、Vccがプリチヤージ
されていたビツト線電位に下げることになる。し
かも、この下降は“Ｈ”を記憶していたメモリセ
ルを選択した場合に発生するため、“Ｈ”を読み
出すためのセンスアンプの動作マージンや、ソフ
トエラーに対して弱くなる。
ト線側はVccレベルではないので、メモリセルへ
の再書き込みもこの電位となる。この値をVMと
する。この場合、RXを立ち上げ、昇圧したとき
にRX（WL）が（VM＋VthM）以上に昇圧されて
しまうと、Q1やQ2がオンし、Vccがプリチヤージ
されていたビツト線電位に下げることになる。し
かも、この下降は“Ｈ”を記憶していたメモリセ
ルを選択した場合に発生するため、“Ｈ”を読み
出すためのセンスアンプの動作マージンや、ソフ
トエラーに対して弱くなる。
この結果、リチヤージ回路を設けない設計にお
いて、RX（WL）の必要以上の昇圧は、動作マー
ジンを低下させる可能性がある。
いて、RX（WL）の必要以上の昇圧は、動作マー
ジンを低下させる可能性がある。
本発明は、この様にRX（WL）を昇圧させた場
合に発生する不合理を除去し、リチヤージ回路を
有しない場合でもセンスアンプを安定動作させ、
ソフトエラーに対して強くできる回路を提供する
ものである。
合に発生する不合理を除去し、リチヤージ回路を
有しない場合でもセンスアンプを安定動作させ、
ソフトエラーに対して強くできる回路を提供する
ものである。
本発明を第４図、第５図を用いて説明する。本
発明の主眼点はRX（WL）の必要以上の昇圧を避
けることである。RX（WL）が立ち上がり、デコ
ーダ回路によつて選択されたWLやダミーワール
ド線（図示せず）によつてメモリセルのQ1やQ2、
またダミーセルのMOST（図示せず）がオンし、
BL，の電位がメモリセルの記憶電位によつて
変化する。更に、RX（WL）が昇圧されるとBL，
BLの電位変化が大きくなり、よりセンスアンプ
の安定動作が期待できる様になる。ここで、RX
（WL）が必要以上に昇圧されると従来の回路例
で説明した現象が発生するため、本発明ではQ5
のMOSTを挿入している。このMOSTは、クラ
ンプ回路として動作し、Q5のMOSTの閾値電圧
とVccとの和以上にRXが昇圧すると、Q5がオン
し昇圧された電位をVccへ逃がす働きをするため、
（Vcc＋Vthc）（VthcはQ5の閾値電圧）以上にRX
（WL）を昇圧できなくなる。しかし、RX（WL）
は一定値まで昇圧できるので、ビツト線電位は変
化し、RX（WL）を昇圧しない場合に比べて、よ
り大きな読み出し電圧を得ることができる。その
後、センスアンプが動作し、BL，は高い電位
を維持する側とGNDレベルに下降する側に分か
れる。リチヤージ回路がない場合、高い電位を維
持する側のビツト線はVccレベルより下降するの
で、この値をVMとすると、次の関係式を満足す
るとき、Q5のMOSTの役割が果たせたことにな
る。
発明の主眼点はRX（WL）の必要以上の昇圧を避
けることである。RX（WL）が立ち上がり、デコ
ーダ回路によつて選択されたWLやダミーワール
ド線（図示せず）によつてメモリセルのQ1やQ2、
またダミーセルのMOST（図示せず）がオンし、
BL，の電位がメモリセルの記憶電位によつて
変化する。更に、RX（WL）が昇圧されるとBL，
BLの電位変化が大きくなり、よりセンスアンプ
の安定動作が期待できる様になる。ここで、RX
（WL）が必要以上に昇圧されると従来の回路例
で説明した現象が発生するため、本発明ではQ5
のMOSTを挿入している。このMOSTは、クラ
ンプ回路として動作し、Q5のMOSTの閾値電圧
とVccとの和以上にRXが昇圧すると、Q5がオン
し昇圧された電位をVccへ逃がす働きをするため、
（Vcc＋Vthc）（VthcはQ5の閾値電圧）以上にRX
（WL）を昇圧できなくなる。しかし、RX（WL）
は一定値まで昇圧できるので、ビツト線電位は変
化し、RX（WL）を昇圧しない場合に比べて、よ
り大きな読み出し電圧を得ることができる。その
後、センスアンプが動作し、BL，は高い電位
を維持する側とGNDレベルに下降する側に分か
れる。リチヤージ回路がない場合、高い電位を維
持する側のビツト線はVccレベルより下降するの
で、この値をVMとすると、次の関係式を満足す
るとき、Q5のMOSTの役割が果たせたことにな
る。
（Vcc＋Vthc）−VM＜VthM ………(1)
従つて、Q5のMOSTの閾値電圧は(1)式を満足
するVthcに設定する必要がある。
するVthcに設定する必要がある。
尚、本発明の特徴は、昇圧回路にクランプ回路
を設け、昇圧電位に制限を与えることであるから
Q5のMOSTのゲート電位は他の基準電圧発生回
路を用いた基準電位であつても良いことは言うま
でもない。
を設け、昇圧電位に制限を与えることであるから
Q5のMOSTのゲート電位は他の基準電圧発生回
路を用いた基準電位であつても良いことは言うま
でもない。
また、Q5のMOSTの閾値電圧の選択によつて、
クランプ電圧を制御できることがわかる。例えば
Q3のMOSTと同一の閾値電圧を用いたときには、
約1.0Vの昇圧が許されるが、更に0.5V高い閾値
電圧を用いると約1.5Vの昇圧が許される。具体
例での閾値電圧の関係を例示すると、Q1，Q2の
閾値電圧＞Q5の閾値電圧＞Q3の閾値電圧となる。
クランプ電圧を制御できることがわかる。例えば
Q3のMOSTと同一の閾値電圧を用いたときには、
約1.0Vの昇圧が許されるが、更に0.5V高い閾値
電圧を用いると約1.5Vの昇圧が許される。具体
例での閾値電圧の関係を例示すると、Q1，Q2の
閾値電圧＞Q5の閾値電圧＞Q3の閾値電圧となる。
第１図は従来の記憶回路を示す図、第２図及び
第３図は従来の記憶回路を説明するためのタイミ
ングチヤート、第４図は本発明の一実施例による
記憶回路を示す図、第５図は第４図回路を説明す
るためのタイミングチヤートである。 図中、φ1，φ2はクロツク信号、C1は容量、Q1，
Q2，Q3，Q4，Q5，QDはMOSTである。
第３図は従来の記憶回路を説明するためのタイミ
ングチヤート、第４図は本発明の一実施例による
記憶回路を示す図、第５図は第４図回路を説明す
るためのタイミングチヤートである。 図中、φ1，φ2はクロツク信号、C1は容量、Q1，
Q2，Q3，Q4，Q5，QDはMOSTである。
Claims (1)
- 【特許請求の範囲】 １ 第１及び第２のビツト線、上記第１のビツド
線に接続されメモリ容量とMOSトランジスタか
らなる第１のメモリセル、上記第１のビツト線に
接続されたダミーセル、上記第２のビツト線に接
続されメモリ容量とMOSトランジスタからなる
第２のメモリセル、上記第２のビツト線に接続さ
れた第２のダミーセル、上記第１及び第２のメモ
リセルの各MOSトランジスタのゲートに接続さ
れた複数のワード線、上記複数のワード線の中の
１つを選択的に駆動するデコーダ回路、上記各ワ
ード数に電源電圧以上の昇圧電圧を供給する昇圧
回路、上記第１及び第２のビツト線に接続され選
択されたワード線に接続されたメモリセルからの
読出し電位とダミーセルからの読出し電位とを比
較増巾するセンス回路、上記各ワード線に与えら
れる昇圧電圧を所定値に制限するクランプ回路を
備えた半導体記憶回路。 ２ クランプ回路としてドレインが電源電圧に接
続され、ゲート及びソースが各ワード線に接続さ
れたMOSトランジスタを用いたことを特徴とす
る特許請求の範囲第１項記載の半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56162255A JPS5862895A (ja) | 1981-10-12 | 1981-10-12 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56162255A JPS5862895A (ja) | 1981-10-12 | 1981-10-12 | 半導体記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5862895A JPS5862895A (ja) | 1983-04-14 |
| JPS6333239B2 true JPS6333239B2 (ja) | 1988-07-04 |
Family
ID=15750950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56162255A Granted JPS5862895A (ja) | 1981-10-12 | 1981-10-12 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5862895A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0812754B2 (ja) * | 1990-08-20 | 1996-02-07 | 富士通株式会社 | 昇圧回路 |
| JPH07111826B2 (ja) * | 1990-09-12 | 1995-11-29 | 株式会社東芝 | 半導体記憶装置 |
-
1981
- 1981-10-12 JP JP56162255A patent/JPS5862895A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5862895A (ja) | 1983-04-14 |
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