JPS5862895A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
- Publication number
- JPS5862895A JPS5862895A JP56162255A JP16225581A JPS5862895A JP S5862895 A JPS5862895 A JP S5862895A JP 56162255 A JP56162255 A JP 56162255A JP 16225581 A JP16225581 A JP 16225581A JP S5862895 A JPS5862895 A JP S5862895A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- boosted
- voltage
- vcc
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ＭＯ８型罐界効米トランジスタ（以下にお
いてはＭＯ８Ｔと略記する）を用いたＭＯ８型記憶回路
に関するものである。
いてはＭＯ８Ｔと略記する）を用いたＭＯ８型記憶回路
に関するものである。
現在、ダイナミック・ＭＯ８ＲＡＭは５ｖ単一１！ｌ！
源化に統一されつつある。５ｖ単一電源になると、−源
電圧が従来の１６にダイナミックＭＯＳ ＲＡ Ｍの１
２Ｖに比べて小さくなり、ソ７トエ２−に対して非常に
弱くなるため、檎々の対策が必要となってきた。
源化に統一されつつある。５ｖ単一電源になると、−源
電圧が従来の１６にダイナミックＭＯＳ ＲＡ Ｍの１
２Ｖに比べて小さくなり、ソ７トエ２−に対して非常に
弱くなるため、檎々の対策が必要となってきた。
このため、メモリセルにＶｃｃ電圧を書き込むためのり
チャージ回路を用いることが一般的となってきている。
チャージ回路を用いることが一般的となってきている。
セ／スア／グが動作したとき、・・□・・になるべき偶
のビット線はロス電流のため、電位の低下を起こすので
、この電位を上記リチャージ回路によって再びＶａａに
充電し、メモリセルへ再沓き込みするものである。リチ
ャージ回路を用いると、ワード線を昇圧してメモリセル
のｌ１１ｉ［電圧（ＶｔｈＭ）と電源電圧との和以上の
値にする必要がある。第１図にセノスアンプ回路、リチ
ャージ回路。
のビット線はロス電流のため、電位の低下を起こすので
、この電位を上記リチャージ回路によって再びＶａａに
充電し、メモリセルへ再沓き込みするものである。リチ
ャージ回路を用いると、ワード線を昇圧してメモリセル
のｌ１１ｉ［電圧（ＶｔｈＭ）と電源電圧との和以上の
値にする必要がある。第１図にセノスアンプ回路、リチ
ャージ回路。
メモリセル及びダミーセルの従来の配置溝＃ｆｃをホす
。各メモリセルはメモリｇ＊とＭＯ８Ｔからなり、同様
に各ダミーセルはグミー谷蓋とＭＯ８Ｔからなる。図示
しないが、ダミーセルのＭＯ８Ｔのゲートに接続される
ダミーワード線が設けられており、センス回路に対して
右または左側の一方にあるメモリセルがデコーダ回路に
よって選択された時、他方にあるダミーセルがダミーワ
ード線によって選択される。
。各メモリセルはメモリｇ＊とＭＯ８Ｔからなり、同様
に各ダミーセルはグミー谷蓋とＭＯ８Ｔからなる。図示
しないが、ダミーセルのＭＯ８Ｔのゲートに接続される
ダミーワード線が設けられており、センス回路に対して
右または左側の一方にあるメモリセルがデコーダ回路に
よって選択された時、他方にあるダミーセルがダミーワ
ード線によって選択される。
次に第２図を用いて第１図回路の動作を説明する。φｌ
、φ２の信号によって、信号ＲＸを発生させる。ＲＸ信
号は、デコーダ回路によって制御されるＭＯ８Ｔ ＣＬ
Ｄを通してワード１Ｉ（ＷＬ）へ信号を伝達しメモリセ
ルのＱｌやＱ２をオンさせる。また、ＲＸ信号を遅延さ
せた信号により、容１１ＩＣ１を用いてＲＸを昇圧させ
ている。このようにＲＸ信号を昇圧させる方法は、ＷＬ
の電位を昇圧させられるので、メモリセルのム点やＢ点
に蓄積されていた電位をビット１ｉＢＬ、ＢＬに十分伝
達でき、センスアンプを安定に動作できるばかりでなく
、ソフトエラーに対しても強くすることができる。また
、ダミーセルにもＲＸ信号は伝達される。従って、ＲＸ
信号の昇圧は低電圧（５ｖ）を用いたダイナミックＲＡ
Ｍでは一般的な技術になってきている。
、φ２の信号によって、信号ＲＸを発生させる。ＲＸ信
号は、デコーダ回路によって制御されるＭＯ８Ｔ ＣＬ
Ｄを通してワード１Ｉ（ＷＬ）へ信号を伝達しメモリセ
ルのＱｌやＱ２をオンさせる。また、ＲＸ信号を遅延さ
せた信号により、容１１ＩＣ１を用いてＲＸを昇圧させ
ている。このようにＲＸ信号を昇圧させる方法は、ＷＬ
の電位を昇圧させられるので、メモリセルのム点やＢ点
に蓄積されていた電位をビット１ｉＢＬ、ＢＬに十分伝
達でき、センスアンプを安定に動作できるばかりでなく
、ソフトエラーに対しても強くすることができる。また
、ダミーセルにもＲＸ信号は伝達される。従って、ＲＸ
信号の昇圧は低電圧（５ｖ）を用いたダイナミックＲＡ
Ｍでは一般的な技術になってきている。
ＢＬ、ＢｌをＶｃｃにプリチャージする回路例では、ワ
ード１ｉＷＬが立ち上がると、ＩＩ Ｌ １１が記憶さ
れていた被選択メモリセルが接続されたビット線（ＢＬ
。
ード１ｉＷＬが立ち上がると、ＩＩ Ｌ １１が記憶さ
れていた被選択メモリセルが接続されたビット線（ＢＬ
。
ＢＬ ）や被選択ダミーセルが接続されたビット娠は電
位が下降し始める。そして、ＲＸ （ＷＬ）が昇圧され
ると更にメモリセルやダミーセルからの続み出し電圧が
大きくなるため、下降する。この後、センスアンプが動
作し ＩＩ Ｌ ＩＩが記憶されていた被選択メモリセ
ルが接続されたビット線や、被選択ダミーセルが接続き
れたビット線はＧＮＤ （接地）レベルに下降する。Ｉ
ＩＨ＋１が記憶されていた被選択メモリセ々が接続され
たビット線や、被選択ダミーセルが接続されたビット線
は、センスアンプが動作すｇ以前より若干電圧レベルは
下降するが高い電圧レベルを維持する。その後、リチャ
ージ回路が活性化すると、高い電圧レベルを維持してい
るビット線側は、より高い電圧レベル（電源電圧）に達
し、メモリセルやダミーセルにも電源電圧に等しい電圧
レベルを再書き込みできる。メモリセルに電源電圧（Ｖ
ｃ ｃ ）が再書き込みされるので、乳が昇圧されて（
Ｖｃｃ ＋ ｖ蓼）以上になっても”Ｈｌが記憶されて
いた被選択メモリセルが接続されたビット線の電位は下
降しない。
位が下降し始める。そして、ＲＸ （ＷＬ）が昇圧され
ると更にメモリセルやダミーセルからの続み出し電圧が
大きくなるため、下降する。この後、センスアンプが動
作し ＩＩ Ｌ ＩＩが記憶されていた被選択メモリセ
ルが接続されたビット線や、被選択ダミーセルが接続き
れたビット線はＧＮＤ （接地）レベルに下降する。Ｉ
ＩＨ＋１が記憶されていた被選択メモリセ々が接続され
たビット線や、被選択ダミーセルが接続されたビット線
は、センスアンプが動作すｇ以前より若干電圧レベルは
下降するが高い電圧レベルを維持する。その後、リチャ
ージ回路が活性化すると、高い電圧レベルを維持してい
るビット線側は、より高い電圧レベル（電源電圧）に達
し、メモリセルやダミーセルにも電源電圧に等しい電圧
レベルを再書き込みできる。メモリセルに電源電圧（Ｖ
ｃ ｃ ）が再書き込みされるので、乳が昇圧されて（
Ｖｃｃ ＋ ｖ蓼）以上になっても”Ｈｌが記憶されて
いた被選択メモリセルが接続されたビット線の電位は下
降しない。
しかし、バター／レイアウトやチップサイズの制限から
りチャージ回路を設けられないチップを設計しなければ
ならない場合が生じる。この場合のタイミング図を第３
図に示す。
りチャージ回路を設けられないチップを設計しなければ
ならない場合が生じる。この場合のタイミング図を第３
図に示す。
このとき、−い磁圧レベルを維持しているビット線側は
ＶＱＱレベルではないので、メモリセルへの再書き込み
もこの一位となる。この値をｖＭとする。この場合、Ｒ
Ｘを立ち上げ、昇圧したときにＲＸ （ＷＬ）が（ＶＭ
＋Ｖｔｈｇ ）以上に昇圧されてしまうと％ Ｑｌや
Ｑｌｌがオンし、 Ｖａｃがプリチャージされていたビ
ット線電位に下げることになる。しかも。
ＶＱＱレベルではないので、メモリセルへの再書き込み
もこの一位となる。この値をｖＭとする。この場合、Ｒ
Ｘを立ち上げ、昇圧したときにＲＸ （ＷＬ）が（ＶＭ
＋Ｖｔｈｇ ）以上に昇圧されてしまうと％ Ｑｌや
Ｑｌｌがオンし、 Ｖａｃがプリチャージされていたビ
ット線電位に下げることになる。しかも。
この下降はＩＩＨ“を記憶していたメモリセルを選択し
た場合に発生するため、°′Ｈ゛を読み出すためのセン
スアンプの動作マージ／や、ソフトエラーに対して弱く
なる。
た場合に発生するため、°′Ｈ゛を読み出すためのセン
スアンプの動作マージ／や、ソフトエラーに対して弱く
なる。
この結果、リチャージ回路を設けない設計において、Ｒ
Ｘ （ＷＬ）の必要以上の昇圧は、動作マージ７を低下
させる可能性がある。
Ｘ （ＷＬ）の必要以上の昇圧は、動作マージ７を低下
させる可能性がある。
本発明は、この様にＲＸ （ＷＬ）を昇圧させた場合に
発生する不合理を除去し、リチャージ回路を有しない場
合でもセンスアンプを安定動作させ、ソフトエラーに対
して強くできる回路を提供するものである。
発生する不合理を除去し、リチャージ回路を有しない場
合でもセンスアンプを安定動作させ、ソフトエラーに対
して強くできる回路を提供するものである。
本発明を第４図、第５図を用いて説明する。本発明の主
眼点はＲＹ （ＷＬ）の必要以上の昇圧を避けることで
ある。ＲＸ （ＷＬ）が立ち上がり、デコーダＱｏ ｉ
ｌｌ ニよって選択されたＷＬやダミーワールド線（図
示ｔ ｆ ）によってメモリセルのＱｌやＱ２．ｉたダ
ミーセルのＭＯ８Ｔ （図示せず）がオンし、ＢＬ直の
電位がメモリセルの記憶電位によって変化する。更に、
ＲＸ （ＷＬ）が昇圧されるとＢＬ、ＢＬの電位変化が
太き（なり、よりセンスアンプの安定動作が期待できる
様になる。ここで、ＲＸ （ＷＬ）が必要以上に昇圧さ
れると従来の回路例で説明した現象が発生ずるため、本
発明ではＱｓのＭＯ８Ｔを挿入している。このＭＯ８Ｔ
は、クラップＬ！！ｌ路として動作シ、Ｑｌ５．（Ｑ
ＭＯ８Ｔ （７，） １！１１４Ｉ！電圧とＶｃｃとの
和以上にＲＸが昇圧すると、Ｑｓがオンし昇圧された電
位をｖｃｃへ逃がす働きをするため、（Ｖｃｃ ＋ ｖ
ｔｈｃ ） （ＶｔｈｃはＱｓの閾値電圧）以上にＲＸ
（ＷＬ）を昇圧できｆｌ （ｆｉる。しかし、ＲＸ
（ＷＬ）は一定値まで昇圧できるので、ビット線峨位は
変化し、ＲＸ （ｗＬ）を昇圧しない場合に比べて、よ
り大きな読を出し電圧を得ることができる。その後、セ
ンスアンプが動作し、ＢＬ、 ＢＬは高い電位を維持す
る冑とＧＮＤレベルに下降する側に分かれる。リチャー
ジ回路がない場合、高い電位を維持する側のビット線は
Ｖｃｃレベルより下降するので、この値をＶＭとすると
、次の関係式を満足するとき、ＱｓのＭＯ８Ｔの役割が
果たせたことにな′る。
眼点はＲＹ （ＷＬ）の必要以上の昇圧を避けることで
ある。ＲＸ （ＷＬ）が立ち上がり、デコーダＱｏ ｉ
ｌｌ ニよって選択されたＷＬやダミーワールド線（図
示ｔ ｆ ）によってメモリセルのＱｌやＱ２．ｉたダ
ミーセルのＭＯ８Ｔ （図示せず）がオンし、ＢＬ直の
電位がメモリセルの記憶電位によって変化する。更に、
ＲＸ （ＷＬ）が昇圧されるとＢＬ、ＢＬの電位変化が
太き（なり、よりセンスアンプの安定動作が期待できる
様になる。ここで、ＲＸ （ＷＬ）が必要以上に昇圧さ
れると従来の回路例で説明した現象が発生ずるため、本
発明ではＱｓのＭＯ８Ｔを挿入している。このＭＯ８Ｔ
は、クラップＬ！！ｌ路として動作シ、Ｑｌ５．（Ｑ
ＭＯ８Ｔ （７，） １！１１４Ｉ！電圧とＶｃｃとの
和以上にＲＸが昇圧すると、Ｑｓがオンし昇圧された電
位をｖｃｃへ逃がす働きをするため、（Ｖｃｃ ＋ ｖ
ｔｈｃ ） （ＶｔｈｃはＱｓの閾値電圧）以上にＲＸ
（ＷＬ）を昇圧できｆｌ （ｆｉる。しかし、ＲＸ
（ＷＬ）は一定値まで昇圧できるので、ビット線峨位は
変化し、ＲＸ （ｗＬ）を昇圧しない場合に比べて、よ
り大きな読を出し電圧を得ることができる。その後、セ
ンスアンプが動作し、ＢＬ、 ＢＬは高い電位を維持す
る冑とＧＮＤレベルに下降する側に分かれる。リチャー
ジ回路がない場合、高い電位を維持する側のビット線は
Ｖｃｃレベルより下降するので、この値をＶＭとすると
、次の関係式を満足するとき、ＱｓのＭＯ８Ｔの役割が
果たせたことにな′る。
（Ｔｅａ ＋ ｖｔｈａ） −ＹＭ ＜ Ｖｔｈｍ
−Ｉｌｌ従って、Ｑ８のＭＯ８Ｔの閾値電圧は１
１１式を満足するｖｔｈｃ に設定する必要がある。
−Ｉｌｌ従って、Ｑ８のＭＯ８Ｔの閾値電圧は１
１１式を満足するｖｔｈｃ に設定する必要がある。
尚、本発明の特徴は、昇圧回路にクラップ”ｌ！！Ｉ
ｆＩ！１を設け、昇圧電位に制限を与えることであるか
らＱｓのＭＯ８Ｔのゲート電位は畑の基準電圧発生回路
を用いた基準電位であっても艮いことはどうまでもない
。
ｆＩ！１を設け、昇圧電位に制限を与えることであるか
らＱｓのＭＯ８Ｔのゲート電位は畑の基準電圧発生回路
を用いた基準電位であっても艮いことはどうまでもない
。
また、Ｑ’のＭＯ８Ｔの閾値電圧の選択によって、クラ
ップ電圧を制御できることがわかる。例えばＱａのハＳ
Ｔと同一の閾値電圧を用いたときには、約１ 、ＯＶの
昇圧が許されるが、史に０．５Ｖ高い閾値電圧を用いる
と約１．５ｖの昇圧が叶される。具体例での閾値電圧の
関係を例示すると、Ｑｌ、Ｑ２の閾値電圧）Ｑａの閾値
電圧＞Ｑ、３の閾値電圧となる。
ップ電圧を制御できることがわかる。例えばＱａのハＳ
Ｔと同一の閾値電圧を用いたときには、約１ 、ＯＶの
昇圧が許されるが、史に０．５Ｖ高い閾値電圧を用いる
と約１．５ｖの昇圧が叶される。具体例での閾値電圧の
関係を例示すると、Ｑｌ、Ｑ２の閾値電圧）Ｑａの閾値
電圧＞Ｑ、３の閾値電圧となる。
第１図は従来の記憶面路をボす図、第２図及び第３図は
従来の記憶回路を説明するためのタイミングチャート、
第４図は本発明の一実施例による記憶回路を示す図、第
５図は第４図回路を説明するためのタイミングチャート
である。 図中、φｌ、φ♀はクロック信号、ＣＩは容重、Ｑ”＋
ｃｔＱ、 Ｑ３． Ｑ４． Ｑａｔ ＱｎはＭＯ！３Ｔ
である。 代理人 ′Ｓ 舒 信 − 第２図 第３図 第Ｃ図 − 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭５６−１６２２５６号２
、発明の名称 半導体記憶回路″ ３、補正をする者 シ≧＼ ； 号 汁、；ｆ・ ｉｇ；＝７ Ｓノ ５、 ＠正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書中第６頁第１６行に「ＲＹ」 とあるのを「Ｒ
ｘ」と訂正する。 以上
従来の記憶回路を説明するためのタイミングチャート、
第４図は本発明の一実施例による記憶回路を示す図、第
５図は第４図回路を説明するためのタイミングチャート
である。 図中、φｌ、φ♀はクロック信号、ＣＩは容重、Ｑ”＋
ｃｔＱ、 Ｑ３． Ｑ４． Ｑａｔ ＱｎはＭＯ！３Ｔ
である。 代理人 ′Ｓ 舒 信 − 第２図 第３図 第Ｃ図 − 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭５６−１６２２５６号２
、発明の名称 半導体記憶回路″ ３、補正をする者 シ≧＼ ； 号 汁、；ｆ・ ｉｇ；＝７ Ｓノ ５、 ＠正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書中第６頁第１６行に「ＲＹ」 とあるのを「Ｒ
ｘ」と訂正する。 以上
Claims (1)
- 【特許請求の範囲】 は） 第１及び第２のビット線、上記＄１のピッド線に
接続されメモリ容置とＭＯＳ トランジスタからなる第
１のメモリセル、上記第１のビット線に接続されたダミ
ーセル、上記第２のビット線に接続されメモリ容置とＭ
ＯＳ トランジスタからなる第２のメモリセル、上記第
２のビット線に接ａされた第２のダミーセル、上記第１
及び第２のメモリセルの各ＭＯ８トランジスタのゲート
に接続された複数のワード線、上記複数のワード線の中
の１つを選択的に駆動するデコーダ回路、上記各ワード
数に電源電圧以上の昇圧電圧を供給する昇圧回路、上記
第１及び第２のビット線に接続され選択されたワード線
に接続されたメモリセルからの続出し電位とダミーセル
からの続出し電位とを比較項中するセンス回路、上記各
ワード線に与えられる昇圧電圧を所定値に制限するクラ
ンプ回路を備えた半導体記憶回路。 （２） クランク回路としてドレイ／が４源電圧に接
続され、ゲート及びソースが各ワード線に接続
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56162255A JPS5862895A (ja) | 1981-10-12 | 1981-10-12 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56162255A JPS5862895A (ja) | 1981-10-12 | 1981-10-12 | 半導体記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5862895A true JPS5862895A (ja) | 1983-04-14 |
| JPS6333239B2 JPS6333239B2 (ja) | 1988-07-04 |
Family
ID=15750950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56162255A Granted JPS5862895A (ja) | 1981-10-12 | 1981-10-12 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5862895A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0472095A2 (en) * | 1990-08-20 | 1992-02-26 | Fujitsu Limited | Semiconductor memory device having a boost circuit |
| JPH04121894A (ja) * | 1990-09-12 | 1992-04-22 | Toshiba Corp | 半導体記憶装置 |
-
1981
- 1981-10-12 JP JP56162255A patent/JPS5862895A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0472095A2 (en) * | 1990-08-20 | 1992-02-26 | Fujitsu Limited | Semiconductor memory device having a boost circuit |
| JPH04121894A (ja) * | 1990-09-12 | 1992-04-22 | Toshiba Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6333239B2 (ja) | 1988-07-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW525185B (en) | Semiconductor memory device having normal and standby modes, semiconductor integrated circuit and mobile electronic unit | |
| CA1114953A (en) | Dynamic sense-refresh detector amplifier | |
| JPS63288496A (ja) | 高性能ｄｒａｍのためのセンス増幅器 | |
| JPS59124095A (ja) | 半導体記憶装置 | |
| ATE111632T1 (de) | Anordnung mit selbstverstärkenden dynamischen mos-transistorspeicherzellen. | |
| US4980862A (en) | Folded bitline dynamic ram with reduced shared supply voltages | |
| JPH04102292A (ja) | 昇圧回路 | |
| JP3494488B2 (ja) | 半導体装置 | |
| JPS5837896A (ja) | Ｍｏｓダイナミック回路 | |
| KR950014256B1 (ko) | 낮은 전원전압을 사용하는 반도체 메모리장치 | |
| JPS62501807A (ja) | ブ−スト語ラインを有する半導体メモリ | |
| US4404661A (en) | Semiconductor memory circuit | |
| TW487912B (en) | Ferroelectric memory device | |
| US4387448A (en) | Dynamic semiconductor memory device with decreased clocks | |
| JPS5862895A (ja) | 半導体記憶回路 | |
| JPS58158096A (ja) | ダイナミツクランダムアクセスメモリ用の検知・回復回路 | |
| JPH0869693A (ja) | スタティック型半導体記憶装置 | |
| JPH08205526A (ja) | 半導体集積回路の内部電圧昇圧回路 | |
| JPS60179993A (ja) | ランダムアクセスメモリ | |
| JPS58128090A (ja) | ダイナミツクｉｃメモリ | |
| TWI257627B (en) | Internal power management architecture for memory chips under deep power down mode | |
| JPS6050697A (ja) | 半導体集積回路 | |
| JPS5823386A (ja) | Ｍｏｓダイナミツクメモリ | |
| JP2959036B2 (ja) | 半導体メモリ | |
| JPS6130352B2 (ja) |