JPS62501807A - ブ−スト語ラインを有する半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ブースト語ラインを有する半導体メモリ発明の背景 １、又里皇分立 本発明は情報記憶コンデンサ及びアクセス　トランジスタから成るメモリ　セル アレイを持つ半導体動的直接アクセス　メモリに関する。

２・先丘及土勿反所 集積回路動的直接アクセス　メモリ　ＣＤＲＡＭ）は行と列に配列されたメモリ 　セルアレイを含む。このメモリ　セル自体は、通常、ここでアクセス　トラン ジスタと呼ばれる電界効果形トランジスタを通して列の導線と通信する情報記憶 コンデンサを含む。

コンデンサには、ここでは”１”と呼ばれる高電圧レベル、あるいは”０゛と呼 ばれる低電圧レベルが格納される。

このアレイ内の任意のメモリ　セルにアクセスするためには、列のデコーダがデ ータ入／出力ラインに接続されるべき列の導線を選択する。個々の列の導線はア クセス　トランジスタの一方の側に接続し、アクセス　トランジスタの他方の側 は記憶トランジスタに接続される。任意のメモリ　セルはそのメモリ　セルに対 する行の導線が行のデコーダによっても選択されたとき選択される。アクセス　 トランジスタのゲート電極に接続された行の導線の起動は、接続された行内のア クセス　トランジスタが通電するようにし、従って、記憶コンデンサを選択され た列の導線と相互接続することによって行なわれる。

この構造の１つの問題はアクセス　トランジスタ間のいき（ｌ！電圧降下によっ て記憶コンデンサに書込むことができる電圧が減少することである。つまり、い き値電圧、ｖｔｈが１．５ボルトであり、アクセスされた行の導線がアクセス　 トランジスタ上のゲート電圧を５ボルトに上げるものとすると、記憶コンデンサ 上の５ボルトの書込み信号はコンデンサ上にたった５−１，５＝３．５ボルトを 生成する。セル内に書き込まれたデータのこの記憶規模の減少は後にセルからデ ータを読み出す動作の信頼性に悪影響を与える。

このいき値電圧降下の影響の対策として、先行技術のメモリは°語ラインのブー スト”を行なう。つまり、選択された行の電圧が電源レベル以上に上げられる。

１つの先行技術による方法においては、語ラインの電圧がメモリ　サイクルの全 体を通じて正のｚ（６電圧以上に上げられる。公称上５ボルトの正の８１を使用 するメモリでは、典型的には電圧が７かろ８ポルトにブーストされる。ただし、 この電圧のブーストはこれに接続されたアクセストランジスタに望ましくないス トレスを加える。

もう１つの先行技術による方法はブーストされた電圧がメモリサイクルのリフレ ッシュ部分でのみ加えられる。サイクルのその他の時間においては、選択された 語ラインは正の電圧レベルとされ、これによって電圧ストレスが最小限に押さえ られる。

ただし、この後者の問題点として、ブーストされた電圧を加えるタイミングのた めに（後に詳細に説明される理由によって）メモリ　セルの読み出しが不正確に 遂行され、結果として誤っ１こデータが与えられることがしばしば発生すること があげられる。この問題は本発明によって解決される。

尤里Ω斐豹 本発明による動的直接アクセス　メモリはメモリ　サイクルの開始時に選択され た語ラインに対して一時的プーストを行なう。

このブーストされた電圧は少なくともメモリ　サイクルの中間部分において電源 レベルまで落とされ、リフレフシュ部分において再び選択的にブーストされる。

図面の簡単な説明 第１図は先行技術によるメモリ　アレイを示す圓；第２図はメモリ　サイクルに おける典型的な先行技術によるブースト期間を示す図； 第３図は本発明によるブースト期間を示す図；第４図及び第５図は本発明を実現 するために適当な回路を示す図；そして 第６図はトランジスタＮ１５０のゲート電圧を示す図である。

笠坦友翌里 以下の詳細な説明は改良された半導体動的直接アクセス　メモリに関する。本発 明シよ先行技術の欠陥を認識することに端を発する。より具体的には、メモリ　 サイクルの全期間（第２図の曲線Ａ）を通じて語ラインをＩｎしてブーストする ことなく、十分なレベルの記憶信号が確保できるように適当に語ラインをブース トすることが必要である。ただし、リフレッシュ（曲線Ｂ）の間にのみブースト した場合は、十分な信号余裕が確保できない可能性があり、このことは、特に電 源電圧の２分の１（Ｖｃｃ／２）に予チャージされたビット　ラインを使用する メモリにおいては顕著である。本発明においては、メモリ　サイクルの開始にお いて選択された語ラインがブーストされる。

第１図には１つのメモリ　アレイが示されるが、この列の導線ＣＩ及びそのコン ブリメントＣ１がメモリ　サイクルの回復サイクルにおいて予チャージされる。

この期間は、次のサイクルのために新たなアクセスが受け入れられる前のメモリ 　サイクルの後半に起こる（第２図参曜）。図示されるごとく、この予チャージ は予チャージ　トランジスタＭ１３及び〜１１４のゲートに正のブーストされた 電圧を加えることによって達成される。Ｎ１１３及びＭ１４のドレインは、典型 的には、Ｖ　ｃ　ｃ　／　２の値を持つ調節された電圧、Ｖ　ｃｒｅｇに接続さ れる。従って、公称上５ボルト■ｃｃレベルの場合は、ここに使用される一例と してのケースにおいては、この列は２．５ボルトに予チャージされる。ただし、 他のレベルへの予チャージも可能である。

任意の行の導線（例えば、Ｒ１）が選択されると、正の高電圧レベル（例えば、 ５ボルト）がその行内Ｏｎ　チャネル　アクセス　トランジスタ（例えば、Ｍｌ ｌ、Ｍ１２）のゲート上に置がれる。ｐ　チャネル　アクセス　トランジスタが 使用される場合は１、アクセスのために低ゲート電圧（例えば、０ポルト）が使 用されるが、その他は、以下の説明と同様である。ここで、ｐ　チャネル　ブー スティングはＶｓｓよりもさらに負の電圧を加えることを意味する。いずれの場 合もブーストによってこの行の導線上の電圧規模がこれに接続された列の導線か らこのメモリ　セルに加えられる電圧より太き（される。より具体的には、１” を格納するために使用される列の導線電圧は、典型的には、Ｖｃｃ（５ボルト） のレベルとされ、ブーストされた電圧の規模は電源電圧より大きくされる。

記憶コンデンサ（１０）内に格納された”ｌ”を列の導線に正常に伝送するため の十分な余裕を確保するためには、アクセストランジスタ（〜１１１）のゲート は、列の導線（ｃｌ）に接続されたそのソースよりも少なくとも少し正の電圧で あるべきである。

ただし、この列の予チャージ動作は前のサイクルにおいて行なわれる。従って、 予チャージの後に電源の電圧が落ちると、存在するゲートを圧が正常な伝送に不 十分となる。例えば、予チャージの間にＶｃｃ＝５．５ボルトが存在するものと すると、この場合は、列の導線（ＣＩ）が２．７５ボルトに予チャージされる。

当技術において、”スルー”と呼ばれるン激な電源電圧の落下が発生し、次のア クセス動作の間にゲート電圧が、通常、指定される最低の電源レベルである４、 ５ボルトに落ちることも考えられる。これはコンデンサに１”が格納されたセル の読み出しの際にアクセストランジスタ（Ｍｌｌ）が４．５−２．７　＝　１． ７５ボルトのみ順バイアスされることを意味する。典型的なアクセス　トランジ スタは、通常、約１から１．５ボルトのいき値電圧を持ち、従って、ゲートから ソースへの電圧、Ｖｇｓはいき値電圧を少し越えるのみである。つまり、アクセ ス　トランジスタは弱く通電するのみであり、列の導線と記憶コンデンサとの間 の電荷の伝送が不十分となり、読み出−動作の際のエラーの原因となる。

本発明はアクセス動作の初期の部分において選択された行の導線をブーストする ことによってこの問題に対する向上された保護を提供する。第３図に示されるよ うに、初期ブースト期間（３０）に期間（３１）が続づく。この期間（３１）に おいて、行の導線電圧と等しいＭｌｌのゲート電圧が正の電源電圧、Ｖｃｃのレ ベルまで落とされる。特に改めて述べない限り、ここでの電圧は負の電ＢＮ圧、 Ｖｓｓを基準にして測定されることに注意する。次に、このサイクルのリフレッ シュ部分において、選択的ブースト（３２）が行なわれる。つまり、この方法は 記憶コンデンサに情報を伝送あるいはこれから情報を読み出すときの余裕を増加 する。

これに加えて、この方法は、アクセス　トランジスタに過多の電気的ストレスを 与え原因となるメモリ　サイクル全体を通じてブーストを行なう必要性を回避す る。さらに、先行技術による語ラインを継続しでブーストする方法は、典型的に は、語ラインを最初にブーストし、その後、漏れ電流を低く保ってメモリ　サイ クル全体を通じてこのブースト電圧を保持することによって達成される。上に説 明のように、この方法は必要な時にブーストし、その他の時間では行の導線を電 源レベルにする方法と比較して木質的に動作の信頼性に劣とる。

第４図には本発明を実現するのに適する回路が示される。ここでは、′初期ブー スト“とも呼ばれる本発明による語ラインのブーストは、信号ＣＲＵが低電圧か ら高電圧に遷移したときに開始される。このＣＲＵ信号は゛行デコード　クロフ タ”　（ＣＲＤ）信号（第５図）かろ派生される。このＣＨＤ信号は行のデコー ド動作の開始を示す。このＣＲＵ信号の遷移は遅延インパーク段４０１−４０３ によって決定される期間にＮＡＮＤゲート４０４の遅延を加えた継続期間を持つ 負のパルスに変換される。段４０５−４０７を通じての反転の後、この信号は正 のパルスＣＲＢＰとして出現し、これはＮＡＮＤゲート４０８−４１０に加えら れる。

これらゲートは、後に詳細に説明される選択的可変ブースト制御回路として機能 する。１つあるいは複数のゲー）４０８−４１０を通過した後、パルスはインバ ータ４１１−４１３によって反転され、１つあるいは複数のブースト　コンデン サ４１４−４１６に加えられる。これらコンデンサの反対のプレートは一緒にブ ーストされたノード４１７に接続される。このブーストの程度は後に詳細に説明 されるようにこうして正のパルスが加えられるブースト　コンデンサの数によっ て決定される。ノード４１７上のブーストされた電圧、つまり、ＣＲＢは、次に 選択された語ラインに加えるために行のデコーダに向けられる。

第５図にはブーストされたレベルからの行の導線の放電を制御するための回路が 示される。ブーストされたノード４１７のＶｃｃへの放電は伝送ゲー）Ｍ２Ｏを 通じて達成される０行起動信号ＲＥが低値となると、クロック行起動信号ＣＲＥ をその後の一定期間憂値となる。

ＣＲＥが高値となると、正のブースト電圧がブースト　コンデンサ５０７を通じ て〜１５０のゲートに送くられる。これによって、Ｍ２ＯはＡ電し、後に説明さ れるように、ノード４１７上の電圧がトランジスタＭ５１及びＭ５２、並びにＭ ２Ｓによって制御される。第６図にはＭ２Ｏのゲート電圧が第３図の行の導線の 電圧と関連させて示される。Ｍ２Ｏの最初のブーストの期間はノード４２１上の 電圧によって制御される。一方、このノード４２１上の電圧はＣＲＵ信号（第４ 図）によって制御され、これより遅延される。この最初のブーストの間に行の導 線（ノード４１７）上の電圧は、最初、Ｍ　５１を通じての通電によってＶｓｓ からＶｃｃに上げられる（第３図参照）、この通電はＮＯＲゲート５１４のＣＲ Ｄ入力上の高値の電圧に起因するが、このＮＯＲゲート５１４はｐ　チャネル　 トランジスタＭ５１のゲート上に低値の電圧を置く。この時点以前においては、 ＣＨＤは低値とされ、これによって、行のラインが起動される前に、行のアドレ ス　デコーディングが遂行される。

こうして行の導線がＶｃｃに予チャージされた後、この”初期ブースト”信号Ｃ ＲＵは高値となり、これによって、ノード４２１も高値となる（第４図参照）。

上に説明したように、このＣＲＵ信号によって初期ブーストが起こる。ノード４ ２１上の高レベルはＭ２Ｏのゲート上の電圧をＶｃｃに戻どす。これは以下のよ うに起こる。つまり、ノード４２１上に高値のレベルが存在すると、ゲート５０ ４−５０５によってコンデンサ５０８上に正のブースト電圧が置かれる。このブ ーストによってトランジスタＭ５４が通電し、これによって、Ｍ２Ｏのブースト されたゲートがＶｃｃに放電する（第６図参照）、この動作はＭ２Ｏによるブー ストされた行の導線からの通電を阻止し、初期ブースト期間を通して電圧がブー ストされたままにとどまるようにする。（さらに、Ｍ５７−Ｍ２Ｓがこれに接続 された回路を予チャージするために含まれることに注意する）。

インバータ４０１−４０３を通じての伝送遅延によって決定される高値のＣＲＵ からの一定の遅延の後に、ＣＲＢＰ信号は低値となり、これによって行の導電（ ノード４１７）がＶｃｃに放電する。ノード４２１も低値となり、これによって ゲート５０６及びコ°ンデンサ５０７が再びＭ２Ｏのゲート電圧がブーストする 。

このためＭ２ＯはトランジスタＭ５１を通じて行の導線（ノード４１７）をＶｃ ｃに能動的に固定し、結果として、初期ブースト月間が終端される（第３図参照 ）。

メモリ　サイクルの終端においてメモリに加えられるＲＥ倍信号高値となると、 ＣＲＥ信号はその後一定の遅延の後に低値となる。このＣＲＨの遷移は、第３図 及び第４図との関連で上に説明のように、”リフレッシュ　ブースト”期間を開 始させる。このリフレッシュ　ブースト期間の終端において、ＣＲＢ２及びＣＲ ＢＰ信号（第４図）は低値となる。第５図に示されるように、ＣＲＢ２の低値へ の遷移によって、ゲート５１２の出力の所に高電圧レベルが出現する。すると、 この時点までにはＣＲＤ信号も低値となるため、ゲー）５１３ｔよ低出力レベル に変化し、ゲート５１４は高出力レベルに変化する。ゲート５１４からの高レベ ルによって、ｎ　チャネル　トランジスタ＼１５２及びＭ　５３は通電し、一方 、Ｍ、＋１はオフされる。Ｍ２Ｓは次に行の導線（ノード４１７）をＶｓｓに放 電する（第３図参照）、これはこのレベルにＲＥ倍信号再び低値となり、新たな サイクルが開始されるまでとどまる。トランジスタＭ５２はＭ２Ｏ３行の導線の 反対側を放電し、この完全な放電を確保する。トランジスタＭ５２−Ｍ５３はそ れぞれトランジスタＭ５５　Ｍ５６によって過多の電圧から保護される。ゲー） ５０９−５１１によって決定される一定の遅延の後に、ゲート５１２の出力が低 値となることにも注意する。

これによって、ゲート５１３の出力は、ＣＲＤ信号が再び高値となるまでゲート ５１４の出力に応答し、結果として、前述のように行の導線をＶｃｃにチャージ する。

前述のごと（、行の電圧がブーストされる量は選択的に変化させ、ることができ る。第４図に示されるごとく、これは、ブーストコンデンサ４１４−４１６のス イッチによって達成される。この動作は異なるスイッチいき値を持つ一連のイン バータ段（Ｍ２Ｏ３−Ｍ２Ｏ３）の制御下で行なわれる。これら段は比較器とし て動作し、正の電源電圧、Ｖｃｃが所定の値を越える時期を検出する。次に、ブ ースト信号に対する論理制御、つまり、ゲート４０Ｂ−４１０が対応するブース ト　コンデンサを起動する。

Ｖｃｃが任意のレベル以上となると、ブースト　コンデンサのいずれも起動され ず、行の導線は初期及びリフレッシュ　ブースト期間においてのみＶｃｃにチャ ージされる。

この機能を実現するために、トランジスタＭ４０１びＭ４１０を含む分圧器によ ってＶｃｃＯ値が落とされる。このＶｃｃレベルはメモリ　サイクルの機動部分 においてＤＥ倍信号低値となったときインバータ４１９から派生される。ノード ４２０の所の割られた電圧は、典型的には、約２ボルトの値を持つ。この割られ た電圧は、この落とされた値でもＶｃｃの変化を追跡し、これはインバータ　ト ランジスタのゲートに加えられる。任意のインバ−タのｐ　チャネル　トランジ スタとｎ　チャネル　トランジスタとの間のトランジスタ利得の差によってスイ フチいき値が変化される０例えば、これらチャネルの輻及び長さが両方のトラン ジスタが等しい利得を得るような値にされると、スイッチいき値はこのペア間に 加えられる電圧の約２分の１となる。この電圧は、Ｖｒｅｆ、つまりトランジス タＭ４００、Ｍ２Ｏ３、及びＭ２Ｏ３に加えられるゲート電圧より１いき値電圧 降下だけ低くい。つまり、Ｖｒｅｆ−５，５ボルトでいき値が１．５ボルトの場 合、これは個々のインバータ　ペア間に４ボルトが現れることを意味する。

−例としてのケースにおいては、このトランジスタ利得は、これら一連のコンデ ンサを４．７．５．３、及び６ボルトのＶｃｃレベルにて起動するいき値を生成 するように選択される。これはＶｃｃが４から７ボルトに変動したときｌボルト 以内の変動に調節される（例えば、６から７ボルトの範囲内に調節される）ブー ストされた行の電圧を提供する。要約すると、本発明による方法の長所として、 低Ｖｃｃレベルでのブーストの向上、記憶コンデンサへの信号伝送の向上、並び に高Ｖｃｃレベルにてアクセス　トランジスタ及び選択されたジャンクションを 損傷する危険のある過多のブースト電圧の回避を挙げることができる。

ＦＩＧ、１ ＦＩＧ、　４ ＦＩＧ、　５ 国際調登報告 ？−’ＪＮＥＸ　Ｔｏ　ＴｈＥ　ＩＮ’ＴＥＲ−ＮＡＴ！０ＮＡＬ　Ｓ二ＡスＣ Ｍ　ＲＥ？ＯＲＴ　ＯＮ

Claims (3)

【特許請求の範囲】
1. １．電源電圧にて動作する行と列に記列されたアレイのメモリセルを含み、該メ モリセルがアクセストランジスタ（Ｍ１１、Ｍ１２．．．）及び情報記憶コンデ ンサを含み、列の導線（Ｃ１．．．Ｃｎ）が該メモリセルの列に接続され、行の 導線（Ｒ０．．．Ｒｍ＋１）が該メモリセルの行に接続され；さらに行電圧をそ の行の導線に加えることによって任意の行を選択するための行選択手段を含む集 積回路において、該集積回路がさらに該行電圧を該選択に続いての初期期間（第 ３図の３０）に該電源電圧を越えてブーストし、その後、該行電圧をメモリサイ クルのリフレッシュ部分の前のメモリサイクルの次の期間（３１）に該電源電圧 に等しいレベルまで落とすための手段が含まれることを特徴とする集積回路。
2. ２．請求の範囲第１項に記載の集積回路において、さらに該行電圧を該メモリサ イクルの該リフレッシュ部分（３１）において再びブーストするための手段が含 まれることを特徴とする集積回路。
3. ３．請求の範囲第１項に記載の集積回路において、さらに該アレイの列の導線を 該電圧レベルの概むね半分のレベルに予チャージするための手段が含まれること を特徴とする集積回路。