JPH0442494A - Ｍｏｓダイナミックｒａｍ - Google Patents
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- JPH0442494A JPH0442494A JP2151287A JP15128790A JPH0442494A JP H0442494 A JPH0442494 A JP H0442494A JP 2151287 A JP2151287 A JP 2151287A JP 15128790 A JP15128790 A JP 15128790A JP H0442494 A JPH0442494 A JP H0442494A
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- 230000004913 activation Effects 0.000 claims description 51
- 230000006866 deterioration Effects 0.000 abstract description 7
- 230000000630 rising effect Effects 0.000 abstract description 4
- 230000001360 synchronised effect Effects 0.000 abstract description 2
- 230000003213 activating effect Effects 0.000 abstract 5
- 238000002955 isolation Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 11
- 239000003990 capacitor Substances 0.000 description 9
- 230000000694 effects Effects 0.000 description 7
- 238000009413 insulation Methods 0.000 description 6
- DYUUGILMVYJEHY-UHFFFAOYSA-N 1-$l^{1}-oxidanyl-4,4,5,5-tetramethyl-3-oxido-2-phenylimidazol-3-ium Chemical compound CC1(C)C(C)(C)N([O])C(C=2C=CC=CC=2)=[N+]1[O-] DYUUGILMVYJEHY-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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-
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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Landscapes
- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル計算機のＭＯＳグイナミツクＲＡ
Ｍに利用する。特に、ワード線の動作を制御する回路に
関するものである。
Ｍに利用する。特に、ワード線の動作を制御する回路に
関するものである。
本発明はＭＯＳダイナミックＲＡＭにおいて、ワード線
の電源電位以上への昇圧期間を活性化入力信号（ＲＡＳ
）の立上がりおよび立下がりの後の限られたあらかじめ
定められた期間にすることにより、 活性化入力信号（ＲＡＳ）を長時間ｒｌ、Ｊにして使用
する場合でも、メモリセルトランジスタのゲート酸化膜
に電源電位以上の電圧が長時間印加されることがなく、
経時絶縁劣化を防止できるようにしたものである。
の電源電位以上への昇圧期間を活性化入力信号（ＲＡＳ
）の立上がりおよび立下がりの後の限られたあらかじめ
定められた期間にすることにより、 活性化入力信号（ＲＡＳ）を長時間ｒｌ、Ｊにして使用
する場合でも、メモリセルトランジスタのゲート酸化膜
に電源電位以上の電圧が長時間印加されることがなく、
経時絶縁劣化を防止できるようにしたものである。
第５図はメモリセルアレイ部のブロック構成図である。
第６図は従来例のＭＯＳダイナミックＲＡＭのブロック
構成図である。第７図は従来例のＭＯＳダイナミックＲ
ＡＭの各信号波形のタイムチャートである。
構成図である。第７図は従来例のＭＯＳダイナミックＲ
ＡＭの各信号波形のタイムチャートである。
従来、ＭＯＳダイナミックＲＡＭは、ワード線を駆動す
る回路は第６図に示す構成で、ワード線およびその他の
信号の動作は第７図に示すような波形であった。第５図
はメモリセルアレイ部の一般的構成を示す。
る回路は第６図に示す構成で、ワード線およびその他の
信号の動作は第７図に示すような波形であった。第５図
はメモリセルアレイ部の一般的構成を示す。
以下に第５図〜第７図を参照して動作を詳しく説明する
。まず、アクティブ動作に入るときについて述べる。チ
ップの活性化入力信号ＲＡＳが立下がり行アドレスが取
込まれるとそれに対応したＸ軸デコーダＸＤＥＣ内の節
点が選択され、節点Ｎ２はｒ）（Ｊ→ｒｌＪに、節点Ｎ
１はｒｌ、Ｊ→「Ｈ」になる。プリチャージ信号Ｐ１、
Ｐ２は活性化入力信号ＲＡＳに同期してプリチャージ信
号Ｐ１はｒＨＪ→ｒｌＪに、プリチャージ信号Ｐ２は「
Ｌ」→ｒＨ，，Ｈに変化する。
。まず、アクティブ動作に入るときについて述べる。チ
ップの活性化入力信号ＲＡＳが立下がり行アドレスが取
込まれるとそれに対応したＸ軸デコーダＸＤＥＣ内の節
点が選択され、節点Ｎ２はｒ）（Ｊ→ｒｌＪに、節点Ｎ
１はｒｌ、Ｊ→「Ｈ」になる。プリチャージ信号Ｐ１、
Ｐ２は活性化入力信号ＲＡＳに同期してプリチャージ信
号Ｐ１はｒＨＪ→ｒｌＪに、プリチャージ信号Ｐ２は「
Ｌ」→ｒＨ，，Ｈに変化する。
その後に信号Ｆ１が「Ｌ」→ｒＨｕに、節点Ｎ３がｒｌ
Ｊ→「Ｈ」になり、それどわずかな遅延の後に節点Ｎ４
が「Ｈ」→「Ｌ」になる。さらに若干遅れて節点Ｎ５が
コンデンサＣ２のブートアップ効果により電源電位ＶＣ
Ｃ以上に昇圧されるが、節点Ｎ３はコンデンサＣＩのブ
ートアップ効果により電源電位Ｖ。Ｃ以上に昇圧される
ので、節点Ｎ５の電位が信号ＦＲに伝達される。すると
節点Ｎ１は、トランジスタのゲートとソース（またはド
レイン）との間のオーバラップ容量によるセルフブート
効果によって電源電位Ｖ。。以上に昇圧され信号ＦＲの
１位がワード線ＷＬに伝達される。その結果ワード線Ｗ
Ｌが電源電位Ｖ。Ｃ以上に昇圧される。
Ｊ→「Ｈ」になり、それどわずかな遅延の後に節点Ｎ４
が「Ｈ」→「Ｌ」になる。さらに若干遅れて節点Ｎ５が
コンデンサＣ２のブートアップ効果により電源電位ＶＣ
Ｃ以上に昇圧されるが、節点Ｎ３はコンデンサＣＩのブ
ートアップ効果により電源電位Ｖ。Ｃ以上に昇圧される
ので、節点Ｎ５の電位が信号ＦＲに伝達される。すると
節点Ｎ１は、トランジスタのゲートとソース（またはド
レイン）との間のオーバラップ容量によるセルフブート
効果によって電源電位Ｖ。。以上に昇圧され信号ＦＲの
１位がワード線ＷＬに伝達される。その結果ワード線Ｗ
Ｌが電源電位Ｖ。Ｃ以上に昇圧される。
ワード線ＷＬが立上がるとデイジット線ＤＬ、ＤＬに微
小差信号が現れる。続いてセンスアップ駆動信号ＳＡＰ
、ＳＡＮが活性化され、デイジット線ＤＬ、ＤＬのセン
ス動作が行われる。（第７図ではセル「Ｈ」の場合を示
している。）次にリセット動作にはいるときについて述
べる。
小差信号が現れる。続いてセンスアップ駆動信号ＳＡＰ
、ＳＡＮが活性化され、デイジット線ＤＬ、ＤＬのセン
ス動作が行われる。（第７図ではセル「Ｈ」の場合を示
している。）次にリセット動作にはいるときについて述
べる。
活性化入力信号ＲＡＳが立上がり信号Ｆ１がｒ）（Ｊ→
「Ｌ」になる。コンデンサＣ２の効果により節点Ｎ５が
電源電位Ｖ。。またはそれより若干低い電位にダウンす
る。節点Ｎ３の電位も同様にダウンする。次にプリチャ
ージ信号Ｐ１がｒｌ、Ｊ→ｒＨＪまたプリチャージ信号
Ｐ２がｒ ＨＪ −＋ ｒ ｌ、 Ｊと変化し節点Ｎ４
がｒｌ、Ｊ→「Ｈ」となる。すると節点Ｎ３および信号
ＦＲが「Ｈ」→「Ｌ」になり、ワード線ＷＬもｒＨＪ→
「Ｌ」になる。その後にＸ軸テコーダＸ Ｄ Ｅ Ｃｓ
テ４ジット線ＤＬ、ＤＬおよびセンスアップ駆動信号
ＳＡＰ、ＳＡＮのリセットが行われ、節点Ｎ１はｒＨＪ
→「し」、節点Ｎ２は「Ｌ」→「Ｈ」になり、デイジッ
ト線ＤＬ、ＤＬおよびセンスアップ駆動信号ＳＡＰ、Ｓ
ＡＮは短絡して電源電位ＶＣＣのＺになる。（短絡用の
回路は第４図には示されていない。）〔発明が解決しよ
うとする課題〕 しかし、このような従来例のＭＯＳダイナミックＲＡＭ
では、メモリセルへ電源電位ＶＣＣレベルを書込んで蓄
積電荷量を増し続出時のデイジット線対への微小差電位
を増大させて動作電源マージンを大きくするために、ワ
ード線を電源電位以上に昇圧しているが、セル情報が「
Ｌ」の場合に、セルトランジスタのゲート酸化膜に電源
電位以上の電圧が印加さ゛れるので、活性化入力信号（
ＲＡ丁）を長時間「Ｌ」にして使用する場合に、経時絶
縁劣化を招く問題点があった。
「Ｌ」になる。コンデンサＣ２の効果により節点Ｎ５が
電源電位Ｖ。。またはそれより若干低い電位にダウンす
る。節点Ｎ３の電位も同様にダウンする。次にプリチャ
ージ信号Ｐ１がｒｌ、Ｊ→ｒＨＪまたプリチャージ信号
Ｐ２がｒ ＨＪ −＋ ｒ ｌ、 Ｊと変化し節点Ｎ４
がｒｌ、Ｊ→「Ｈ」となる。すると節点Ｎ３および信号
ＦＲが「Ｈ」→「Ｌ」になり、ワード線ＷＬもｒＨＪ→
「Ｌ」になる。その後にＸ軸テコーダＸ Ｄ Ｅ Ｃｓ
テ４ジット線ＤＬ、ＤＬおよびセンスアップ駆動信号
ＳＡＰ、ＳＡＮのリセットが行われ、節点Ｎ１はｒＨＪ
→「し」、節点Ｎ２は「Ｌ」→「Ｈ」になり、デイジッ
ト線ＤＬ、ＤＬおよびセンスアップ駆動信号ＳＡＰ、Ｓ
ＡＮは短絡して電源電位ＶＣＣのＺになる。（短絡用の
回路は第４図には示されていない。）〔発明が解決しよ
うとする課題〕 しかし、このような従来例のＭＯＳダイナミックＲＡＭ
では、メモリセルへ電源電位ＶＣＣレベルを書込んで蓄
積電荷量を増し続出時のデイジット線対への微小差電位
を増大させて動作電源マージンを大きくするために、ワ
ード線を電源電位以上に昇圧しているが、セル情報が「
Ｌ」の場合に、セルトランジスタのゲート酸化膜に電源
電位以上の電圧が印加さ゛れるので、活性化入力信号（
ＲＡ丁）を長時間「Ｌ」にして使用する場合に、経時絶
縁劣化を招く問題点があった。
本発明は上記の欠点を解決するもので、活性化入力信号
（ＲＡＳ）を長時間「Ｌ」にして使用する場合でも、メ
モリセルトランジスタのゲート酸化膜に電源電位以上の
電圧が長時間印加されることがなく、経時絶縁劣化を防
止することができるＭＯＳダイナミックＲＡＭを提供す
ることを目的とする。
（ＲＡＳ）を長時間「Ｌ」にして使用する場合でも、メ
モリセルトランジスタのゲート酸化膜に電源電位以上の
電圧が長時間印加されることがなく、経時絶縁劣化を防
止することができるＭＯＳダイナミックＲＡＭを提供す
ることを目的とする。
本発明は、メモリセルに接続されたワード線と、活性化
入力信号に同期して選択されたアドレス出力を立下げま
たは立上げるＸ軸デコーダと、上記アドレス出力に接続
され上記活性化入力信号の立下がり時に上記ワード線を
共通電位から電源電位以上に昇圧し活性化入力信号の立
上がり時にこのワード線を共通電位にもどすバッファ手
段とを備えたＭＯＳダイナミックＲＡＭにおいて、上記
バッファ手段は、上記活性化入力信号の立下がり時に上
記ワード線を共通電位から電源電位以上に昇圧して所定
期間後に電源電位にもどす第一の昇圧手段（第１図の符
号Ｉおよび符号■の一部）と、上記活性化入力信号の立
上がり時に上記ワード線を電源電圧以上に昇圧し規定期
間後に共通電位にもどす第二の昇圧手段（第１図の符号
■）とを含むことを特徴とする。
入力信号に同期して選択されたアドレス出力を立下げま
たは立上げるＸ軸デコーダと、上記アドレス出力に接続
され上記活性化入力信号の立下がり時に上記ワード線を
共通電位から電源電位以上に昇圧し活性化入力信号の立
上がり時にこのワード線を共通電位にもどすバッファ手
段とを備えたＭＯＳダイナミックＲＡＭにおいて、上記
バッファ手段は、上記活性化入力信号の立下がり時に上
記ワード線を共通電位から電源電位以上に昇圧して所定
期間後に電源電位にもどす第一の昇圧手段（第１図の符
号Ｉおよび符号■の一部）と、上記活性化入力信号の立
上がり時に上記ワード線を電源電圧以上に昇圧し規定期
間後に共通電位にもどす第二の昇圧手段（第１図の符号
■）とを含むことを特徴とする。
また、本発明は、メモリセルに接続されたワード線と、
活性化入力信号に同期して選択されたアドレス出力を立
下げまたは立上げるＸ軸デコーダと、上記アドレス出力
に接続され上記活性化入力信号の立下がり時に上記ワー
ド線を共通電位から電源電位以上に昇圧し活性化入力信
号の立上がり時にこのワード線を共通電位にもどすバッ
ファ手段とを備えたＭ Ｏ、ＳダイナミックＲＡＭにお
いて、上記バッファ手段は、上記活性化入力信号の立下
がり時に上記ワード線を共通電位から電源電位以上に昇
圧して所定期間後に電源電位にもどし上記活性化入力信
号の立上がり時に上記ワード線を電源電圧以上に昇圧し
規定期間後に共通電位にもどす第三〇昇圧手段（第３図
の符号■）とを含むことができる。
活性化入力信号に同期して選択されたアドレス出力を立
下げまたは立上げるＸ軸デコーダと、上記アドレス出力
に接続され上記活性化入力信号の立下がり時に上記ワー
ド線を共通電位から電源電位以上に昇圧し活性化入力信
号の立上がり時にこのワード線を共通電位にもどすバッ
ファ手段とを備えたＭ Ｏ、ＳダイナミックＲＡＭにお
いて、上記バッファ手段は、上記活性化入力信号の立下
がり時に上記ワード線を共通電位から電源電位以上に昇
圧して所定期間後に電源電位にもどし上記活性化入力信
号の立上がり時に上記ワード線を電源電圧以上に昇圧し
規定期間後に共通電位にもどす第三〇昇圧手段（第３図
の符号■）とを含むことができる。
バッファ手段は第一の昇圧手段で活性化入力信号の立下
がり時にワード線を共通電位から電源電位以上に昇圧し
て所定期間後に電源電位に戻す。
がり時にワード線を共通電位から電源電位以上に昇圧し
て所定期間後に電源電位に戻す。
第二の昇圧手段で活性化入力信号の立上がり時に上記ワ
ード線を電源電圧以上に昇圧し規定期間後に共通電位に
もどす。
ード線を電源電圧以上に昇圧し規定期間後に共通電位に
もどす。
また、バッファ手段は第一の昇圧手段および第二の昇圧
手段の代わりに第三の昇圧手段で活性化入力信号の立下
がり時にワード線を共通電位から電源電位以上に昇圧し
て所定期間後に電源電位に戻し活性化入力信号の立上が
り時にワード線を電源電圧以上に昇圧し規定期間後に共
通電位にもどす。
手段の代わりに第三の昇圧手段で活性化入力信号の立下
がり時にワード線を共通電位から電源電位以上に昇圧し
て所定期間後に電源電位に戻し活性化入力信号の立上が
り時にワード線を電源電圧以上に昇圧し規定期間後に共
通電位にもどす。
以上により活性化入力信号を長時間ｒｌ、Ｊにして使用
する場合でも、メモリセルトランジスタのゲート酸化膜
に電源電位以上の電圧が長時間印加されることな（、経
時絶縁劣化を防止できる。
する場合でも、メモリセルトランジスタのゲート酸化膜
に電源電位以上の電圧が長時間印加されることな（、経
時絶縁劣化を防止できる。
本発明の実施例について図面を参照して説明する。第１
図は本発明一実施例ＭＯＳダイナミックＲＡＭのブロッ
ク構成図である。第１図において、ＭＯＳダイナミック
ＲＡＭは、メモリセルに接続されたワード線ＷＬと、活
性化入力信号ＲＡＳに同期して選択されたアドレス出力
を立下げまたは立上げるＸ軸デコーダＸＤＥＣと、上記
アドレス出力に接続され上記活性化入力信号ＲＡＳの立
下がり時に上記ワード線を共通電位から電源電位Ｖ。０
以上に昇圧し活性化入力信号ＲＡＳの立上がり時にこの
ワード線ＷＬを共ｉ！￥ｉｆＪ位にもどすバッファ手段
とを備え、 上記バッファ手段は、Ｘ軸デコーダＸＤＥＣのアドレス
出力に入力が接続されたインバータＩＶＯと、インバー
タＩＶＯの出力にソースが接続されゲートが電源電位Ｖ
ＣＣに接続されたＰチャネル形ＦＥＴＴｌと、Ｐチャネ
ル形ＦＥＴＰＴＩのドレインにゲートが接続されたＰチ
ャネル形ＦＥＴＱＰＩと、上記アドレス出力にゲートが
接続され共通電位にソースが接続されＰ形ＦＥＴＱＰ
１のドレインおよびメモリセルに接続されたワード線Ｗ
Ｌにドレインが接続されたＮチャネル形ＦＥＴＱＮＩと
、活性化入力信号ＲＡＳの立下がり時に立上がりその立
上がり時に立下がる信号Ｆｌを入力する縦続接続された
偶数のインバータからなるインバータ群ＩＶＩと、イン
バータ群ＩＶＩの出力にゲートが接続され電源にソース
が接続されたＰチャネル形ＦＥＴＱＰ２と、活性化入力
信号ＲＡＳに同期したプリチャージ信号Ｐ１をゲートに
人力しＰチャネル形ＦＥＴＱＰ２のドレインにドレイン
が接続され共通電位にソースが接続されたＮチャネル形
ＦＥＴＱＮ２と、活性化入力信号Ｒ肩の立下がり時に立
上がりその立上がり時に立下がるプリチャージ信号Ｐ２
をゲートに入力しソースが電源電位Ｖｃｃに接続された
Ｐチャネル形ＦＥＴＱＰ３と、Ｐチャネル形ＦＥＴＱＰ
２のドレインにゲートが接続されＰチャネル形ＦＥＴＱ
Ｐ３のドレインに接続され共通電位にソースが接続され
たＮチャネル形ＦＥＴＱＮ３と、Ｐチャネル形ＦＥＴＱ
Ｐ３のドレインにドレインが接続され電源電位Ｖ。Ｃに
ゲートが接続されたＰチャネル形ＦＥＴＰＴ２と、イン
バータ群ＩＶＩの出力にソースが接続されＰチャネル形
ＦＥＴＰＴ２のソースにゲートが接続されたＰチャネル
形ＦＥＴＰＴ３と、Ｐチャネル形ＦＥＴＰＴ３のドレイ
ンにゲートが接続されＰチャネル形ＦＥＴＰＴ３のドレ
インにコンデンサＣ１を介してドレインが接続されたＰ
チャネル形ＦＥＴＱＰ４と、Ｐチャネル形ＦＥＴＱＰ３
のドレインにゲートが接続されＰチャネル形ＦＥＴＱＰ
４のドレインにドレインが接続され共通電位にソースが
接続されたＮチャネル形ＦＥＴＱＮ４と、Ｐチャネル形
ＦＥＴＱＰ４のゲートにゲートが接続されＰチャネル形
ＦＥＴＱＰ４のソースにソースが接続されたＰチャネル
形ＦＥＴＱＰ５と、Ｎチャネル形ＦＥＴＱＮ４のゲート
にゲートが接続されＰチャネル形ＦＥＴＱＰ５のドレイ
ンおよびＰチャネル形ＦＥＴＱＰ １のソースにドレイ
ンが接続され共通電位にソースが接続されたＰチャネル
形ＦＥＴＱＮ５と、信号Ｆ１を入力する縦続接続された
偶数のインバータからなるインバータ群ＩＶ２と、電源
にソースおよびゲートが接続されＰチャネル形ＦＥＴＱ
Ｐ５のソースおよびコンデンサＣ２を介してインバータ
群ＩＶ２の出力にドレインが接続されたＰチャネル形Ｆ
ＥＴＰＴ４とを含む。
図は本発明一実施例ＭＯＳダイナミックＲＡＭのブロッ
ク構成図である。第１図において、ＭＯＳダイナミック
ＲＡＭは、メモリセルに接続されたワード線ＷＬと、活
性化入力信号ＲＡＳに同期して選択されたアドレス出力
を立下げまたは立上げるＸ軸デコーダＸＤＥＣと、上記
アドレス出力に接続され上記活性化入力信号ＲＡＳの立
下がり時に上記ワード線を共通電位から電源電位Ｖ。０
以上に昇圧し活性化入力信号ＲＡＳの立上がり時にこの
ワード線ＷＬを共ｉ！￥ｉｆＪ位にもどすバッファ手段
とを備え、 上記バッファ手段は、Ｘ軸デコーダＸＤＥＣのアドレス
出力に入力が接続されたインバータＩＶＯと、インバー
タＩＶＯの出力にソースが接続されゲートが電源電位Ｖ
ＣＣに接続されたＰチャネル形ＦＥＴＴｌと、Ｐチャネ
ル形ＦＥＴＰＴＩのドレインにゲートが接続されたＰチ
ャネル形ＦＥＴＱＰＩと、上記アドレス出力にゲートが
接続され共通電位にソースが接続されＰ形ＦＥＴＱＰ
１のドレインおよびメモリセルに接続されたワード線Ｗ
Ｌにドレインが接続されたＮチャネル形ＦＥＴＱＮＩと
、活性化入力信号ＲＡＳの立下がり時に立上がりその立
上がり時に立下がる信号Ｆｌを入力する縦続接続された
偶数のインバータからなるインバータ群ＩＶＩと、イン
バータ群ＩＶＩの出力にゲートが接続され電源にソース
が接続されたＰチャネル形ＦＥＴＱＰ２と、活性化入力
信号ＲＡＳに同期したプリチャージ信号Ｐ１をゲートに
人力しＰチャネル形ＦＥＴＱＰ２のドレインにドレイン
が接続され共通電位にソースが接続されたＮチャネル形
ＦＥＴＱＮ２と、活性化入力信号Ｒ肩の立下がり時に立
上がりその立上がり時に立下がるプリチャージ信号Ｐ２
をゲートに入力しソースが電源電位Ｖｃｃに接続された
Ｐチャネル形ＦＥＴＱＰ３と、Ｐチャネル形ＦＥＴＱＰ
２のドレインにゲートが接続されＰチャネル形ＦＥＴＱ
Ｐ３のドレインに接続され共通電位にソースが接続され
たＮチャネル形ＦＥＴＱＮ３と、Ｐチャネル形ＦＥＴＱ
Ｐ３のドレインにドレインが接続され電源電位Ｖ。Ｃに
ゲートが接続されたＰチャネル形ＦＥＴＰＴ２と、イン
バータ群ＩＶＩの出力にソースが接続されＰチャネル形
ＦＥＴＰＴ２のソースにゲートが接続されたＰチャネル
形ＦＥＴＰＴ３と、Ｐチャネル形ＦＥＴＰＴ３のドレイ
ンにゲートが接続されＰチャネル形ＦＥＴＰＴ３のドレ
インにコンデンサＣ１を介してドレインが接続されたＰ
チャネル形ＦＥＴＱＰ４と、Ｐチャネル形ＦＥＴＱＰ３
のドレインにゲートが接続されＰチャネル形ＦＥＴＱＰ
４のドレインにドレインが接続され共通電位にソースが
接続されたＮチャネル形ＦＥＴＱＮ４と、Ｐチャネル形
ＦＥＴＱＰ４のゲートにゲートが接続されＰチャネル形
ＦＥＴＱＰ４のソースにソースが接続されたＰチャネル
形ＦＥＴＱＰ５と、Ｎチャネル形ＦＥＴＱＮ４のゲート
にゲートが接続されＰチャネル形ＦＥＴＱＰ５のドレイ
ンおよびＰチャネル形ＦＥＴＱＰ １のソースにドレイ
ンが接続され共通電位にソースが接続されたＰチャネル
形ＦＥＴＱＮ５と、信号Ｆ１を入力する縦続接続された
偶数のインバータからなるインバータ群ＩＶ２と、電源
にソースおよびゲートが接続されＰチャネル形ＦＥＴＱ
Ｐ５のソースおよびコンデンサＣ２を介してインバータ
群ＩＶ２の出力にドレインが接続されたＰチャネル形Ｆ
ＥＴＰＴ４とを含む。
ここで本発明の特徴とするところは、第１図に示す点線
で囲む部分Ｉ、■である。すなわち、上記バッファ手段
は、活性化入力信号ＲＡＳの立下がり時に、ワード線Ｗ
Ｌを共通電位から電源電位Ｖｃｃ以上に昇圧して所定期
間後に電源電位ＶＣＣにもどす第一の昇圧手段と、活性
化入力信号ＲＡＳの立上がり時にワード線ＷＬを電源電
位Ｖ ＣＣ以上に昇圧し規定期間後に共通電位に戻す第
二の昇圧手段とを含むことにある。第一の昇圧手段は、
活性化入力信号ＲＡＳの立下がり時に立下がりセンス動
作の終了時に立上がる信号Ｔ７をゲートに入力し共通電
位にソースが接続されＰチャネル形ＦＥＴＰＴ３のドレ
インにドレインが接続されたＰチャネルＦＥＴＰＴ５と
、センス動作の終了時に立上がる信号Ｆ３を人力する縦
続接続された偶数のインバータからなるインバータ群Ｉ
Ｖ３と、信号Ｆ３をソースに入力し電源電位Ｖｃｃにゲ
ートが接続されインバータ群ＩＶ３の出力にコンデンサ
Ｃ３を介して接続されたＰチャネル形ＦＥＴＰＴ６と、
電源電位Ｖ。０にソースが接続されＰチャネル形ＦＥＴ
ＰＴ６のドレインにゲートが接続されＰチャネル形ＦＥ
ＴＱＰ５のドレインにドレインが接続されたＰ形ＦＥＴ
ＰＴ７とから構成される。
で囲む部分Ｉ、■である。すなわち、上記バッファ手段
は、活性化入力信号ＲＡＳの立下がり時に、ワード線Ｗ
Ｌを共通電位から電源電位Ｖｃｃ以上に昇圧して所定期
間後に電源電位ＶＣＣにもどす第一の昇圧手段と、活性
化入力信号ＲＡＳの立上がり時にワード線ＷＬを電源電
位Ｖ ＣＣ以上に昇圧し規定期間後に共通電位に戻す第
二の昇圧手段とを含むことにある。第一の昇圧手段は、
活性化入力信号ＲＡＳの立下がり時に立下がりセンス動
作の終了時に立上がる信号Ｔ７をゲートに入力し共通電
位にソースが接続されＰチャネル形ＦＥＴＰＴ３のドレ
インにドレインが接続されたＰチャネルＦＥＴＰＴ５と
、センス動作の終了時に立上がる信号Ｆ３を人力する縦
続接続された偶数のインバータからなるインバータ群Ｉ
Ｖ３と、信号Ｆ３をソースに入力し電源電位Ｖｃｃにゲ
ートが接続されインバータ群ＩＶ３の出力にコンデンサ
Ｃ３を介して接続されたＰチャネル形ＦＥＴＰＴ６と、
電源電位Ｖ。０にソースが接続されＰチャネル形ＦＥＴ
ＰＴ６のドレインにゲートが接続されＰチャネル形ＦＥ
ＴＱＰ５のドレインにドレインが接続されたＰ形ＦＥＴ
ＰＴ７とから構成される。
さらに、第二の昇圧手段は、活性化入力信号ＲＡＳの立
上がり時に立下がる信号Ｆ３を入力する第一の昇圧手段
の一部分である縦続接続された偶数のインバータからな
るインバータ群ＩＶ３、信号Ｆ３をソースに人力し電源
電位ＶＣＣにゲートが接続されインバータ群ＩＶ３の出
力にコンデンサＣ３を介して接続されたＰチャネル形Ｆ
ＥＴＰＴ６および、電源電位ＶＣＣにソースが接続され
Ｐチャネル形ＦＥＴＰＴ６のドレインにゲートが接続さ
れＰチャネル形ＦＥＴＱＰ５のドレインにドレインが接
続されたＰ形ＦＥＴＰＴ７と、活性化入力信号ＲＡＳの
立上がり時に立上がりリセット時に立下がる信号Ｆ４を
入力する縦続接続された偶数のインバータからなるイン
バータ群ＩＶ４と、電源電位ＶＣＣにソースおよびゲー
トが接続されインバータ群ＩＶ４にコンデンサＣ４を介
してドレインが接続されたＰチャネル形ＦＥＴＰＴ８と
、信号Ｆ４にインバータ群ＩＶ４のうちの一部を介して
ソースが接続されたＰチャネル形ＦＥＴＰＴ９と、Ｐチ
ャネル形ＦＥＴＰＴ８のドレインにソースが接続されＰ
チャネル形ＦＥＴＰＴ９のドレインにゲートが接続され
Ｐチャネル形ＦＥＴＱＰ５のドレインにドレインが接続
されたＰチャネル形ＦＥＴＰＴＩＯとを含む。
上がり時に立下がる信号Ｆ３を入力する第一の昇圧手段
の一部分である縦続接続された偶数のインバータからな
るインバータ群ＩＶ３、信号Ｆ３をソースに人力し電源
電位ＶＣＣにゲートが接続されインバータ群ＩＶ３の出
力にコンデンサＣ３を介して接続されたＰチャネル形Ｆ
ＥＴＰＴ６および、電源電位ＶＣＣにソースが接続され
Ｐチャネル形ＦＥＴＰＴ６のドレインにゲートが接続さ
れＰチャネル形ＦＥＴＱＰ５のドレインにドレインが接
続されたＰ形ＦＥＴＰＴ７と、活性化入力信号ＲＡＳの
立上がり時に立上がりリセット時に立下がる信号Ｆ４を
入力する縦続接続された偶数のインバータからなるイン
バータ群ＩＶ４と、電源電位ＶＣＣにソースおよびゲー
トが接続されインバータ群ＩＶ４にコンデンサＣ４を介
してドレインが接続されたＰチャネル形ＦＥＴＰＴ８と
、信号Ｆ４にインバータ群ＩＶ４のうちの一部を介して
ソースが接続されたＰチャネル形ＦＥＴＰＴ９と、Ｐチ
ャネル形ＦＥＴＰＴ８のドレインにソースが接続されＰ
チャネル形ＦＥＴＰＴ９のドレインにゲートが接続され
Ｐチャネル形ＦＥＴＱＰ５のドレインにドレインが接続
されたＰチャネル形ＦＥＴＰＴＩＯとを含む。
このような構成のＭＯＳダイナミックＲＡＭの動作につ
いて説明する。第２図は本発明のＭＯＳダイナミックＲ
ＡＭの各信号波形のタイムチャートである。
いて説明する。第２図は本発明のＭＯＳダイナミックＲ
ＡＭの各信号波形のタイムチャートである。
第１図および第２図において、まずアクティブ動作の場
合について述べる。活性化入力信号ＲＡ百が立下がり行
アドレスが決まり選択されたＸ軸デコーダＸＤＥＣの出
力部の節点Ｎ１がｒｌＪ→ｒＨＪおよび節点Ｎ２がｒＨ
Ｊ→「Ｌ」と変化し、プリチャージ信号Ｐ１がｒ）（Ｊ
→「Ｌ」、またプリチャージ信号Ｐ２ｒＬＪ→ｒＨＪと
なる。また信号がｒＨ，）−ｒＬ４になる。次に信号Ｆ
１が「Ｌ」→ｒ）（Ｊとなって節点Ｎ５、信号ＦＲ、ワ
ード線ＷＬの順に電源電位Ｖ。Ｃ以上の信号が伝達され
ワード線ＷＬに電源電位Ｖ。。以上の電圧が印加される
。そしてセンス動作が終了するころ信号Ｆ２がｒｌＪ→
ｒ）（Ｊになり節点Ｎ３を「Ｌ」にする。それから信号
Ｆ３をｒｌＪ→「Ｈ」にすると節点Ｎ６は電源電位Ｖ。
合について述べる。活性化入力信号ＲＡ百が立下がり行
アドレスが決まり選択されたＸ軸デコーダＸＤＥＣの出
力部の節点Ｎ１がｒｌＪ→ｒＨＪおよび節点Ｎ２がｒＨ
Ｊ→「Ｌ」と変化し、プリチャージ信号Ｐ１がｒ）（Ｊ
→「Ｌ」、またプリチャージ信号Ｐ２ｒＬＪ→ｒＨＪと
なる。また信号がｒＨ，）−ｒＬ４になる。次に信号Ｆ
１が「Ｌ」→ｒ）（Ｊとなって節点Ｎ５、信号ＦＲ、ワ
ード線ＷＬの順に電源電位Ｖ。Ｃ以上の信号が伝達され
ワード線ＷＬに電源電位Ｖ。。以上の電圧が印加される
。そしてセンス動作が終了するころ信号Ｆ２がｒｌＪ→
ｒ）（Ｊになり節点Ｎ３を「Ｌ」にする。それから信号
Ｆ３をｒｌＪ→「Ｈ」にすると節点Ｎ６は電源電位Ｖ。
０以上に昇圧されるので信号ＦＲ，ワード線ＷＬは電源
電位Ｖ Ｃ（にクランプされることになる。
電位Ｖ Ｃ（にクランプされることになる。
次にリセット動作の場合について述べる。活性化入力信
号ＲＡＳが立上がるとまず信号Ｆ３が「Ｈ」→「Ｌ」に
なり節点Ｎ６が「Ｌ」になる。続いて信号Ｆ４が「Ｌ」
→ｒ ）（Ｊになり節点Ｎ７、Ｎ８が電源電位Ｖ。Ｃ以
上まで昇圧され節点Ｎ８の電位が信号ＦＲそしてワード
線ＷＬへと伝達され再びワード線ＷＬが電源電位ＶＣＣ
以上の電位になる。これによりメモリセルが「Ｈ」のと
きのりストア電位が電源電位Ｖ Ｃ（であることを保障
できる。
号ＲＡＳが立上がるとまず信号Ｆ３が「Ｈ」→「Ｌ」に
なり節点Ｎ６が「Ｌ」になる。続いて信号Ｆ４が「Ｌ」
→ｒ ）（Ｊになり節点Ｎ７、Ｎ８が電源電位Ｖ。Ｃ以
上まで昇圧され節点Ｎ８の電位が信号ＦＲそしてワード
線ＷＬへと伝達され再びワード線ＷＬが電源電位ＶＣＣ
以上の電位になる。これによりメモリセルが「Ｈ」のと
きのりストア電位が電源電位Ｖ Ｃ（であることを保障
できる。
その後まもなく信号Ｆ４がＨ→Ｌになり続いて信号Ｆ１
が「Ｈ」＝「Ｌ」、プリチャージ信号ＰＩが「Ｌ」→「
Ｈ」、プリチャージ信号Ｐ２がｒ）（Ｊ→「Ｌ」とリセ
ットされ節点Ｎ４が「Ｌ」→ｒ）（Ｊになり、信号ＦＲ
，ワード線ＷＬは「Ｌ」になる。
が「Ｈ」＝「Ｌ」、プリチャージ信号ＰＩが「Ｌ」→「
Ｈ」、プリチャージ信号Ｐ２がｒ）（Ｊ→「Ｌ」とリセ
ットされ節点Ｎ４が「Ｌ」→ｒ）（Ｊになり、信号ＦＲ
，ワード線ＷＬは「Ｌ」になる。
それからＸ軸デコーダＸＤＥＣ，デイジット線ＤＬ、Ｄ
Ｌおよびセンスアップのリセットが行われ節点Ｎ１がｒ
）（ｊ→「Ｌ」、節点Ｎ２が「Ｌ」→「Ｈ」、デイジッ
ト線ＤＬ、ＤＬおよびセンスアップ駆動信号ＳＡＰ、Ｓ
ＡＮは短絡されて電源電位Ｖｃｃの２になる。
Ｌおよびセンスアップのリセットが行われ節点Ｎ１がｒ
）（ｊ→「Ｌ」、節点Ｎ２が「Ｌ」→「Ｈ」、デイジッ
ト線ＤＬ、ＤＬおよびセンスアップ駆動信号ＳＡＰ、Ｓ
ＡＮは短絡されて電源電位Ｖｃｃの２になる。
第３図は本発明性の実施例ＭＯＳダイナミックＲＡＭの
ブロック構成図である。第４図は本発明のＭＯＳダイナ
ミックＲＡＭの各信号波形のタイムチャートである。
ブロック構成図である。第４図は本発明のＭＯＳダイナ
ミックＲＡＭの各信号波形のタイムチャートである。
第４図において、本発明の特徴とするところは、第４図
に示す点線で囲む部分■である。すなわち、バッファ手
段は活性化入力信号ＲＡＳの立下がり時にワード線ＷＬ
を共通電位から電源電位Ｖｃｃ以上に昇圧して所定期間
後に電源電位Ｖｃｃに戻し活性化入力信号ＲＡＳの立上
がり時にワード線ＷＬを電源電位ＶＣＣ以上に昇圧し規
定期間後に共通電位にもどす第三の昇圧手段を含むこと
にある。
に示す点線で囲む部分■である。すなわち、バッファ手
段は活性化入力信号ＲＡＳの立下がり時にワード線ＷＬ
を共通電位から電源電位Ｖｃｃ以上に昇圧して所定期間
後に電源電位Ｖｃｃに戻し活性化入力信号ＲＡＳの立上
がり時にワード線ＷＬを電源電位ＶＣＣ以上に昇圧し規
定期間後に共通電位にもどす第三の昇圧手段を含むこと
にある。
第三の昇圧手段はインバータ群ＩＶ２を構成する偶数の
インバータのうちの一つがリセット時に立上がり活性化
入力信号ＲＡＳの立上がり時に立下がる信号Ｆ５と否定
論理和をとる否定論理和回路ＮＯＲから構成される。
インバータのうちの一つがリセット時に立上がり活性化
入力信号ＲＡＳの立上がり時に立下がる信号Ｆ５と否定
論理和をとる否定論理和回路ＮＯＲから構成される。
ここで、アクティブ動作のとき活性化入力信号ＲＡＳが
立下がりワード線ＷＬが電源電位ＶＣＣ以上に昇圧され
センス動作が行われる。次に、信号Ｆ５がｒＬＪ−、ｒ
）（Ｊになり節点Ｎ５が電源電位ＶＣＣまたはＴｉ源電
位Ｖ。０より若干低い電位までダウンする。すると信号
ＦＲ、ワード線ＷＬも同電位までダウンする。
立下がりワード線ＷＬが電源電位ＶＣＣ以上に昇圧され
センス動作が行われる。次に、信号Ｆ５がｒＬＪ−、ｒ
）（Ｊになり節点Ｎ５が電源電位ＶＣＣまたはＴｉ源電
位Ｖ。０より若干低い電位までダウンする。すると信号
ＦＲ、ワード線ＷＬも同電位までダウンする。
次にリセット動作のとき活性化入力信号ＲＡＳが立上が
って信号Ｆ５がｒ）（Ｊ−、ｒＬｊになる。
って信号Ｆ５がｒ）（Ｊ−、ｒＬｊになる。
すると節点Ｎ５が再び電源電位ＶＣＣ以上に昇圧される
ので信号ＦＲ、ワード線ＷＬも電源電位ＶＣＣ以上に昇
圧される。その後まもな〈従来例と同じリセット動作に
よりリセットされる。
ので信号ＦＲ、ワード線ＷＬも電源電位ＶＣＣ以上に昇
圧される。その後まもな〈従来例と同じリセット動作に
よりリセットされる。
以上説明したように、本発明は、活性化入力信号（ＲＡ
Ｓ）を長時間「Ｌ」にして使用する場合でも、メモリセ
ルトランジスタのゲート酸化膜に電源電位以上の電圧が
長時間印加されることがなく、経時絶縁劣化を防止でき
る優れた効果がある。
Ｓ）を長時間「Ｌ」にして使用する場合でも、メモリセ
ルトランジスタのゲート酸化膜に電源電位以上の電圧が
長時間印加されることがなく、経時絶縁劣化を防止でき
る優れた効果がある。
第１図は本発明一実施例ＭＯＳダイナミックＲＡＭのブ
ロック構成図。 第２図は本発明のＭＯＳダイナミックＲＡＭの動作を示
すブロック構成図。 第３図は本発明性の実施例ＭＯＳダイナミックＲＡＭの
ブロック構成図。 第４図は本発明性の実施例ＭＯＳダイナミックＲＡＭの
動作を示すシーケンス図。 第５図はメモリセルアレイ部のブロック構成図。 第６図は従来例のＭＯＳダイナミックＲＡＭのブロック
構成図。 第７図は従来例のＭＯＳダイナミックＲＡＭの動作を示
すシーケンス図。 ０１〜Ｃ４・・・コンデンサ、ＤＬ、Ｄ工・・・デイジ
ット線、Ｆｌ、丁Ｔ、Ｆ３、Ｆ４、Ｆ６、ＦＲ・・・信
号、Ｎ１〜Ｎ８・・・節点、Ｐｌ、ｐ ２−プリチャー
ジ信号、ＱＰＩ−ＱＰ５、ＰＴ １−ＰＴＩＯ・・・Ｐ
チャネル形ＦＥＴ５ＱＮＩ〜ＱＮ５−・・Ｎチャネル形
ＦＥＴ、ＲＡＳ・・・活性化入力信号、ＳＡＰ、百ＡＮ
・・・センスアップ駆動信号、ＶＣＣ・・・電源電位、
ＷＬ・・・ワード線、ＸＤＥＣ・・・Ｘ軸デコーダ。
ロック構成図。 第２図は本発明のＭＯＳダイナミックＲＡＭの動作を示
すブロック構成図。 第３図は本発明性の実施例ＭＯＳダイナミックＲＡＭの
ブロック構成図。 第４図は本発明性の実施例ＭＯＳダイナミックＲＡＭの
動作を示すシーケンス図。 第５図はメモリセルアレイ部のブロック構成図。 第６図は従来例のＭＯＳダイナミックＲＡＭのブロック
構成図。 第７図は従来例のＭＯＳダイナミックＲＡＭの動作を示
すシーケンス図。 ０１〜Ｃ４・・・コンデンサ、ＤＬ、Ｄ工・・・デイジ
ット線、Ｆｌ、丁Ｔ、Ｆ３、Ｆ４、Ｆ６、ＦＲ・・・信
号、Ｎ１〜Ｎ８・・・節点、Ｐｌ、ｐ ２−プリチャー
ジ信号、ＱＰＩ−ＱＰ５、ＰＴ １−ＰＴＩＯ・・・Ｐ
チャネル形ＦＥＴ５ＱＮＩ〜ＱＮ５−・・Ｎチャネル形
ＦＥＴ、ＲＡＳ・・・活性化入力信号、ＳＡＰ、百ＡＮ
・・・センスアップ駆動信号、ＶＣＣ・・・電源電位、
ＷＬ・・・ワード線、ＸＤＥＣ・・・Ｘ軸デコーダ。
Claims (1)
- 【特許請求の範囲】 １、メモリセルに接続されたワード線と、活性化入力信
号に同期して選択されたアドレス出力を立下げまたは立
上げるＸ軸デコーダと、上記アドレス出力に接続され上
記活性化入力信号の立下がり時に上記ワード線を共通電
位から電源電位以上に昇圧し活性化入力信号の立上がり
時にこのワード線を共通電位にもどすバッファ手段とを
備えたＭＯＳダイナミックＲＡＭにおいて、 上記バッファ手段は、上記活性化入力信号の立下がり時
に上記ワード線を共通電位から電源電位以上に昇圧して
所定期間後に電源電位にもどす第一の昇圧手段と、上記
活性化入力信号の立上がり時に上記ワード線を電源電圧
以上に昇圧し規定期間後に共通電位にもどす第二の昇圧
手段とを含むことを特徴とするＭＯＳダイナミックＲＡ
Ｍ。 ２、メモリセルに接続されたワード線と、活性化入力信
号に同期して選択されたアドレス出力を立下げまたは立
上げるＸ軸デコーダと、上記アドレス出力に接続され上
記活性化入力信号の立下がり時に上記ワード線を共通電
位から電源電位以上に昇圧し活性化入力信号の立上がり
時にこのワード線を共通電位にもどすバッファ手段とを
備えたＭＯＳダイナミックＲＡＭにおいて、 上記バッファ手段は、上記活性化入力信号の立下がり時
に上記ワード線を共通電位から電源電位以上に昇圧して
所定期間後に電源電位にもどし上記活性化入力信号の立
上がり時に上記ワード線を電源電圧以上に昇圧し規定期
間後に共通電位にもどす第三の昇圧手段とを含む ことを特徴とするＭＯＳダイナミックＲＡＭ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2151287A JPH0442494A (ja) | 1990-06-08 | 1990-06-08 | Ｍｏｓダイナミックｒａｍ |
| DE69130589T DE69130589T2 (de) | 1990-06-08 | 1991-06-07 | Halbleiterspeicheranordnung mit einer Treiberschaltung zur zweifachen Wortleitungsspannungserhöhung |
| EP91109345A EP0460694B1 (en) | 1990-06-08 | 1991-06-07 | Semiconductor memory device having a driver unit for boosting a word line twice |
| KR1019910009371A KR950009230B1 (ko) | 1990-06-08 | 1991-06-07 | 반도체 메모리 장치 |
| US07/712,751 US5287325A (en) | 1990-06-08 | 1991-06-10 | Semiconductor memory device having a driver unit for boosting a word line twice |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2151287A JPH0442494A (ja) | 1990-06-08 | 1990-06-08 | Ｍｏｓダイナミックｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0442494A true JPH0442494A (ja) | 1992-02-13 |
Family
ID=15515386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2151287A Pending JPH0442494A (ja) | 1990-06-08 | 1990-06-08 | Ｍｏｓダイナミックｒａｍ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5287325A (ja) |
| EP (1) | EP0460694B1 (ja) |
| JP (1) | JPH0442494A (ja) |
| KR (1) | KR950009230B1 (ja) |
| DE (1) | DE69130589T2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07197468A (ja) * | 1993-12-28 | 1995-08-01 | Tenox Corp | 緩斜面の急勾配化工法 |
| US6115319A (en) * | 1997-02-14 | 2000-09-05 | Hitachi, Ltd. | Dynamic RAM having word line voltage intermittently boosted in synchronism with an external clock signal |
| US6331740B1 (en) | 1999-05-21 | 2001-12-18 | Honda Giken Kogyo Kabushiki Kaisha | Engine generator unit |
| JP2013004136A (ja) * | 2011-06-15 | 2013-01-07 | Elpida Memory Inc | 半導体装置 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2739802B2 (ja) * | 1992-12-01 | 1998-04-15 | 日本電気株式会社 | ダイナミックｒａｍ装置 |
| KR960011206B1 (ko) * | 1993-11-09 | 1996-08-21 | 삼성전자 주식회사 | 반도체메모리장치의 워드라인구동회로 |
| US5724286A (en) * | 1994-12-14 | 1998-03-03 | Mosaid Technologies Incorporated | Flexible DRAM array |
| KR0158485B1 (ko) * | 1995-03-31 | 1999-02-01 | 김광호 | 본딩옵션용 워드라인전압 승압회로 |
| US6468855B2 (en) | 1998-08-14 | 2002-10-22 | Monolithic System Technology, Inc. | Reduced topography DRAM cell fabricated using a modified logic process and method for operating same |
| US6509595B1 (en) * | 1999-06-14 | 2003-01-21 | Monolithic System Technology, Inc. | DRAM cell fabricated using a modified logic process and method for operating same |
| US6573548B2 (en) | 1998-08-14 | 2003-06-03 | Monolithic System Technology, Inc. | DRAM cell having a capacitor structure fabricated partially in a cavity and method for operating same |
| US6147914A (en) * | 1998-08-14 | 2000-11-14 | Monolithic System Technology, Inc. | On-chip word line voltage generation for DRAM embedded in logic process |
| JP3856424B2 (ja) | 2000-12-25 | 2006-12-13 | 株式会社東芝 | 半導体記憶装置 |
| KR20030070448A (ko) * | 2002-02-25 | 2003-08-30 | (주) 미건티알아이 | 초음파식 벼 활성화 조절기 및 그 조절방법 |
| US6721210B1 (en) * | 2002-08-30 | 2004-04-13 | Nanoamp Solutions, Inc. | Voltage boosting circuit for a low power semiconductor memory |
| US7323379B2 (en) | 2005-02-03 | 2008-01-29 | Mosys, Inc. | Fabrication process for increased capacitance in an embedded DRAM memory |
| US7525853B2 (en) * | 2005-08-12 | 2009-04-28 | Spansion Llc | Semiconductor device and method for boosting word line |
| JP2007220234A (ja) * | 2006-02-17 | 2007-08-30 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| US8331132B2 (en) | 2010-08-03 | 2012-12-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Adaptive write bit line and word line adjusting mechanism for memory |
| US8526266B2 (en) * | 2011-01-21 | 2013-09-03 | Qualcomm Incorporated | Row-decoder circuit and method with dual power systems |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62501807A (ja) * | 1985-02-08 | 1987-07-16 | アメリカン テレフォン アンド テレグラフ カムパニ− | ブ−スト語ラインを有する半導体メモリ |
| JPH01162296A (ja) * | 1987-12-19 | 1989-06-26 | Sony Corp | Ｄｒａｍ |
| JPH02247892A (ja) * | 1989-03-20 | 1990-10-03 | Fujitsu Ltd | ダイナミックランダムアクセスメモリ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5718080A (en) * | 1980-07-07 | 1982-01-29 | Mitsubishi Electric Corp | Readout and rewrite-in method for dynamic mos semiconductor memory |
| DE3278833D1 (en) * | 1981-03-17 | 1988-09-01 | Hitachi Ltd | Dynamic type semiconductor monolithic memory |
| JPS6437797A (en) * | 1987-08-03 | 1989-02-08 | Oki Electric Ind Co Ltd | Eprom device |
| US4896297A (en) * | 1987-10-23 | 1990-01-23 | Mitsubishi Denki Kabushiki Kaisha | Circuit for generating a boosted signal for a word line |
-
1990
- 1990-06-08 JP JP2151287A patent/JPH0442494A/ja active Pending
-
1991
- 1991-06-07 EP EP91109345A patent/EP0460694B1/en not_active Expired - Lifetime
- 1991-06-07 DE DE69130589T patent/DE69130589T2/de not_active Expired - Lifetime
- 1991-06-07 KR KR1019910009371A patent/KR950009230B1/ko not_active IP Right Cessation
- 1991-06-10 US US07/712,751 patent/US5287325A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62501807A (ja) * | 1985-02-08 | 1987-07-16 | アメリカン テレフォン アンド テレグラフ カムパニ− | ブ−スト語ラインを有する半導体メモリ |
| JPH01162296A (ja) * | 1987-12-19 | 1989-06-26 | Sony Corp | Ｄｒａｍ |
| JPH02247892A (ja) * | 1989-03-20 | 1990-10-03 | Fujitsu Ltd | ダイナミックランダムアクセスメモリ |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07197468A (ja) * | 1993-12-28 | 1995-08-01 | Tenox Corp | 緩斜面の急勾配化工法 |
| US6115319A (en) * | 1997-02-14 | 2000-09-05 | Hitachi, Ltd. | Dynamic RAM having word line voltage intermittently boosted in synchronism with an external clock signal |
| US6331740B1 (en) | 1999-05-21 | 2001-12-18 | Honda Giken Kogyo Kabushiki Kaisha | Engine generator unit |
| JP2013004136A (ja) * | 2011-06-15 | 2013-01-07 | Elpida Memory Inc | 半導体装置 |
| US9076503B2 (en) | 2011-06-15 | 2015-07-07 | Ps4 Luxco S.A.R.L. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0460694A2 (en) | 1991-12-11 |
| EP0460694A3 (en) | 1993-03-17 |
| EP0460694B1 (en) | 1998-12-09 |
| US5287325A (en) | 1994-02-15 |
| DE69130589D1 (de) | 1999-01-21 |
| DE69130589T2 (de) | 1999-07-15 |
| KR920001529A (ko) | 1992-01-30 |
| KR950009230B1 (ko) | 1995-08-18 |
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|---|---|---|
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