JPH065096A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
- Publication number
- JPH065096A JPH065096A JP4187499A JP18749992A JPH065096A JP H065096 A JPH065096 A JP H065096A JP 4187499 A JP4187499 A JP 4187499A JP 18749992 A JP18749992 A JP 18749992A JP H065096 A JPH065096 A JP H065096A
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- memory cell
- signal input
- discharge control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 ＲＡＭ回路をテストする際に生じる自然の保
持抜けを待つことなく、短時間でテストを完了すること
が可能な半導体記憶回路を得る。 【構成】 メモリセル４０１に接続される信号入出力線
１０４，１０５と接地との間にＭＯＳトランジスタ５０
１，５０２のソース・ドレインを接続し、かつゲートに
ディスチャージ制御線１０６を接続し、このディスチャ
ージ制御線１０６に信号を加えてＭＯＳトランジスタ５
０１，５０２をＯＮさせ、信号入出力線１０４，１０５
を接地することで、メモリセル４０１に保持したデータ
を強制的に放電させ、保持抜け時間を短縮し、テストの
迅速化を図る。
持抜けを待つことなく、短時間でテストを完了すること
が可能な半導体記憶回路を得る。 【構成】 メモリセル４０１に接続される信号入出力線
１０４，１０５と接地との間にＭＯＳトランジスタ５０
１，５０２のソース・ドレインを接続し、かつゲートに
ディスチャージ制御線１０６を接続し、このディスチャ
ージ制御線１０６に信号を加えてＭＯＳトランジスタ５
０１，５０２をＯＮさせ、信号入出力線１０４，１０５
を接地することで、メモリセル４０１に保持したデータ
を強制的に放電させ、保持抜け時間を短縮し、テストの
迅速化を図る。
Description
【０００１】本発明は半導体記憶回路に関し、特にテス
ト時間の短縮を図った半導体記憶回路に関する。
ト時間の短縮を図った半導体記憶回路に関する。
【０００２】
【従来の技術】記憶回路（メモリ回路）の一種であるラ
ンダムアクセスメモリ（以下、ＲＡＭと称する）回路を
例に説明する。従来のＲＡＭ回路は、図３に示すような
４個のＮチャネル型ＭＯＳトランジスタ（以下、「ＭＯ
Ｓトランジスタ」と略す）２０３，２０４，２０６，２
０７でメモリセル（メモリ保持回路）４０１が構成さ
れ、更に４個のＭＯＳトランジスタ２０１，２０２，２
０５，２０８で２種のデータ（「０」，「１」）の書込
み・保持・読みだし（以下、単に「保持等」と略する）
が可能とされる。尚、図３には２ビット分のＲＡＭ回路
を記載しており、メモリセル４０２は４０１と同じ構成
であることを示している。このＲＡＭ回路では、書込み
・読み出しの際はクロック信号線１０１のタイミングに
基づき、トランジスタ２０１，２０２，２０５，２０８
をオン，オフ制御することで、ワード線１０２，１０
３、信号入出力線１０４，１０５を介して行われる。
尚、３０１，３０２は仮想コンデンサである。
ンダムアクセスメモリ（以下、ＲＡＭと称する）回路を
例に説明する。従来のＲＡＭ回路は、図３に示すような
４個のＮチャネル型ＭＯＳトランジスタ（以下、「ＭＯ
Ｓトランジスタ」と略す）２０３，２０４，２０６，２
０７でメモリセル（メモリ保持回路）４０１が構成さ
れ、更に４個のＭＯＳトランジスタ２０１，２０２，２
０５，２０８で２種のデータ（「０」，「１」）の書込
み・保持・読みだし（以下、単に「保持等」と略する）
が可能とされる。尚、図３には２ビット分のＲＡＭ回路
を記載しており、メモリセル４０２は４０１と同じ構成
であることを示している。このＲＡＭ回路では、書込み
・読み出しの際はクロック信号線１０１のタイミングに
基づき、トランジスタ２０１，２０２，２０５，２０８
をオン，オフ制御することで、ワード線１０２，１０
３、信号入出力線１０４，１０５を介して行われる。
尚、３０１，３０２は仮想コンデンサである。
【０００３】ここでＲＡＭ回路に「１」を書込み、その
値の読み出しに関するテスト（以下、「ＲＡＭ保持テス
ト」と称する）について、図４及び図５に示すタイミン
グチャートを参照して説明する。トランジスタ２０１，
２０２のゲートにはクロック信号線１０１が接続されて
おり、このクロック信号線１０１にはＳ４１に示すよう
な信号が供給されているため、信号Ｓ４１に従って信号
入出力線１０４及び１０５には、電源ＶDDから４−１の
期間中電荷が蓄積されていき、電源ＶDDと同電位
（「１」レベル）になる（この動作を「プリチャージ」
と呼ぶ）。次に、４−２の期間にワード線１０２に信号
Ｓ４２が供給される。そのためＭＯＳトランジスタ２０
５，２０８が導通する。このときメモリセル４０１のａ
１点の電位は「１」レベル、ｂ１点の電位はＧＮＤ電位
（「０」レベル）となっている。よって信号入出力線１
０４には「１」レベル（信号Ｓ４４）が、信号入出力線
１０５には「０」レベル（信号Ｓ４５）が出力される。
値の読み出しに関するテスト（以下、「ＲＡＭ保持テス
ト」と称する）について、図４及び図５に示すタイミン
グチャートを参照して説明する。トランジスタ２０１，
２０２のゲートにはクロック信号線１０１が接続されて
おり、このクロック信号線１０１にはＳ４１に示すよう
な信号が供給されているため、信号Ｓ４１に従って信号
入出力線１０４及び１０５には、電源ＶDDから４−１の
期間中電荷が蓄積されていき、電源ＶDDと同電位
（「１」レベル）になる（この動作を「プリチャージ」
と呼ぶ）。次に、４−２の期間にワード線１０２に信号
Ｓ４２が供給される。そのためＭＯＳトランジスタ２０
５，２０８が導通する。このときメモリセル４０１のａ
１点の電位は「１」レベル、ｂ１点の電位はＧＮＤ電位
（「０」レベル）となっている。よって信号入出力線１
０４には「１」レベル（信号Ｓ４４）が、信号入出力線
１０５には「０」レベル（信号Ｓ４５）が出力される。
【０００４】又、ＲＡＭ回路に「０」レベルが保持され
ている時の読みだしの波形を表したものが、信号Ｓ４３
〜Ｓ４５の波形における４−３，４−４の期間である。
この動作も上述したものと同じ原理で行われる。この読
み出しレベルと最初の書込みレベルとを比較して、同レ
ベルならばこのＲＡＭ回路は正常であることがわかる。
ている時の読みだしの波形を表したものが、信号Ｓ４３
〜Ｓ４５の波形における４−３，４−４の期間である。
この動作も上述したものと同じ原理で行われる。この読
み出しレベルと最初の書込みレベルとを比較して、同レ
ベルならばこのＲＡＭ回路は正常であることがわかる。
【０００５】
【発明が解決しようとする課題】さて、実際にＲＡＭ回
路が値を保持しているかをテストする場合を考える。Ｒ
ＡＭ回路が正常な場合は、プリチャージ後に「１」を読
みだしても信号Ｓ４４の４−２の期間のように「１」を
保持している。しかしＲＡＭ回路が不良で、たとえばＭ
ＯＳトランジスタ２０６の不良（ドレイン−ａ１点間が
オープンしている等）の場合、図５の信号Ｓ５３の５−
１の期間のように、始めは「１」が出力されるが、時間
の経過によってチャージされていた電荷がトランジスタ
のゲート電極等を介してのリークのため、次第に減少
し、電位が低下していくことになる。この現象を「保持
抜け」と呼ぶ。
路が値を保持しているかをテストする場合を考える。Ｒ
ＡＭ回路が正常な場合は、プリチャージ後に「１」を読
みだしても信号Ｓ４４の４−２の期間のように「１」を
保持している。しかしＲＡＭ回路が不良で、たとえばＭ
ＯＳトランジスタ２０６の不良（ドレイン−ａ１点間が
オープンしている等）の場合、図５の信号Ｓ５３の５−
１の期間のように、始めは「１」が出力されるが、時間
の経過によってチャージされていた電荷がトランジスタ
のゲート電極等を介してのリークのため、次第に減少
し、電位が低下していくことになる。この現象を「保持
抜け」と呼ぶ。
【０００６】従来のＲＡＭ回路のテストでは、不良時の
ためにこの保持抜け現象を考慮，想定してテストしてい
るので、保持情報の読み出しにおいてある程度の時間を
かけて（〜数秒）テストしなければならなかった。した
がって、テストに際しては、ある程度自然に保持抜けが
進むまでの時間を考慮し、その後において不良であるか
どうかを判定しなければならなかった。そのため従来の
テストでは、保持抜け考慮分の部分だけで数秒かかるこ
とがあり、テスト時間が長大になるという問題点があ
る。本発明の目的は、短時間でテストを完了することが
可能な半導体記憶回路を提供することにある。
ためにこの保持抜け現象を考慮，想定してテストしてい
るので、保持情報の読み出しにおいてある程度の時間を
かけて（〜数秒）テストしなければならなかった。した
がって、テストに際しては、ある程度自然に保持抜けが
進むまでの時間を考慮し、その後において不良であるか
どうかを判定しなければならなかった。そのため従来の
テストでは、保持抜け考慮分の部分だけで数秒かかるこ
とがあり、テスト時間が長大になるという問題点があ
る。本発明の目的は、短時間でテストを完了することが
可能な半導体記憶回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、メモリセルに
接続される信号入出力線と接地との間にＭＯＳトランジ
スタのソース・ドレインを接続し、かつゲートにディス
チャージ制御線を接続し、このディスチャージ制御線に
信号を加えてＭＯＳトランジスタをＯＮさせ、前記信号
入出力線を接地するように構成する。
接続される信号入出力線と接地との間にＭＯＳトランジ
スタのソース・ドレインを接続し、かつゲートにディス
チャージ制御線を接続し、このディスチャージ制御線に
信号を加えてＭＯＳトランジスタをＯＮさせ、前記信号
入出力線を接地するように構成する。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例を示し、同図（ａ）は回路
図、同図（ｂ）はその回路図に関するタイミングチャー
ト図である。この実施例のＲＡＭ回路では、図３に示し
た従来の回路にＭＯＳトランジスタ５０１，５０２を付
加している。尚、図３と同一部分には同一符号を付して
ある。即ち、信号入出力線１０４及び１０５にそれぞれ
ＭＯＳトランジスタ５０２，５０１のドレインを接続
し、ソースはＧＮＤに接地し、そしてゲートはディスチ
ャージ制御線１０６に接続する。
る。図１は本発明の一実施例を示し、同図（ａ）は回路
図、同図（ｂ）はその回路図に関するタイミングチャー
ト図である。この実施例のＲＡＭ回路では、図３に示し
た従来の回路にＭＯＳトランジスタ５０１，５０２を付
加している。尚、図３と同一部分には同一符号を付して
ある。即ち、信号入出力線１０４及び１０５にそれぞれ
ＭＯＳトランジスタ５０２，５０１のドレインを接続
し、ソースはＧＮＤに接地し、そしてゲートはディスチ
ャージ制御線１０６に接続する。
【０００９】このＲＡＭ回路によれば、ＲＡＭ回路が不
良のときのデータの読み出しについて説明する。例え
ば、ＭＯＳトランジスタ２０６のドレイン−ａ１点間が
オープンしている場合などは、図５に示した信号Ｓ５３
の５−１区間のように始めは「１」が出力されるが、保
持抜け現象のために、時間の経過によって、チャージさ
れていた電荷が減少していく。従来は、ある程度自然に
保持抜けが進む時間を考慮してテストしていたが、本発
明によりこの保持抜け時間を短縮することが可能とな
る。
良のときのデータの読み出しについて説明する。例え
ば、ＭＯＳトランジスタ２０６のドレイン−ａ１点間が
オープンしている場合などは、図５に示した信号Ｓ５３
の５−１区間のように始めは「１」が出力されるが、保
持抜け現象のために、時間の経過によって、チャージさ
れていた電荷が減少していく。従来は、ある程度自然に
保持抜けが進む時間を考慮してテストしていたが、本発
明によりこの保持抜け時間を短縮することが可能とな
る。
【００１０】即ち、図１（ｂ）のように、プリチャージ
後、データ読み出し期間１−２の間において、ＭＯＳト
ランジスタ５０１，５０２をディスチャージ制御線１０
６によってＯＮさせる（信号Ｓ１３）。このようにする
ことで、ＲＡＭ回路が上述したような不良であった場
合、１−１の期間でプリチャージされた電荷は、読み出
し期間１−２において、ＯＮしているＭＯＳトランジス
タ５０１，５０２のパスを通じて強制的に電荷を放出さ
せる（＝ディスチャージ）。即ち、テストによって、デ
ータ「１」を保持していないと判定できるまでの時間が
短くなるということであり、よってテスト時間を短縮で
きることになる。
後、データ読み出し期間１−２の間において、ＭＯＳト
ランジスタ５０１，５０２をディスチャージ制御線１０
６によってＯＮさせる（信号Ｓ１３）。このようにする
ことで、ＲＡＭ回路が上述したような不良であった場
合、１−１の期間でプリチャージされた電荷は、読み出
し期間１−２において、ＯＮしているＭＯＳトランジス
タ５０１，５０２のパスを通じて強制的に電荷を放出さ
せる（＝ディスチャージ）。即ち、テストによって、デ
ータ「１」を保持していないと判定できるまでの時間が
短くなるということであり、よってテスト時間を短縮で
きることになる。
【００１１】図２は本発明の第２実施例を示し、同図
（ａ）は回路図、同図（ｂ）はそのタイミングチャート
図である。この実施例では、ＭＯＳトランジスタ７０
１，７０２，７０５と、インバータ７０３，７０４とを
信号入力線６０１，信号出力線６０２，ディスチャージ
線６０３，クロック信号線６０４で接続したものであ
る。８０１は仮想コンデンサである。
（ａ）は回路図、同図（ｂ）はそのタイミングチャート
図である。この実施例では、ＭＯＳトランジスタ７０
１，７０２，７０５と、インバータ７０３，７０４とを
信号入力線６０１，信号出力線６０２，ディスチャージ
線６０３，クロック信号線６０４で接続したものであ
る。８０１は仮想コンデンサである。
【００１２】この回路では、入力線６０１より入力され
た信号Ｓ２２は、インバータ７０３，７０４、トランジ
スタ７０２で形成される回路によって、「１」レベルが
保持され、信号出力線１０２には「１」レベルが出力さ
れる（信号Ｓ２３）。しかしながら、例えば、ＭＯＳト
ランジスタ７０２が不良である場合、信号のｂ２点−ａ
２点へのフィードバックがかからず、ａ２点で保持抜け
が起こり次第に電荷が減少する。そのためデータ書込み
期間外つまりクロック信号Ｓ２１の「０」レベル区間に
おいて、ＭＯＳトランジスタ７０５のゲートに接続され
ているディスチャージ制御線１０３に信号Ｓ２４を加え
る。その結果ＯＮ状態となっているＭＯＳトランジスタ
７０５を介して、ａ２点のディスチャージが促進され
る。つまりＭＯＳトランジスタ７０５を設けた場合は、
設けない場合に比べて、ディスチャージ期間が信号Ｓ２
５に示す２−１から２−２のように短縮され、テストの
際のテスト時間が短縮されることになる。
た信号Ｓ２２は、インバータ７０３，７０４、トランジ
スタ７０２で形成される回路によって、「１」レベルが
保持され、信号出力線１０２には「１」レベルが出力さ
れる（信号Ｓ２３）。しかしながら、例えば、ＭＯＳト
ランジスタ７０２が不良である場合、信号のｂ２点−ａ
２点へのフィードバックがかからず、ａ２点で保持抜け
が起こり次第に電荷が減少する。そのためデータ書込み
期間外つまりクロック信号Ｓ２１の「０」レベル区間に
おいて、ＭＯＳトランジスタ７０５のゲートに接続され
ているディスチャージ制御線１０３に信号Ｓ２４を加え
る。その結果ＯＮ状態となっているＭＯＳトランジスタ
７０５を介して、ａ２点のディスチャージが促進され
る。つまりＭＯＳトランジスタ７０５を設けた場合は、
設けない場合に比べて、ディスチャージ期間が信号Ｓ２
５に示す２−１から２−２のように短縮され、テストの
際のテスト時間が短縮されることになる。
【００１３】
【発明の効果】以上説明したように、メモリセルに接続
された信号入出力線にＭＯＳトランジスタを接続し、デ
ィスチャージ制御線に印加する信号によってＭＯＳトラ
ンジスタをＯＮさせて信号入出力線を接地させ、データ
をディスチャージするように構成しているので、メモリ
セルにデータ保持不良がある場合に、メモリ回路のテス
ト時間を大幅に短縮できるという効果がある。
された信号入出力線にＭＯＳトランジスタを接続し、デ
ィスチャージ制御線に印加する信号によってＭＯＳトラ
ンジスタをＯＮさせて信号入出力線を接地させ、データ
をディスチャージするように構成しているので、メモリ
セルにデータ保持不良がある場合に、メモリ回路のテス
ト時間を大幅に短縮できるという効果がある。
【図１】本発明の第１実施例のＲＡＭ回路図とそのタイ
ミングチャートである。
ミングチャートである。
【図２】本発明の第２実施例のＲＡＭ回路図とそのタイ
ミングチャートである。
ミングチャートである。
【図３】従来のＲＡＭ回路図である。
【図４】図３のＲＡＭ回路図のタイミングチャートであ
る。
る。
【図５】従来回路の問題を説明するためのタイミングチ
ャートである。
ャートである。
１０１ クロック信号線 １０２，１０３ ワード線 １０４，１０５ 信号入出力線 １０６ ディスチャージ制御線 ２０１〜２０８ ＭＯＳトランジスタ ５０１，５０２ ＭＯＳトランジスタ
Claims (1)
- 【請求項１】 メモリセルに接続される信号入出力線と
接地との間にＭＯＳトランジスタのソース・ドレインを
接続し、かつゲートにディスチャージ制御線を接続し、
このディスチャージ制御線に信号を加えて前記ＭＯＳト
ランジスタをＯＮさせることで前記信号入出力線を接地
するように構成したことを特徴とする半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4187499A JPH065096A (ja) | 1992-06-22 | 1992-06-22 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4187499A JPH065096A (ja) | 1992-06-22 | 1992-06-22 | 半導体記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065096A true JPH065096A (ja) | 1994-01-14 |
Family
ID=16207135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4187499A Pending JPH065096A (ja) | 1992-06-22 | 1992-06-22 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065096A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07220500A (ja) * | 1993-01-31 | 1995-08-18 | Sgs Thomson Microelettronica Spa | 不揮発性メモリの試験方法 |
| JP2008059725A (ja) * | 2006-09-01 | 2008-03-13 | Fujitsu Ltd | 半導体装置 |
| JP2014099225A (ja) * | 2012-11-14 | 2014-05-29 | Renesas Electronics Corp | 半導体装置 |
-
1992
- 1992-06-22 JP JP4187499A patent/JPH065096A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07220500A (ja) * | 1993-01-31 | 1995-08-18 | Sgs Thomson Microelettronica Spa | 不揮発性メモリの試験方法 |
| JP2008059725A (ja) * | 2006-09-01 | 2008-03-13 | Fujitsu Ltd | 半導体装置 |
| JP2014099225A (ja) * | 2012-11-14 | 2014-05-29 | Renesas Electronics Corp | 半導体装置 |
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