JPH0479098A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0479098A JPH0479098A JP2192096A JP19209690A JPH0479098A JP H0479098 A JPH0479098 A JP H0479098A JP 2192096 A JP2192096 A JP 2192096A JP 19209690 A JP19209690 A JP 19209690A JP H0479098 A JPH0479098 A JP H0479098A
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- 230000002159 abnormal effect Effects 0.000 abstract description 2
- 239000003990 capacitor Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 8
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- 239000000872 buffer Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
Landscapes
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
電気的書換え可能な不揮発性メモリセルと揮発性ランダ
ムアクセスメモリセルをl対lに持つセルアレイを備え
る半導体記憶装置に関し、不幸にも誤書込みが起ってし
まった場合は、それが誤って、但し意識的に書込まれた
ものであるか、ノイズなどで自然に書込まれたもので−
あるかを判別するのに役立つ機能をチップ内に設けるこ
とを目的とし、 電気的書換え可能な不揮発性メモリセルと揮発性ランダ
ムアクセスメモリセルを1対1で接続して持つメモリセ
ルアレイを有する半導体記憶装置において、揮発性ラン
ダムアクセスメモリセルの記憶データが不揮発性メモリ
セルへストアされるとき、そのときのメモリアドレスを
記憶する手段を設けた構成とする。
ムアクセスメモリセルをl対lに持つセルアレイを備え
る半導体記憶装置に関し、不幸にも誤書込みが起ってし
まった場合は、それが誤って、但し意識的に書込まれた
ものであるか、ノイズなどで自然に書込まれたもので−
あるかを判別するのに役立つ機能をチップ内に設けるこ
とを目的とし、 電気的書換え可能な不揮発性メモリセルと揮発性ランダ
ムアクセスメモリセルを1対1で接続して持つメモリセ
ルアレイを有する半導体記憶装置において、揮発性ラン
ダムアクセスメモリセルの記憶データが不揮発性メモリ
セルへストアされるとき、そのときのメモリアドレスを
記憶する手段を設けた構成とする。
[産業上の利用分野]
本発明は、電気的書換え可能な不揮発性メモリセルと揮
発性ランダムアクセスメモリセルを1対1に持つセルア
レイを備える半導体記憶装置に関する。
発性ランダムアクセスメモリセルを1対1に持つセルア
レイを備える半導体記憶装置に関する。
前記種類の半導体記憶装置は、稼動中は揮発性メモリセ
ルに対して随時書込み、読取りを行ない、休止に入ると
き揮発性メモリセルの記憶データを不揮発性メモリセル
へ転送(ストア)し、動作再開時に不揮発性メモリセル
の記憶データを揮発性メモリセルへ転送(リコール)し
、休止前の状態にして動作を再開することができる。揮
発性メモリセルの各々に不揮発性メモリセルを付属させ
ておくと、上記ストア、リコールを各セル同時に行なう
ことができ、■メモリセル毎に順次ストア、リコールす
るのではないから、所要時間が僅少で済む。本発明はか
\る記憶装置の誤ストアに対処するものである。
ルに対して随時書込み、読取りを行ない、休止に入ると
き揮発性メモリセルの記憶データを不揮発性メモリセル
へ転送(ストア)し、動作再開時に不揮発性メモリセル
の記憶データを揮発性メモリセルへ転送(リコール)し
、休止前の状態にして動作を再開することができる。揮
発性メモリセルの各々に不揮発性メモリセルを付属させ
ておくと、上記ストア、リコールを各セル同時に行なう
ことができ、■メモリセル毎に順次ストア、リコールす
るのではないから、所要時間が僅少で済む。本発明はか
\る記憶装置の誤ストアに対処するものである。
前記種類の半導体記憶装置の概要を第4図に示す。メモ
リセルアレイ10は多数のワード線WL。
リセルアレイ10は多数のワード線WL。
ビット線対BL、百[、およびこれらの交点部のメモリ
セルを有するが、このメモリセルの各々はSRAMのメ
モリセル(揮発性ランダムアクセスメモリセル) M
C!lとEEFROMのメモリセル(電気的書換え可能
な不揮発性メモリセル)MCえを備えている。メモリセ
ルMC,の書込みには20V程度の高電圧を要するので
、その高電圧VHHを発生するブースタ回路12、タイ
マ回路14、ストア終了判別回路16、及びモード選択
回路18なども備える。
セルを有するが、このメモリセルの各々はSRAMのメ
モリセル(揮発性ランダムアクセスメモリセル) M
C!lとEEFROMのメモリセル(電気的書換え可能
な不揮発性メモリセル)MCえを備えている。メモリセ
ルMC,の書込みには20V程度の高電圧を要するので
、その高電圧VHHを発生するブースタ回路12、タイ
マ回路14、ストア終了判別回路16、及びモード選択
回路18なども備える。
モード選択回路18へはチップセレクト信号C5、ライ
トイネーブル信号RR、ストア信号ST、アレイリコー
ル信号dが入力する。モード選択回路18はストア信号
STをブースタ回路12、タイマ回路14、および終了
判別回路16へ出力し、またリコール信号ARをリコー
ル制御回路20へ出力する。リコール制御回路20はメ
モリセルM Ctヘリコール制御信号ARCを出力する
と共に、リコール時セル電源スイッチ■。、SWへ制御
信号を送る。
トイネーブル信号RR、ストア信号ST、アレイリコー
ル信号dが入力する。モード選択回路18はストア信号
STをブースタ回路12、タイマ回路14、および終了
判別回路16へ出力し、またリコール信号ARをリコー
ル制御回路20へ出力する。リコール制御回路20はメ
モリセルM Ctヘリコール制御信号ARCを出力する
と共に、リコール時セル電源スイッチ■。、SWへ制御
信号を送る。
複数ビットからなるメモリアクセスアドレスの一部A、
と残部AJがアドレスバッファ24と26に入り、前者
はXデコーダ28に入ってワード線選択を行ない、後者
はYデコーダ30に人、てY(コラム)ゲート32の選
択を行ない、セルアレイの読出し出力はYゲートで選択
され、センスアンプ34で増幅され、バッファ36に入
って読出しデータDOとなり、書込みデータDIはバッ
ファ38、Yゲート32を通ってセルアレイIOに入り
、ワード線で選択されたセルへ書込まれる点は通常のメ
モリと同様である。
と残部AJがアドレスバッファ24と26に入り、前者
はXデコーダ28に入ってワード線選択を行ない、後者
はYデコーダ30に人、てY(コラム)ゲート32の選
択を行ない、セルアレイの読出し出力はYゲートで選択
され、センスアンプ34で増幅され、バッファ36に入
って読出しデータDOとなり、書込みデータDIはバッ
ファ38、Yゲート32を通ってセルアレイIOに入り
、ワード線で選択されたセルへ書込まれる点は通常のメ
モリと同様である。
第5図にメモリセルMC,とMCEの具体例を示す。通
常のSRAMと同様にセルMC,はフリップフロップで
あり、本例ではデイプリージョンMOSトランジスタT
D、、TD2である負荷と、エンハンスメントMO3I
−ランジスタTE、、T’E2であるドライバからなり
、トランスファゲートT E 3 。
常のSRAMと同様にセルMC,はフリップフロップで
あり、本例ではデイプリージョンMOSトランジスタT
D、、TD2である負荷と、エンハンスメントMO3I
−ランジスタTE、、T’E2であるドライバからなり
、トランスファゲートT E 3 。
TE、を介してビット線BL、 百[へ接続する。
メモリセルM Cvは図示のように等価回路で示すと、
コンデンサCT、〜CT ff+ CT Nで構成され
、ノードN 3.N aがトランジスタT + 、 T
zを介してグランドに接続され、ノードNS (フ
ローティングゲートFC)がトランジスタT、lのゲー
トに接続される。メモリセルMC,のノード(入出力端
)N、、N、にメモリセルM CEを接続する線z、、
p、が接続され、トランジスタT2はリコール制御信号
ARCを受けるトランジスタTAと共に線!2に挿入さ
れる。線f、、ff12はトランジスタT I、 T
2のゲートに接続され、線!1はコンデンサCT oを
介してグランドへ、線12は前記のトランジスタTA、
TMを介してグランドへ接続される。
コンデンサCT、〜CT ff+ CT Nで構成され
、ノードN 3.N aがトランジスタT + 、 T
zを介してグランドに接続され、ノードNS (フ
ローティングゲートFC)がトランジスタT、lのゲー
トに接続される。メモリセルMC,のノード(入出力端
)N、、N、にメモリセルM CEを接続する線z、、
p、が接続され、トランジスタT2はリコール制御信号
ARCを受けるトランジスタTAと共に線!2に挿入さ
れる。線f、、ff12はトランジスタT I、 T
2のゲートに接続され、線!1はコンデンサCT oを
介してグランドへ、線12は前記のトランジスタTA、
TMを介してグランドへ接続される。
SRAMのメモリセルMC,への書込み/続出しは通常
の通りである。このメモリセルM Csが記憶するデー
タをHEFROMのメモリセルMCEへストアさせるに
は、モード選択回路18がストア信号STを出力する。
の通りである。このメモリセルM Csが記憶するデー
タをHEFROMのメモリセルMCEへストアさせるに
は、モード選択回路18がストア信号STを出力する。
今、セルMC,の記憶データは“0”で例えばN、がH
(5V) 、N2がL(0■)、であったとすると、ト
ランジスタT、はオン、T2はオフであり、セルMC,
のノードN3がグランド電位になる。信号STでブース
タ回路12は高電圧VIIMを発生する(本例ではクロ
ックが4個入って20Vを発生する)から、セルMCE
はこれを受けてコンデンサCT、は該■□に充電され、
またコンデンサCT、、CT、、CT2はこれら3個が
直列の状態で該VM14を受ける。コンデンサCT、は
トンネル膜を有するもので、該膜を通して電荷の出入が
あるから、上記状態ではFC(N5)は正に帯電する。
(5V) 、N2がL(0■)、であったとすると、ト
ランジスタT、はオン、T2はオフであり、セルMC,
のノードN3がグランド電位になる。信号STでブース
タ回路12は高電圧VIIMを発生する(本例ではクロ
ックが4個入って20Vを発生する)から、セルMCE
はこれを受けてコンデンサCT、は該■□に充電され、
またコンデンサCT、、CT、、CT2はこれら3個が
直列の状態で該VM14を受ける。コンデンサCT、は
トンネル膜を有するもので、該膜を通して電荷の出入が
あるから、上記状態ではFC(N5)は正に帯電する。
これがセルMCEの0′”記憶状態であり、トランジス
タTMはオンである。
タTMはオンである。
セルMC,の記憶データが“1′°で、本例ではノード
N、がし、ノードN2がHであると、トランジスタT、
でオフ、T2がオンになり、セルMCEはノードN4が
グランド電位になる。今度はコンデンサCT3がVMH
に充電され、またコンデンサCT、、CT、、CT、が
これら3個直列でVHHを受け、FG(Ns)は負に帯
電する。これがセルMCEの“1”記憶状態であり、ト
ランジスタT。
N、がし、ノードN2がHであると、トランジスタT、
でオフ、T2がオンになり、セルMCEはノードN4が
グランド電位になる。今度はコンデンサCT3がVMH
に充電され、またコンデンサCT、、CT、、CT、が
これら3個直列でVHHを受け、FG(Ns)は負に帯
電する。これがセルMCEの“1”記憶状態であり、ト
ランジスタT。
はオフである。
リコール時にはモード選択回路18はリコール信号AR
を出し、リコール制御回路20はこれを受けてHレベル
のリコール制御信号ARCを出力する。この信号ARC
を受けて、トランジスタTAはオンになる。セルMCE
の記憶データが“0゛ならトランジスタT、はオンであ
るから、セルMC5のノードN2はTA、T、を通って
グランドに落され、ノードN、はコンデンサCT、を介
してグランドへ接続されるので、セルMC,の電源VC
Cを上げて行くとN、がH,N、がし、トランジスタT
E2がオン、TE、がオフになる。これでセルMC,は
“0°′記憶状態に戻る。
を出し、リコール制御回路20はこれを受けてHレベル
のリコール制御信号ARCを出力する。この信号ARC
を受けて、トランジスタTAはオンになる。セルMCE
の記憶データが“0゛ならトランジスタT、はオンであ
るから、セルMC5のノードN2はTA、T、を通って
グランドに落され、ノードN、はコンデンサCT、を介
してグランドへ接続されるので、セルMC,の電源VC
Cを上げて行くとN、がH,N、がし、トランジスタT
E2がオン、TE、がオフになる。これでセルMC,は
“0°′記憶状態に戻る。
セルMCEが“1゛記憶状態、トランジスタT8はオフ
、であると、セルMC,の電源VCCを上げて行くとノ
ードN2はそれに従ってプルアップされ、ノードN、は
コンデンサCT、があるのでプルアップされるのが遅れ
る。従ってN2がH,N。
、であると、セルMC,の電源VCCを上げて行くとノ
ードN2はそれに従ってプルアップされ、ノードN、は
コンデンサCT、があるのでプルアップされるのが遅れ
る。従ってN2がH,N。
がり、TE、がオン、T E tがオフになり、セルM
C,は“1゛′記憶状態に戻る。
C,は“1゛′記憶状態に戻る。
外部からモード選択回路18へストア/リコール指令信
号!7/71を入力し、モード選択回路18がストア/
リコール信号S T/A Rを出力すると、セルアレイ
10の全セルで一斉に上記のストア/リコールが行なわ
れ、不揮発性メモリセルMC,へのデータの退避、揮発
性メモリセルMC。
号!7/71を入力し、モード選択回路18がストア/
リコール信号S T/A Rを出力すると、セルアレイ
10の全セルで一斉に上記のストア/リコールが行なわ
れ、不揮発性メモリセルMC,へのデータの退避、揮発
性メモリセルMC。
へのデータ復帰が微小時間で行なわれる。
この種の記憶装置の容量は余り大きくはなく、例えば2
56X4ビツトである。また、第4図のストア終了判定
回路16は、上記■HHを発生するパルスの発生を見て
おり、予定の4パルス発生でストア終了とする。
56X4ビツトである。また、第4図のストア終了判定
回路16は、上記■HHを発生するパルスの発生を見て
おり、予定の4パルス発生でストア終了とする。
[発明が解決しようとする課題]
前記種類の記憶装置(不揮発性RA M i NVRA
Mともいう)では、電源オン/オフ時のノイズやモード
切替え時の信号のスキュー(Skew)などによって、
誤ってストアが行なわれることがある。
Mともいう)では、電源オン/オフ時のノイズやモード
切替え時の信号のスキュー(Skew)などによって、
誤ってストアが行なわれることがある。
EFROMで書込みを行なうには端子ピンに高電圧を印
加する等の特別な処理をオペレータがする必要があるの
で、誤って書込みが行なわれることはまずない。これに
対して前記種類の記憶装置ではモード選択回路にストア
指令信号f丁が入れば、あとは内部昇圧などの動作が自
動的に行なわれ、書込みが行なわれてしまう。ストア指
令信号Sゴ。
加する等の特別な処理をオペレータがする必要があるの
で、誤って書込みが行なわれることはまずない。これに
対して前記種類の記憶装置ではモード選択回路にストア
指令信号f丁が入れば、あとは内部昇圧などの動作が自
動的に行なわれ、書込みが行なわれてしまう。ストア指
令信号Sゴ。
はnsオーダのパルス幅のものであり、ノイズなどで発
生し得る。リコールについても同様である。
生し得る。リコールについても同様である。
オペレータが関与しない状態で自然にストア/すコール
が行なわれてしまっては、これはエラーであり、問題で
ある。
が行なわれてしまっては、これはエラーであり、問題で
ある。
ノイズによる誤ストア/リコールに対する対策としては
、チップ内に電源監視回路を設けること、及びショート
パルスに反応しないようにする回路を設けること、があ
る。電源電圧が通常の5Vに対し3■以下などの低電圧
になると各回路が正常動作せず、つれて誤出力を生じる
状態になり、これがST/AHになる可能性がある。そ
こで前者は、3■以下ではストア/リコールを禁止する
。
、チップ内に電源監視回路を設けること、及びショート
パルスに反応しないようにする回路を設けること、があ
る。電源電圧が通常の5Vに対し3■以下などの低電圧
になると各回路が正常動作せず、つれて誤出力を生じる
状態になり、これがST/AHになる可能性がある。そ
こで前者は、3■以下ではストア/リコールを禁止する
。
またノイズは細幅であることが多いので、所定幅以下の
S丁/XRパルスは正規の信号と認めず、リジェクトす
る。これが後者である。
S丁/XRパルスは正規の信号と認めず、リジェクトす
る。これが後者である。
しかしながらこれらの方法を用いても必らずしも安全で
はない。誤ストア/リコールは結果的にはデータであり
、データエラーはメモリ不良でも発生するから、これと
の区別も必要である。
はない。誤ストア/リコールは結果的にはデータであり
、データエラーはメモリ不良でも発生するから、これと
の区別も必要である。
NVRAMでは全ビット同時ストア/リコールであるか
ら、誤ストアが起っても、それは正規のストアか否か分
りにくい(ストアした者が不在である、熱歪している等
の場合)。EPROMでは書込みは外部から高電圧を加
えて行なうから、書込まれておれば、それは意識的に書
込んだのであるが、NVRAではこれが判然としない。
ら、誤ストアが起っても、それは正規のストアか否か分
りにくい(ストアした者が不在である、熱歪している等
の場合)。EPROMでは書込みは外部から高電圧を加
えて行なうから、書込まれておれば、それは意識的に書
込んだのであるが、NVRAではこれが判然としない。
それ故本発明は、不幸にも誤書込みが起ってしまった場
合は、それが誤って、但し意識的に書込まれたものであ
るか、ノイズなどで自然に書込まれたものであるかを判
別するのに役立つ機能をチップ内に設けることを目的と
するものである。
合は、それが誤って、但し意識的に書込まれたものであ
るか、ノイズなどで自然に書込まれたものであるかを判
別するのに役立つ機能をチップ内に設けることを目的と
するものである。
第1図に示すように本発明では、ストアが行なわれたと
きのメモリアドレスを記憶する手段40を設ける。
きのメモリアドレスを記憶する手段40を設ける。
メモリアドレスは全ビットを記憶するのがよいが、一部
でもよく、第1図ではコラムアドレスを記憶する。
でもよく、第1図ではコラムアドレスを記憶する。
ストア時に記憶したメモリアドレスは必要時に読出すが
、この読出しは試験回路42が行なう。
、この読出しは試験回路42が行なう。
記憶手段40のメモリセルは不揮発性で電気的書込み可
能なもので、セルアレイ10のメモリセルと同種のもの
とするのが簡単である。記憶したアドレスは常に読出す
ものではなく、必要時に読出すだけであるから、通常は
該セルへストア毎にアドレスの書込みを繰り返す。読出
しは所定端子ピンへの高電圧印加などの、通常のメモリ
アクセスにはない特殊操作をトリガして行ない、読出し
たアドレスはデータ端子本例ではセルアレイ読出しデー
タの出力端子DOを通して外部へ取出す。
能なもので、セルアレイ10のメモリセルと同種のもの
とするのが簡単である。記憶したアドレスは常に読出す
ものではなく、必要時に読出すだけであるから、通常は
該セルへストア毎にアドレスの書込みを繰り返す。読出
しは所定端子ピンへの高電圧印加などの、通常のメモリ
アクセスにはない特殊操作をトリガして行ない、読出し
たアドレスはデータ端子本例ではセルアレイ読出しデー
タの出力端子DOを通して外部へ取出す。
このストア時のアドレス記憶で、ストアが意識的に行な
われたものか、ノイズなどにより無意識に行なわれたも
のかが、はイ区別できる。
われたものか、ノイズなどにより無意識に行なわれたも
のかが、はイ区別できる。
即ち通常、この種記憶装置ではストアは電源オフの直前
など、システムが稼動停止して休止に入る前に行なわれ
るので、メモリはアクセスされず、従ってアドレスは全
ビット1またはO(HまたはL)の状態である。ところ
が誤ストアが起るような状態では、メモリはアクセス中
あるいは、各部が正常動作せずメモリアドレスもランダ
ムな状態などであるからオールH/Lではない。そこで
ストア時のメモリアドレスを記憶しておけば、問題にな
ったときそれを読出してみることで、ストアが正規のス
トア状態でなされた(オールH/L)のか、異常状態で
なされた(オールH/Lではない)のか判別することが
できる。
など、システムが稼動停止して休止に入る前に行なわれ
るので、メモリはアクセスされず、従ってアドレスは全
ビット1またはO(HまたはL)の状態である。ところ
が誤ストアが起るような状態では、メモリはアクセス中
あるいは、各部が正常動作せずメモリアドレスもランダ
ムな状態などであるからオールH/Lではない。そこで
ストア時のメモリアドレスを記憶しておけば、問題にな
ったときそれを読出してみることで、ストアが正規のス
トア状態でなされた(オールH/L)のか、異常状態で
なされた(オールH/Lではない)のか判別することが
できる。
第2図に本発明の実施例を示す。この図ではアドレスを
記憶するメモリセルは1つだけ示し、MC1がそれであ
るが、実際にはこれはメモリアドレスの全ビット数また
はその一部のビット数だけ設ける。EEFROMセルで
あるメモリセルMC,のソース、ドレインはビット線相
当の線DBL、(i’l+2.3.・・・)に挿入され
、この線はトランジスタT11を通してグランドに接続
され、またトランジスタT12、TI!、負荷抵抗とし
て機能するトランジスタTI4を通して電源■。、へ接
続される。メモリセルトランジスタMC,のゲートはワ
ード線相当の線DPL、に接続され、この線DPL、は
トランジスタ’r+s、 TI6、負荷抵抗として機能
するトランジスタTl?を通して電源■。、へ接続され
る。
記憶するメモリセルは1つだけ示し、MC1がそれであ
るが、実際にはこれはメモリアドレスの全ビット数また
はその一部のビット数だけ設ける。EEFROMセルで
あるメモリセルMC,のソース、ドレインはビット線相
当の線DBL、(i’l+2.3.・・・)に挿入され
、この線はトランジスタT11を通してグランドに接続
され、またトランジスタT12、TI!、負荷抵抗とし
て機能するトランジスタTI4を通して電源■。、へ接
続される。メモリセルトランジスタMC,のゲートはワ
ード線相当の線DPL、に接続され、この線DPL、は
トランジスタ’r+s、 TI6、負荷抵抗として機能
するトランジスタTl?を通して電源■。、へ接続され
る。
回路CC1はトランジスタT1□とTI、の制御用で、
トランジスタTel〜T2.を図示のように接続してな
る。通常は信号RDはLであるからトランジスタTZZ
はオフ、ストア時は信号STがHであるからトランジス
タT23がオン、従ってメモリアドレスがA1でi、が
LならトランジスタT27がオフで、トランジスタT1
□、TI5はオンになる。
トランジスタTel〜T2.を図示のように接続してな
る。通常は信号RDはLであるからトランジスタTZZ
はオフ、ストア時は信号STがHであるからトランジス
タT23がオン、従ってメモリアドレスがA1でi、が
LならトランジスタT27がオフで、トランジスタT1
□、TI5はオンになる。
このときトランジスタT2%、TZb及びコンデンサC
5によるブースト作用で、クロックφが立上るときトラ
ンジスタT I2. TI5のゲートは高電圧VHH以
上に高められる。アドレスがA、以外ではトランジスタ
T’ztがオンになるので、トランジスタT、□。
5によるブースト作用で、クロックφが立上るときトラ
ンジスタT I2. TI5のゲートは高電圧VHH以
上に高められる。アドレスがA、以外ではトランジスタ
T’ztがオンになるので、トランジスタT、□。
TI5はオフである。
回路CC2は線DBL、へ高電圧vgMを供給する回路
で、トランジスタT31〜T3?及びコンデンサC2を
図示のように接続してなる。ストア時はトランジスタT
3□はオフ、トランジスタT33はアドレスA、がHな
らオン、Lならオフである。従ってA、がLのときトラ
ンジスタT37がオンになり、このゲートはクロックφ
が立上るときI3゜T=b、Czによるブースト作用で
V)18以上に高められ、高電圧VI4Mを線DBL、
へ供給する。アドレスA、がHならトランジスタT33
がオンになり、トランジスタT 3b + T 37は
オフで、線DBL、へ高電圧■Hイが印加されることは
ない。
で、トランジスタT31〜T3?及びコンデンサC2を
図示のように接続してなる。ストア時はトランジスタT
3□はオフ、トランジスタT33はアドレスA、がHな
らオン、Lならオフである。従ってA、がLのときトラ
ンジスタT37がオンになり、このゲートはクロックφ
が立上るときI3゜T=b、Czによるブースト作用で
V)18以上に高められ、高電圧VI4Mを線DBL、
へ供給する。アドレスA、がHならトランジスタT33
がオンになり、トランジスタT 3b + T 37は
オフで、線DBL、へ高電圧■Hイが印加されることは
ない。
回路CC3も回路CC2と同様構成及び動作であるが、
入力するアドレスビットが回路CC2とは逆の1.であ
り、ストア時にアドレス1.がLなら線DPL、へ高電
圧■。を供給し、A、がHなら供給しない。従ってアド
レスビットA1がHならDPL、がH(V+nt)でD
BL、はり、 AIがLならこの逆になる。
入力するアドレスビットが回路CC2とは逆の1.であ
り、ストア時にアドレス1.がLなら線DPL、へ高電
圧■。を供給し、A、がHなら供給しない。従ってアド
レスビットA1がHならDPL、がH(V+nt)でD
BL、はり、 AIがLならこの逆になる。
従ってAi =L、Ai =Hで、セルトランジスタM
C,はゲートにVHNを、ドレインにグランド電位を受
け、FC(フローティングゲート)に電子が注入される
。これは闇値を高め、電源VCCではオフになる。At
=H,Ai =LであるとDBL、がH,DPL、が
Lになり、FCの電子が抽出され闇値は元に戻って、電
源VCCでオンになる。
C,はゲートにVHNを、ドレインにグランド電位を受
け、FC(フローティングゲート)に電子が注入される
。これは闇値を高め、電源VCCではオフになる。At
=H,Ai =LであるとDBL、がH,DPL、が
Lになり、FCの電子が抽出され闇値は元に戻って、電
源VCCでオンになる。
こうしてアドレスビットA、の1,0を記憶する。
これはI =1+ 2+ :l+・・・の全てのアドレ
スビットにつき同様である。
スビットにつき同様である。
回路CCaは読出し用で、ナントゲートG、、G2イン
バータI I”” I−を図示の如く接続してなる。
バータI I”” I−を図示の如く接続してなる。
また回路CCsは第1図の試験回路42に相当するもの
で、ダイオード接続のトランジスタT41゜T4□、・
・・・・・Ta2及びインバータI、、1.を図示のよ
うに接続してなる。端子TEにVcc”5Vに対して1
2Vなどの高電圧節を加えるとトランジスタT、、、T
、□、・・・・・・はオンになり、インバータI、の出
力RDはし、インバータI6の出力RDはHになる。こ
の結果トランジスタTI3. TI6はオンになり、ま
たストアでなければ”YはHであるからトランジスタT
、z、T、、がオンになり、こうしてセルトランジスタ
MC,のドレイン及びゲートに電源VCCが加わり、該
トランジスタがオンなら電流が流れ、オフなら電流が流
れない。
で、ダイオード接続のトランジスタT41゜T4□、・
・・・・・Ta2及びインバータI、、1.を図示のよ
うに接続してなる。端子TEにVcc”5Vに対して1
2Vなどの高電圧節を加えるとトランジスタT、、、T
、□、・・・・・・はオンになり、インバータI、の出
力RDはし、インバータI6の出力RDはHになる。こ
の結果トランジスタTI3. TI6はオンになり、ま
たストアでなければ”YはHであるからトランジスタT
、z、T、、がオンになり、こうしてセルトランジスタ
MC,のドレイン及びゲートに電源VCCが加わり、該
トランジスタがオンなら電流が流れ、オフなら電流が流
れない。
線DBLi、に電流が流れると負荷トランジスタTI4
で電圧降下が生じ、電流が流れないと電圧降下が生じな
い。つまり前者のときLレベル、後者のときHレベルに
なり、これはインバータ■1 とI2を通ってナントゲ
ートG2に加わり、こ\で反転されたものが更にインバ
ータI4で反転されて、読出しデータ出力端子DO8に
出てくる。この端子D01へはセルアレイの読出し出力
SADも、ゲートGI、Gz、インバータ■4を通して
出てくる。端子TEへ高電圧を印加して記憶アドレスを
読出すモードでは信号eはしてあるからゲートG、 は
閉じており、SADはこ\でカットされる。通常のメモ
リ動作ではRDはHであるからゲートG、は開き、SA
Dを通す。
で電圧降下が生じ、電流が流れないと電圧降下が生じな
い。つまり前者のときLレベル、後者のときHレベルに
なり、これはインバータ■1 とI2を通ってナントゲ
ートG2に加わり、こ\で反転されたものが更にインバ
ータI4で反転されて、読出しデータ出力端子DO8に
出てくる。この端子D01へはセルアレイの読出し出力
SADも、ゲートGI、Gz、インバータ■4を通して
出てくる。端子TEへ高電圧を印加して記憶アドレスを
読出すモードでは信号eはしてあるからゲートG、 は
閉じており、SADはこ\でカットされる。通常のメモ
リ動作ではRDはHであるからゲートG、は開き、SA
Dを通す。
第3図にタイミングチャートを示す。(a)は書込み、
(ロ)は読出しのタイミングである。(a)では外部ス
トア指令信号群がLになると高電圧■。が発生し、クロ
ックφが発生し、アドレスビットA。
(ロ)は読出しのタイミングである。(a)では外部ス
トア指令信号群がLになると高電圧■。が発生し、クロ
ックφが発生し、アドレスビットA。
のH,LによりDPL、がHでDBLiがし、またはこ
の逆となる。(b)では端子TEに加えられる電圧AP
が12VなどのHレベルになると、信号RDがHになり
、セルMCっの読出し出力DSAはMC,がオフである
とH、オンであるとLになる。これがナントゲートG2
、インバータI3.Lを通って出力OUTになる。この
読出しでは1゜はしである。
の逆となる。(b)では端子TEに加えられる電圧AP
が12VなどのHレベルになると、信号RDがHになり
、セルMCっの読出し出力DSAはMC,がオフである
とH、オンであるとLになる。これがナントゲートG2
、インバータI3.Lを通って出力OUTになる。この
読出しでは1゜はしである。
本例の記憶装置は4ビット同時出力型で、出力端子DO
は4個ある。そしてコラムアドレスも4ビツトであるの
で、アドレス記憶手段40はこの4ビツトを記憶し、読
出し時には4個の出力端子Doを通して出力する。アド
レスの全ビットを記憶し、それが多数ある場合は出力端
子Doを通しての逐次出力、あるいはアドレス端子を通
しての出力などが考えられる。
は4個ある。そしてコラムアドレスも4ビツトであるの
で、アドレス記憶手段40はこの4ビツトを記憶し、読
出し時には4個の出力端子Doを通して出力する。アド
レスの全ビットを記憶し、それが多数ある場合は出力端
子Doを通しての逐次出力、あるいはアドレス端子を通
しての出力などが考えられる。
〔発明の効果]
以上説明したように本発明ではストアが行なわれた時の
メモリアドレスを記憶しておくので、必要時にそれを読
出すことで、ストアは正常に行なわれたかノイズなどで
自然に行なわれたかを判別でき、エラー解析に有力な手
段を提供することができる。
メモリアドレスを記憶しておくので、必要時にそれを読
出すことで、ストアは正常に行なわれたかノイズなどで
自然に行なわれたかを判別でき、エラー解析に有力な手
段を提供することができる。
第1図は本発明の原理図、
第2図は本発明の実施例を示す回路図、第3図は第2図
の動作説明図、 第4回は従来例を示すブロック図、 第5図は第4図の要部の回路図である。 第1図でM Cs 、 M CEはメモリセル、10は
メモリセルアレイ、40はアドレス記憶手段、42は試
験(読出し)手段である。 出 願人 冨士通株式会社 代理人弁理士 青 柳 稔fat畜込み
タイξ/り +31 φ −」1月f− =1几− fbl読出しタイ、/り 本発明の#埋図 第1図 第2図の動作説明図 第31!1 従来例を示す70ツク図 第4図 第4図の要部の回路図 第5図
の動作説明図、 第4回は従来例を示すブロック図、 第5図は第4図の要部の回路図である。 第1図でM Cs 、 M CEはメモリセル、10は
メモリセルアレイ、40はアドレス記憶手段、42は試
験(読出し)手段である。 出 願人 冨士通株式会社 代理人弁理士 青 柳 稔fat畜込み
タイξ/り +31 φ −」1月f− =1几− fbl読出しタイ、/り 本発明の#埋図 第1図 第2図の動作説明図 第31!1 従来例を示す70ツク図 第4図 第4図の要部の回路図 第5図
Claims (1)
- 【特許請求の範囲】 1、電気的書換え可能な不揮発性メモリセル(MC_E
)と揮発性ランダムアクセスメモリセル(MC_S)を
1対1で接続して持つメモリセルアレイ(10)を有す
る半導体記憶装置において、揮発性ランダムアクセスメ
モリセルの記憶データが不揮発性メモリセルへストアさ
れるとき、そのときのメモリアドレスを記憶する手段(
40)を設けたことを特徴とする半導体記憶装置。 2、電気的書換え可能な不揮発性メモリセル(MC_E
)と揮発性ランダムアクセスメモリセル(MC_S)を
1対1で接続して持つメモリセルアレイ(10)を有す
る半導体記憶装置において、揮発性ランダムアクセスメ
モリセルの記憶データが不揮発性メモリセルへストアさ
れるとき、そのときのメモリアドレスの一部を記憶する
手段(40)と、 記憶したアドレスを読出しメモリのデータ端子を通して
出力する手段(42)を設けたことを特徴とする半導体
記憶装置。 3、電気的書換え可能な不揮発性メモリセル(MC_E
)と揮発性ランダムアクセスメモリセル(MC_S)を
1対1で接続して持つメモリセルアレイ(10)を有す
る半導体記憶装置において、揮発性ランダムアクセスメ
モリセルの記憶データが不揮発性メモリセルへストアさ
れるとき、そのときのメモリアドレスの一部を記憶する
手段と、記憶したアドレスを、通常のメモリアクセスに
はない特殊な操作が加えられるとき、メモリのデータ端
子を通して出力する手段(TE、42)を設けたことを
特徴とする半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2192096A JPH0479098A (ja) | 1990-07-20 | 1990-07-20 | 半導体記憶装置 |
US07/732,195 US5249156A (en) | 1990-07-20 | 1991-07-19 | Semiconductor memory device having non-volatile and volatile memory cells |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2192096A JPH0479098A (ja) | 1990-07-20 | 1990-07-20 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0479098A true JPH0479098A (ja) | 1992-03-12 |
Family
ID=16285580
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2192096A Pending JPH0479098A (ja) | 1990-07-20 | 1990-07-20 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5249156A (ja) |
JP (1) | JPH0479098A (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB9305801D0 (en) * | 1993-03-19 | 1993-05-05 | Deans Alexander R | Semiconductor memory system |
JPH08305638A (ja) * | 1995-05-01 | 1996-11-22 | Nec Corp | Romデータ検査方法 |
US5655109A (en) * | 1995-05-23 | 1997-08-05 | Advanced Micro Devices, Inc. | Automated cell characterization system |
JPH09231767A (ja) * | 1996-02-28 | 1997-09-05 | Nec Corp | スタティック型半導体記憶装置 |
US8413391B2 (en) * | 2008-10-13 | 2013-04-09 | Sunlink Corporation | Solar array mounting system with universal clamp |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4538246A (en) * | 1982-10-29 | 1985-08-27 | National Semiconductor Corporation | Nonvolatile memory cell |
US4651307A (en) * | 1984-11-01 | 1987-03-17 | Motorola, Inc. | Non-volatile memory storage system |
US4763333A (en) * | 1986-08-08 | 1988-08-09 | Universal Vectors Corporation | Work-saving system for preventing loss in a computer due to power interruption |
JP2773271B2 (ja) * | 1989-07-26 | 1998-07-09 | 日本電気株式会社 | 半導体記憶装置 |
-
1990
- 1990-07-20 JP JP2192096A patent/JPH0479098A/ja active Pending
-
1991
- 1991-07-19 US US07/732,195 patent/US5249156A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5249156A (en) | 1993-09-28 |
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