JPH0479098A

JPH0479098A - 半導体記憶装置

Info

Publication number: JPH0479098A
Application number: JP2192096A
Authority: JP
Inventors: Ryoji Hagiwara; 萩原　良二; Hiromi Kawashima; 川嶋　博美
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-07-20
Filing date: 1990-07-20
Publication date: 1992-03-12
Also published as: US5249156A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の概要〕電気的書換え可能な不揮発性メモリセルと揮発性ランダ
ムアクセスメモリセルをｌ対ｌに持つセルアレイを備え
る半導体記憶装置に関し、不幸にも誤書込みが起ってし
まった場合は、それが誤って、但し意識的に書込まれた
ものであるか、ノイズなどで自然に書込まれたもので−
あるかを判別するのに役立つ機能をチップ内に設けるこ
とを目的とし、電気的書換え可能な不揮発性メモリセルと揮発性ランダ
ムアクセスメモリセルを１対１で接続して持つメモリセ
ルアレイを有する半導体記憶装置において、揮発性ラン
ダムアクセスメモリセルの記憶データが不揮発性メモリ
セルへストアされるとき、そのときのメモリアドレスを
記憶する手段を設けた構成とする。

［産業上の利用分野］本発明は、電気的書換え可能な不揮発性メモリセルと揮
発性ランダムアクセスメモリセルを１対１に持つセルア
レイを備える半導体記憶装置に関する。

前記種類の半導体記憶装置は、稼動中は揮発性メモリセ
ルに対して随時書込み、読取りを行ない、休止に入ると
き揮発性メモリセルの記憶データを不揮発性メモリセル
へ転送（ストア）し、動作再開時に不揮発性メモリセル
の記憶データを揮発性メモリセルへ転送（リコール）し
、休止前の状態にして動作を再開することができる。揮
発性メモリセルの各々に不揮発性メモリセルを付属させ
ておくと、上記ストア、リコールを各セル同時に行なう
ことができ、■メモリセル毎に順次ストア、リコールす
るのではないから、所要時間が僅少で済む。本発明はか
＼る記憶装置の誤ストアに対処するものである。

〔従来の技術〕

前記種類の半導体記憶装置の概要を第４図に示す。メモ
リセルアレイ１０は多数のワード線ＷＬ。

ビット線対ＢＬ、百［、およびこれらの交点部のメモリ
セルを有するが、このメモリセルの各々はＳＲＡＭのメ
モリセル（揮発性ランダムアクセスメモリセル）　Ｍ　
Ｃ！ｌとＥＥＦＲＯＭのメモリセル（電気的書換え可能
な不揮発性メモリセル）ＭＣえを備えている。メモリセ
ルＭＣ，の書込みには２０Ｖ程度の高電圧を要するので
、その高電圧ＶＨＨを発生するブースタ回路１２、タイ
マ回路１４、ストア終了判別回路１６、及びモード選択
回路１８なども備える。

モード選択回路１８へはチップセレクト信号Ｃ５、ライ
トイネーブル信号ＲＲ、ストア信号ＳＴ、アレイリコー
ル信号ｄが入力する。モード選択回路１８はストア信号
ＳＴをブースタ回路１２、タイマ回路１４、および終了
判別回路１６へ出力し、またリコール信号ＡＲをリコー
ル制御回路２０へ出力する。リコール制御回路２０はメ
モリセルＭ　Ｃｔヘリコール制御信号ＡＲＣを出力する
と共に、リコール時セル電源スイッチ■。、ＳＷへ制御
信号を送る。

複数ビットからなるメモリアクセスアドレスの一部Ａ、
と残部ＡＪがアドレスバッファ２４と２６に入り、前者
はＸデコーダ２８に入ってワード線選択を行ない、後者
はＹデコーダ３０に人、てＹ（コラム）ゲート３２の選
択を行ない、セルアレイの読出し出力はＹゲートで選択
され、センスアンプ３４で増幅され、バッファ３６に入
って読出しデータＤＯとなり、書込みデータＤＩはバッ
ファ３８、Ｙゲート３２を通ってセルアレイＩＯに入り
、ワード線で選択されたセルへ書込まれる点は通常のメ
モリと同様である。

第５図にメモリセルＭＣ，とＭＣＥの具体例を示す。通
常のＳＲＡＭと同様にセルＭＣ，はフリップフロップで
あり、本例ではデイプリージョンＭＯＳトランジスタＴ
Ｄ、、ＴＤ２である負荷と、エンハンスメントＭＯ３Ｉ
−ランジスタＴＥ、、Ｔ’Ｅ２であるドライバからなり
、トランスファゲートＴ　Ｅ　３　。

ＴＥ、を介してビット線ＢＬ、　　百［へ接続する。

メモリセルＭ　Ｃｖは図示のように等価回路で示すと、
コンデンサＣＴ、〜ＣＴ　ｆｆ＋　ＣＴ　Ｎで構成され
、ノードＮ　３．Ｎ　ａがトランジスタＴ　＋　、　Ｔ
　ｚを介してグランドに接続され、ノードＮＳ　　（フ
ローティングゲートＦＣ）がトランジスタＴ、ｌのゲー
トに接続される。メモリセルＭＣ，のノード（入出力端
）Ｎ、、Ｎ、にメモリセルＭ　ＣＥを接続する線ｚ、、
ｐ、が接続され、トランジスタＴ２はリコール制御信号
ＡＲＣを受けるトランジスタＴＡと共に線！２に挿入さ
れる。線ｆ、、ｆｆ１２はトランジスタＴ　Ｉ、　Ｔ　
２のゲートに接続され、線！１はコンデンサＣＴ　ｏを
介してグランドへ、線１２は前記のトランジスタＴＡ、
ＴＭを介してグランドへ接続される。

ＳＲＡＭのメモリセルＭＣ，への書込み／続出しは通常
の通りである。このメモリセルＭ　Ｃｓが記憶するデー
タをＨＥＦＲＯＭのメモリセルＭＣＥへストアさせるに
は、モード選択回路１８がストア信号ＳＴを出力する。

今、セルＭＣ，の記憶データは“０”で例えばＮ、がＨ
（５Ｖ）　、Ｎ２がＬ（０■）、であったとすると、ト
ランジスタＴ、はオン、Ｔ２はオフであり、セルＭＣ，
のノードＮ３がグランド電位になる。信号ＳＴでブース
タ回路１２は高電圧ＶＩＩＭを発生する（本例ではクロ
ックが４個入って２０Ｖを発生する）から、セルＭＣＥ
はこれを受けてコンデンサＣＴ、は該■□に充電され、
またコンデンサＣＴ、、ＣＴ、、ＣＴ２はこれら３個が
直列の状態で該ＶＭ１４を受ける。コンデンサＣＴ、は
トンネル膜を有するもので、該膜を通して電荷の出入が
あるから、上記状態ではＦＣ（Ｎ５）は正に帯電する。

これがセルＭＣＥの０′”記憶状態であり、トランジス
タＴＭはオンである。

セルＭＣ，の記憶データが“１′°で、本例ではノード
Ｎ、がし、ノードＮ２がＨであると、トランジスタＴ、
でオフ、Ｔ２がオンになり、セルＭＣＥはノードＮ４が
グランド電位になる。今度はコンデンサＣＴ３がＶＭＨ
に充電され、またコンデンサＣＴ、、ＣＴ、、ＣＴ、が
これら３個直列でＶＨＨを受け、ＦＧ（Ｎｓ）は負に帯
電する。これがセルＭＣＥの“１”記憶状態であり、ト
ランジスタＴ。

はオフである。

リコール時にはモード選択回路１８はリコール信号ＡＲ
を出し、リコール制御回路２０はこれを受けてＨレベル
のリコール制御信号ＡＲＣを出力する。この信号ＡＲＣ
を受けて、トランジスタＴＡはオンになる。セルＭＣＥ
の記憶データが“０゛ならトランジスタＴ、はオンであ
るから、セルＭＣ５のノードＮ２はＴＡ、Ｔ、を通って
グランドに落され、ノードＮ、はコンデンサＣＴ、を介
してグランドへ接続されるので、セルＭＣ，の電源ＶＣ
Ｃを上げて行くとＮ、がＨ，Ｎ、がし、トランジスタＴ
Ｅ２がオン、ＴＥ、がオフになる。これでセルＭＣ，は
“０°′記憶状態に戻る。

セルＭＣＥが“１゛記憶状態、トランジスタＴ８はオフ
、であると、セルＭＣ，の電源ＶＣＣを上げて行くとノ
ードＮ２はそれに従ってプルアップされ、ノードＮ、は
コンデンサＣＴ、があるのでプルアップされるのが遅れ
る。従ってＮ２がＨ，Ｎ。

がり、ＴＥ、がオン、Ｔ　Ｅ　ｔがオフになり、セルＭ
Ｃ，は“１゛′記憶状態に戻る。

外部からモード選択回路１８へストア／リコール指令信
号！７／７１を入力し、モード選択回路１８がストア／
リコール信号Ｓ　Ｔ／Ａ　Ｒを出力すると、セルアレイ
１０の全セルで一斉に上記のストア／リコールが行なわ
れ、不揮発性メモリセルＭＣ，へのデータの退避、揮発
性メモリセルＭＣ。

へのデータ復帰が微小時間で行なわれる。

この種の記憶装置の容量は余り大きくはなく、例えば２
５６Ｘ４ビツトである。また、第４図のストア終了判定
回路１６は、上記■ＨＨを発生するパルスの発生を見て
おり、予定の４パルス発生でストア終了とする。

［発明が解決しようとする課題］前記種類の記憶装置（不揮発性ＲＡ　Ｍ　ｉ　ＮＶＲＡ
Ｍともいう）では、電源オン／オフ時のノイズやモード
切替え時の信号のスキュー（Ｓｋｅｗ）などによって、
誤ってストアが行なわれることがある。

ＥＦＲＯＭで書込みを行なうには端子ピンに高電圧を印
加する等の特別な処理をオペレータがする必要があるの
で、誤って書込みが行なわれることはまずない。これに
対して前記種類の記憶装置ではモード選択回路にストア
指令信号ｆ丁が入れば、あとは内部昇圧などの動作が自
動的に行なわれ、書込みが行なわれてしまう。ストア指
令信号Ｓゴ。

はｎｓオーダのパルス幅のものであり、ノイズなどで発
生し得る。リコールについても同様である。

オペレータが関与しない状態で自然にストア／すコール
が行なわれてしまっては、これはエラーであり、問題で
ある。

ノイズによる誤ストア／リコールに対する対策としては
、チップ内に電源監視回路を設けること、及びショート
パルスに反応しないようにする回路を設けること、があ
る。電源電圧が通常の５Ｖに対し３■以下などの低電圧
になると各回路が正常動作せず、つれて誤出力を生じる
状態になり、これがＳＴ／ＡＨになる可能性がある。そ
こで前者は、３■以下ではストア／リコールを禁止する
。

またノイズは細幅であることが多いので、所定幅以下の
Ｓ丁／ＸＲパルスは正規の信号と認めず、リジェクトす
る。これが後者である。

しかしながらこれらの方法を用いても必らずしも安全で
はない。誤ストア／リコールは結果的にはデータであり
、データエラーはメモリ不良でも発生するから、これと
の区別も必要である。

ＮＶＲＡＭでは全ビット同時ストア／リコールであるか
ら、誤ストアが起っても、それは正規のストアか否か分
りにくい（ストアした者が不在である、熱歪している等
の場合）。ＥＰＲＯＭでは書込みは外部から高電圧を加
えて行なうから、書込まれておれば、それは意識的に書
込んだのであるが、ＮＶＲＡではこれが判然としない。

それ故本発明は、不幸にも誤書込みが起ってしまった場
合は、それが誤って、但し意識的に書込まれたものであ
るか、ノイズなどで自然に書込まれたものであるかを判
別するのに役立つ機能をチップ内に設けることを目的と
するものである。

〔課題を解決するための手段〕

第１図に示すように本発明では、ストアが行なわれたと
きのメモリアドレスを記憶する手段４０を設ける。

メモリアドレスは全ビットを記憶するのがよいが、一部
でもよく、第１図ではコラムアドレスを記憶する。

ストア時に記憶したメモリアドレスは必要時に読出すが
、この読出しは試験回路４２が行なう。

記憶手段４０のメモリセルは不揮発性で電気的書込み可
能なもので、セルアレイ１０のメモリセルと同種のもの
とするのが簡単である。記憶したアドレスは常に読出す
ものではなく、必要時に読出すだけであるから、通常は
該セルへストア毎にアドレスの書込みを繰り返す。読出
しは所定端子ピンへの高電圧印加などの、通常のメモリ
アクセスにはない特殊操作をトリガして行ない、読出し
たアドレスはデータ端子本例ではセルアレイ読出しデー
タの出力端子ＤＯを通して外部へ取出す。

〔作用〕

このストア時のアドレス記憶で、ストアが意識的に行な
われたものか、ノイズなどにより無意識に行なわれたも
のかが、はイ区別できる。

即ち通常、この種記憶装置ではストアは電源オフの直前
など、システムが稼動停止して休止に入る前に行なわれ
るので、メモリはアクセスされず、従ってアドレスは全
ビット１またはＯ（ＨまたはＬ）の状態である。ところ
が誤ストアが起るような状態では、メモリはアクセス中
あるいは、各部が正常動作せずメモリアドレスもランダ
ムな状態などであるからオールＨ／Ｌではない。そこで
ストア時のメモリアドレスを記憶しておけば、問題にな
ったときそれを読出してみることで、ストアが正規のス
トア状態でなされた（オールＨ／Ｌ）のか、異常状態で
なされた（オールＨ／Ｌではない）のか判別することが
できる。

〔実施例〕

第２図に本発明の実施例を示す。この図ではアドレスを
記憶するメモリセルは１つだけ示し、ＭＣ１がそれであ
るが、実際にはこれはメモリアドレスの全ビット数また
はその一部のビット数だけ設ける。ＥＥＦＲＯＭセルで
あるメモリセルＭＣ，のソース、ドレインはビット線相
当の線ＤＢＬ、（ｉ’ｌ＋２．３．・・・）に挿入され
、この線はトランジスタＴ１１を通してグランドに接続
され、またトランジスタＴ１２、ＴＩ！、負荷抵抗とし
て機能するトランジスタＴＩ４を通して電源■。、へ接
続される。メモリセルトランジスタＭＣ，のゲートはワ
ード線相当の線ＤＰＬ、に接続され、この線ＤＰＬ、は
トランジスタ’ｒ＋ｓ、　ＴＩ６、負荷抵抗として機能
するトランジスタＴｌ？を通して電源■。、へ接続され
る。

回路ＣＣ１はトランジスタＴ１□とＴＩ、の制御用で、
トランジスタＴｅｌ〜Ｔ２．を図示のように接続してな
る。通常は信号ＲＤはＬであるからトランジスタＴＺＺ
はオフ、ストア時は信号ＳＴがＨであるからトランジス
タＴ２３がオン、従ってメモリアドレスがＡ１でｉ、が
ＬならトランジスタＴ２７がオフで、トランジスタＴ１
□、ＴＩ５はオンになる。

このときトランジスタＴ２％、ＴＺｂ及びコンデンサＣ
５によるブースト作用で、クロックφが立上るときトラ
ンジスタＴ　Ｉ２．　ＴＩ５のゲートは高電圧ＶＨＨ以
上に高められる。アドレスがＡ、以外ではトランジスタ
Ｔ’ｚｔがオンになるので、トランジスタＴ、□。

ＴＩ５はオフである。

回路ＣＣ２は線ＤＢＬ、へ高電圧ｖｇＭを供給する回路
で、トランジスタＴ３１〜Ｔ３？及びコンデンサＣ２を
図示のように接続してなる。ストア時はトランジスタＴ
３□はオフ、トランジスタＴ３３はアドレスＡ、がＨな
らオン、Ｌならオフである。従ってＡ、がＬのときトラ
ンジスタＴ３７がオンになり、このゲートはクロックφ
が立上るときＩ３゜Ｔ＝ｂ、Ｃｚによるブースト作用で
Ｖ）１８以上に高められ、高電圧ＶＩ４Ｍを線ＤＢＬ、
へ供給する。アドレスＡ、がＨならトランジスタＴ３３
がオンになり、トランジスタＴ　３ｂ　＋　Ｔ　３７は
オフで、線ＤＢＬ、へ高電圧■Ｈイが印加されることは
ない。

回路ＣＣ３も回路ＣＣ２と同様構成及び動作であるが、
入力するアドレスビットが回路ＣＣ２とは逆の１．であ
り、ストア時にアドレス１．がＬなら線ＤＰＬ、へ高電
圧■。を供給し、Ａ、がＨなら供給しない。従ってアド
レスビットＡ１がＨならＤＰＬ、がＨ（Ｖ＋ｎｔ）でＤ
ＢＬ、はり、　ＡＩがＬならこの逆になる。

従ってＡｉ　＝Ｌ、Ａｉ　＝Ｈで、セルトランジスタＭ
Ｃ，はゲートにＶＨＮを、ドレインにグランド電位を受
け、ＦＣ（フローティングゲート）に電子が注入される
。これは闇値を高め、電源ＶＣＣではオフになる。Ａｔ
　＝Ｈ，Ａｉ　＝ＬであるとＤＢＬ、がＨ，ＤＰＬ、が
Ｌになり、ＦＣの電子が抽出され闇値は元に戻って、電
源ＶＣＣでオンになる。

こうしてアドレスビットＡ、の１，０を記憶する。

これはＩ　＝１＋　２＋　：ｌ＋・・・の全てのアドレ
スビットにつき同様である。

回路ＣＣａは読出し用で、ナントゲートＧ、、Ｇ２イン
バータＩ　Ｉ””　Ｉ−を図示の如く接続してなる。

また回路ＣＣｓは第１図の試験回路４２に相当するもの
で、ダイオード接続のトランジスタＴ４１゜Ｔ４□、・
・・・・・Ｔａ２及びインバータＩ、、１．を図示のよ
うに接続してなる。端子ＴＥにＶｃｃ”５Ｖに対して１
２Ｖなどの高電圧節を加えるとトランジスタＴ、、、Ｔ
、□、・・・・・・はオンになり、インバータＩ、の出
力ＲＤはし、インバータＩ６の出力ＲＤはＨになる。こ
の結果トランジスタＴＩ３．　ＴＩ６はオンになり、ま
たストアでなければ”ＹはＨであるからトランジスタＴ
、ｚ、Ｔ、、がオンになり、こうしてセルトランジスタ
ＭＣ，のドレイン及びゲートに電源ＶＣＣが加わり、該
トランジスタがオンなら電流が流れ、オフなら電流が流
れない。

線ＤＢＬｉ、に電流が流れると負荷トランジスタＴＩ４
で電圧降下が生じ、電流が流れないと電圧降下が生じな
い。つまり前者のときＬレベル、後者のときＨレベルに
なり、これはインバータ■１　とＩ２を通ってナントゲ
ートＧ２に加わり、こ＼で反転されたものが更にインバ
ータＩ４で反転されて、読出しデータ出力端子ＤＯ８に
出てくる。この端子Ｄ０１へはセルアレイの読出し出力
ＳＡＤも、ゲートＧＩ、Ｇｚ、インバータ■４を通して
出てくる。端子ＴＥへ高電圧を印加して記憶アドレスを
読出すモードでは信号ｅはしてあるからゲートＧ、　は
閉じており、ＳＡＤはこ＼でカットされる。通常のメモ
リ動作ではＲＤはＨであるからゲートＧ、は開き、ＳＡ
Ｄを通す。

第３図にタイミングチャートを示す。（ａ）は書込み、
（ロ）は読出しのタイミングである。（ａ）では外部ス
トア指令信号群がＬになると高電圧■。が発生し、クロ
ックφが発生し、アドレスビットＡ。

のＨ，ＬによりＤＰＬ、がＨでＤＢＬｉがし、またはこ
の逆となる。（ｂ）では端子ＴＥに加えられる電圧ＡＰ
が１２ＶなどのＨレベルになると、信号ＲＤがＨになり
、セルＭＣっの読出し出力ＤＳＡはＭＣ，がオフである
とＨ、オンであるとＬになる。これがナントゲートＧ２
、インバータＩ３．Ｌを通って出力ＯＵＴになる。この
読出しでは１゜はしである。

本例の記憶装置は４ビット同時出力型で、出力端子ＤＯ
は４個ある。そしてコラムアドレスも４ビツトであるの
で、アドレス記憶手段４０はこの４ビツトを記憶し、読
出し時には４個の出力端子Ｄｏを通して出力する。アド
レスの全ビットを記憶し、それが多数ある場合は出力端
子Ｄｏを通しての逐次出力、あるいはアドレス端子を通
しての出力などが考えられる。

〔発明の効果］以上説明したように本発明ではストアが行なわれた時の
メモリアドレスを記憶しておくので、必要時にそれを読
出すことで、ストアは正常に行なわれたかノイズなどで
自然に行なわれたかを判別でき、エラー解析に有力な手
段を提供することができる。

【図面の簡単な説明】

第１図は本発明の原理図、第２図は本発明の実施例を示す回路図、第３図は第２図
の動作説明図、第４回は従来例を示すブロック図、第５図は第４図の要部の回路図である。第１図でＭ　Ｃｓ　、　Ｍ　ＣＥはメモリセル、１０は
メモリセルアレイ、４０はアドレス記憶手段、４２は試
験（読出し）手段である。出　願人　冨士通株式会社代理人弁理士　　青　　柳　　　　　　稔ｆａｔ畜込み
タイξ／り＋３１　φ　　−」１月ｆ− ＝１几− ｆｂｌ読出しタイ、／り本発明の＃埋図第１図第２図の動作説明図第３１！１従来例を示す７０ツク図第４図第４図の要部の回路図第５図

Claims

【特許請求の範囲】１、電気的書換え可能な不揮発性メモリセル（ＭＣ＿Ｅ
）と揮発性ランダムアクセスメモリセル（ＭＣ＿Ｓ）を
１対１で接続して持つメモリセルアレイ（１０）を有す
る半導体記憶装置において、揮発性ランダムアクセスメ
モリセルの記憶データが不揮発性メモリセルへストアさ
れるとき、そのときのメモリアドレスを記憶する手段（
４０）を設けたことを特徴とする半導体記憶装置。２、電気的書換え可能な不揮発性メモリセル（ＭＣ＿Ｅ
）と揮発性ランダムアクセスメモリセル（ＭＣ＿Ｓ）を
１対１で接続して持つメモリセルアレイ（１０）を有す
る半導体記憶装置において、揮発性ランダムアクセスメ
モリセルの記憶データが不揮発性メモリセルへストアさ
れるとき、そのときのメモリアドレスの一部を記憶する
手段（４０）と、記憶したアドレスを読出しメモリのデータ端子を通して
出力する手段（４２）を設けたことを特徴とする半導体
記憶装置。３、電気的書換え可能な不揮発性メモリセル（ＭＣ＿Ｅ
）と揮発性ランダムアクセスメモリセル（ＭＣ＿Ｓ）を
１対１で接続して持つメモリセルアレイ（１０）を有す
る半導体記憶装置において、揮発性ランダムアクセスメ
モリセルの記憶データが不揮発性メモリセルへストアさ
れるとき、そのときのメモリアドレスの一部を記憶する
手段と、記憶したアドレスを、通常のメモリアクセスに
はない特殊な操作が加えられるとき、メモリのデータ端
子を通して出力する手段（ＴＥ、４２）を設けたことを
特徴とする半導体記憶装置。