JPS58128090A - ダイナミツクｉｃメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ＭＯ８技術で形成された互いに等しいメモリ
セルがマトリクスに配列されており、各メモリセルは１
つの選択トランジスタと１つの記憶キャパシタ七の直列
回路から成っておシ、個々のマトリクス列に属するメモ
リセルがその記憶キャパシタと反対側の選択トランジス
タの電流端子で当該のマトリクス列に共通に属する１つ
のピット線に接続されており、またその選択トランジス
タと反対側の記憶キャパシタの端子でメモリの１つの共
通固定電位に接続されているダイナミック読出し／書込
みＩＣメモリに関する０この種のメモリ回路はたとえば
”　ＩＥＢＥ　Ｊｏｕ　−ｒｎａｌ　ｏｆ　５ｏｌｉｄ
−８ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ　”　ｖｏｌ、　５Ｃ
−７（１９７２年１０月）第３３６〜３４０頁に記載さ
れている。

このようなダイナミック書込み／読出しメモリの通常の
構成では、メモリマトリクスの各列に列と平行に延び当
該のマトリクス列内に設けられている１）ランシスター
メモリセルと接続された各１つのピット線が対応づけら
れており、このピット線が双安定マルチバイブレータと
して形成されタコンパレータの一方の入力端に接続され
ている。

コンパレータの第２の信号入力端には比較セル（ダミー
セル）が接続されており、この比較セルがコンパレータ
と協同して、アドレス指定により選択されたメモリセル
のディジタル作動状態の決定を可能にする。

個々のメモリセルも比較セルもいわゆる１トランジスタ
ーメモリセルとして構成されている。すなわち、これら
のセルは各１つの自己阻止性のＭＯ８還状トランジスタ
、特にｎチャネル形成、から成り、そのソースまたはド
レインは付属のピット線に、またそのゲートは当該のメ
モリセルに対応づけられ当該のメモリセルを含むマトリ
クス行に沿って延びるワード線に接続されている。当該
のメそりセルの選択トランジスタの他方の電流端子（ド
レインまたはソース）は特にＭＯＳバラクタとして形成
された記憶キャパシタの一方の端子に接続されており、
その第２の端子は回路の固定電位に接続されている。比
較セルに対してはワード線に担当しワード線と同時にア
ドレス指定すべきダミー線が設けられており、その選択
トランジスタのソースまたはドレインはコンパレータの
他の情報端子と接続されている。それ以外の点では比較
セル（ダミーセル）の回路は本来のメモリセルの回路と
一致している。個々のマトリクス行にそれぞれ対応づけ
られているメモリセルの選択トランジスタは共通にそれ
らのゲートで当該のマトリクス行のアドレス指定を伝え
るワード線に接続されている。

第１図には通常の１トランジスターメモリセルの回路図
が示されており、その選択トランジスタＴはそのドレイ
ンで付属のビット線ＢＬに、そのゲートで付属のワード
線ＷＬに、またそのソースで記憶キャパシタＣの一方の
端子Ｐｌに接続されている。記憶キャパシタＣの第２の
端子Ｐ２はメモリ回路の固定電位に接続されている。ワ
ード線ＷＬおよびビット線ＢＬを介して同時に論理状態
１１１１を示すアドレス信号が与えられているならば、
選択トランジスタＴは導通状態になるので、記憶キャパ
シタＣは充電または放電し得る。そのためにメモリセル
の記憶キャノくシタＣの第２の端子Ｐ２は、たとえばメ
モリ回路の基準電位（接地）と同一であってよい固定電
位Ｖに接続されている◇それに対して、アドレス信号が
ワード線ＷＬに同時に存在する際にビット線ＢＬが基準
電位（接地）すなわち論理レベルＩＩ　Ｏ″に接地され
ているときＫは、場合によっては存在する被蓄積電荷は
記憶キャパシタＣから選択トランジスタＴを経て流出し
、または記憶キャパシタＣの端子Ｐ２における固定電位
Ｖの値によってはリフレッシュされる。

論理″Ｏ”および論理１“１″に対するこれらの過程は
メモリの読出しおよび書込み作動に当てはまる０さらに
、作動状態”１゛またはｏ′′を示す電荷を記憶キャパ
シタＣに再生することができ、そのためには公知の仕方
ヤ個々のマトリクス行内にそれぞれ設けられたコンパレ
ータが付属の比較セルとならんで用いられる。

こうして、記憶キャパシタＣの充電状態は論理ＩＩＯ″
もしくは論理ＩＩ　１°′に、従ってまた当該のメモリ
セル内に記憶さ、れたディジタル情報に相当する。ワー
ド線信号にょシ選択トランジスタＴが導通状態にもたら
されるので、所望の情報に応じて記憶キャパシタがビッ
ト線ＢＬを経て充電または放電され得る。書込みの際、
情報はビット線上に与えられ（”　ｏ　”＝ｖ８８．”
ｉ”＝ｖｃｃ）、そのつどアドレス指定されたメモリセ
ルの記憶キャパシタＣＫより受入れられる。読出しの際
には、ビット線ＢＬの予充電電位が記憶キャパシタＣの
端子により選択トランジスタＴを介してそれぞれ付属の
ビット線ＢＬにおいて変更され、（当該のメモリセルと
同一のコンパレータに接続されている比較セルから供給
される）参照電位と比較され、その際に求められた差が
増幅されて共通の評価回路を介してさらに処理される。

ＩＣメモリではマトリクス内にできるかぎシ多数のメモ
リセルをモノリシックに集積することが重要であるから
、個々の１トランジスターメモリセルはできるかぎシ小
形化されなければならず、そのため記憶キャパシタＣが
キャパシタンスの小さいものとなり　ＩＩ　Ｑ　ＩＩま
たはＩＩ　１“′情報として個々のメモリセル内に蓄積
された電荷を評価する際の確実さに特に配慮がなされな
ければならない〇すなわち、個々のメモリセルおよび比
較セル（ダミーセル）内にそのつど蓄積された電荷量を
できるかぎり確実かつ有効に評価することが重要である
。

この意味で、メモリセルの読出し作動中に選択トランジ
スタＴの内部抵抗をできるかぎシ低く設定するという対
策が講じられている。さらに、ビット線キャパシタンス
の低減により被蓄積電荷の読出しの際の効率を高めるこ
とができる。

本発明の目的は、上記の意味で単独でも上記の対策と組
み合わせても用いられ得る有効な対策を講じたＩＣメモ
リを提供することである〇この目的は、本発明によれば
、冒頭に記載した種類のダイナミック読出し／書込みＩ
Ｃメモリにおいて、個々のメモリセルの記憶キャパシタ
の放電に通ずる電圧が、個々のメモリセル内に記憶され
た情報の評価中に記憶キャパシタの放電を支援するべく
クロック制御される回路部分を介して与見られることに
よシ達成されるＯ 個々のメモリセルにおける選択トランジスタＴと反対側
の記憶キャパシタＣの端子Ｐ２が別のクロック制御され
るトランジスタｔ２およびｔｓ’（第３図参照）を介し
て一方では供給電位ＶＣＣの端子にまた他方では基準電
位ｖ８ｓ（接地）の端子に接続されるように本発明が実
施されることは好ましい。

これについての詳細は後で第３図によシ説明する。

本発明は、個々の１トランジスターメモリセル内の記憶
キャパシタＣの端子Ｐ２に対する固定電位■をメモリセ
ルの作動中に中断せずに用いるという通常の作動の仕方
と異なり、記憶キャパシタの端子Ｐ２に対する電位Ｖを
断続形態（クロック制御）でそれに与えることにより、
個々のメモリセル内、こ存在する情報の読出しの際の確
実さ、従ってまた記憶キャパシタの感度を顕著に高め得
るという認識に基づいている０上記の利点は、個々のメ
モリセルおよび比較セルの記憶キャパシタＣが各１つの
ＭＯＳバラクタによシ実現され、そのゲートが、通常の
ように直接に一定電位■に接続されるのではなく、選択
トランジスタＴと同一形式のクロック制御される他の自
己阻止性ＭＯ８）ランジスタを介して制御されるように
することにより特に顕著になる。

前記のように、個々のメモリセルにおける選択トランジ
スタＴと反対側の記憶キャパシタＣの端子Ｐ２が別のク
ロック制御されるトランジスタｔ！およびｔ３・を介し
て一方では基準電位（接地）にまた他方では他の作動電
位に接続されることは好ましい。本発明により提案され
る対策によれば経験的に情報読出しの顕著な改善が達成
され、さらに本発明で必要とされる追加費用はメモリセ
ルおよび比較セルに対して共通のクロック回路を使用す
ることにより非常に小さくてすみ、殊にダイナミック−
メモリの作動のためにはいずれにせよりロック信号発生
器を必要とするので、本発明は冒頭に記載した種類のあ
らゆるＩＣメモリに有利に応用され得る。

前記のように、たいていの場合、個々のメモリセルの記
憶キャパシタＣは公知の仕方で構成された各１つのＭＯ
Ｓバラクタにょシ実現され、選択トランジスタＴのドレ
イン（またはソース）は半導体チップからゲート・酸化
物層により隔てられたもう１つのゲート電極の下側まで
延びており、このゲート電極がそれぞれの記憶キャパシ
タの端子（極）　Ｐ２を形成している。本発明によれば
、読出し電位Ｖはクロック制御されて端子Ｐ２に与えら
れる。必要とされるクロック電圧の時間的経過は所与の
回路条件（たとえば記憶キャパシタＣに与えられる電圧
が正か負か、ワード線信号が高められるか高められない
かなど）に合わせて容易に定められ得る。本発明で期待
される効果を得るために重要なことは、ワード線選択の
時点でそのつどアドレス指定されたワード線ＷＬに接続
されているメモリセルにおいて端子Ｐ２における電位Ｖ
を他の作動電位への方向に低下させることである。この
ことはたとえば、アドレス指定の際にワード線自体の仲
介のもとに記憶キャパシタＣの第２の端子Ｐ２における
電位を低下させるべく回路を制御することにより行なわ
れ得る。しかし、電位の低下は本来の読出し信号の直前
に与えられるデコードされたパルスによってもトリガさ
れ得る。

第２図には、第１図によるセル内に記憶された論理１ｌ
Ｏｎが読出される場合について、記憶キャパシタＣの端
子Ｐ２に固定電位Ｖがクロック制御されて与えられる場
合のビット線電位（参照符号”　Ｂ　Ｌ　”　）と、Ｐ
２に■が一定に与えられる場合のビット線電位（参照符
号”ＢＬ”）との時間的経過が比較して示されている。

前者の場合のＰ２における電位の時間的経過は参照符号
″Ｐ２″を付して、また後者の場合のＰ２における電位
の時間的経過は参照符号”Ｐ２／　Ｉ＋を付して示され
ている。さらに、メモリセルに属するワード線ＷＬの電
位の時間的経過が参照符号”ＷＬ”を付して示されてい
る。

記憶キャパシタＣの端子Ｐ２における電位のＣクロック
制御の結果として生ずる）負の縁はＣの端子Ｐｌとの結
合を介して、情報ＩＩ　Ｏ″の読出しの際にピット線電
位（”　Ｂ　Ｌ　”を付されている経過を参照）の低下
を、Ｐ２における電位Ｖが一定に保たれている場合のピ
ット線電位（“ｌ　Ｂ　Ｌ／　ＩＩを付されている経過
を参照）の低下にくらべて大きく生じさせる。それによ
り、付属のピット線ＢＬの電位の変化を一層大きくする
こと、従ってまた読出し信号を一層大きくすることがで
きる。第１図に示されている１トランジスターメモリセ
ルの第２図に示されている挙動は選択トランジスタＴへ
のワード線信号の作用（ワード線信号の正の縁によるト
ランジスタＴの開路など）に基づいて行なわれる。

選択トランジスタＴのドレインと基板との間の９ａ接合
が作動中に阻止方向にとどまることにより１トランジス
ターメモリセルが実現されるが、本発明を応用すれば、
情報読出しの際の確実さが高められる。

一般に断続（クロック制御）は、記憶キャパシタＣの端
子Ｐ２におけるクロック電圧Ｖが読出されるべきではな
いすべてのセルにおいて一定にとどまるように、ダミー
セルを含めて互いに等しいメモリセルのそれ自体は通常
の作動に合わせて行なわれる。クロック電圧の大きさは
、どのようなメモリセルが用いられているか、またどの
ようにメモリが制御されるかに関係して定められる０セ
ル−バラクタＣのしきい値電圧が正であれば、たとえば
メモリ回路の正の供給電圧ｖｃｃがクロック電圧の最大
値として選択される。セルの読出しのためには端子Ｐ２
における電位が基準電位（接地）の方向に低下せしめら
れる０セル−バラクタＣのしきい値電圧が負または零で
あれば、零（接地）の最大クロック電圧が用いられ、そ
れが読出しの際に負の値に低下せしめられる。一般的な
表現をすれば、クロック電圧の緑はセル自体およびその
制御の形態に応じて、セルの読出しの際にセル−キャパ
シタＣの放電が加速されるように、ただし充電時に不利
を生じないように選択される。クロック縁の開始はセル
選択の時点により定められる。クロックは、書込みの際
にできるかぎり大きな電気量を充電し得るように、書込
み時点以前に終了されるべきである。

すべての場合に、（場合によってはドレイン−基板間ｐ
ｎ接合と同一であってもよい）記憶キャパシタＣの選択
トランジスタＴと反対側の端子Ｐ２における電圧の立ち
下がりは、書込み中に記憶キャパシタＣの他方の端子Ｐ
！に生ずるＶｓ８電位を個々のメモリセル内にそれぞれ
記憶されたディジタル情報の読出しの直前に断続（クロ
ック制御）の結果として低下させ、また予充電されたピ
ット線ＢＬは情報として記憶されたＩＩ　ＯＩＩに対し
て実質的に一層大きな読出し信号を受ける。“０°°の
書込みの際には、記憶キャパシタＣの端子Ｐ１はピット
線ＢＬを介して電位ｖｓｓに保たれ得るし、記憶キャパ
シタの他方の端子Ｐ２は再び一層高い電圧にもたらされ
る。こうして、論理ＩＴ　Ｏ１１の書込み時に不利を生
ずることは回避されている。

論理的＋１１１１の書込み（すなわち付属のピット線Ｂ
Ｌ上の情報電位■ｃｃによる１ビツトの書込み）の際に
は、書込まれた”ｌ”すなわちＣの端子Ｐ。

における電位ｖｃｃが不変にとどめられ、またはＣの端
子Ｐ１がピット線ＢＬを介してＶｃｏ電位に保たれ、他
方端子Ｐ２が再び一層高い電位にもたらされるＯ 上記の挙動を行なわせるため、すべてのトランジスタ特
に選択トランジスタＴは互いに同一の形式たとえば自己
阻止性ｎチャネル・トランジスタでなければならない。

ｐチャネル−トランジスタを用いても、極性を反転すれ
ば、同一の挙動を行なわせることができる。この場合、
記憶キャパシタＣのしきい値電圧は読出し中にＣの端子
Ｐ２Ｋかかる゛電位の負め＃Φ圃す端子Ｐｌへの負の結
合を阻止する。この場合にも、書込まれた＠　Ｉ　ＩＩ
は読出し時点で不変にとどまる。

第３図には本発明による回路の好ましい実施例が、また
第３ａ図にはそのタイムダイアダラムが示されている。

第３図に示されている回路は、それぞれワード線ＷＬの
各１つに、従ってまた各１つのワード線ＷＬに属する１
トランジスターメモリセルＴ、Ｃに共通に対応づけられ
ている複数個の回路部分Ａを有する。逆の表現をすれば
、メモリのマトリクスの各行が各１つのこのような回路
部分Ａを有する。すべてのこれらの回路部分Ａを共通に
制御するため、供給電位Ｖ。Ｃおよびｖ８８ならびに３
つのクロック信号φ！、φ２およびφ３を与えられてい
る１つの回路部分Ｂが設けられている。

前記回路部分Ａの各々は、個々のメモリセルおよび比較
セル内の選択トランジスタＴと同一形式の２つのトラン
ジスタｔ４およびｔｌｌから形成された“１つのＲＳフ
リップフロップを含んでいるＯ両トランジスタｔ４およ
びｔ５のソースは基準電位ｖ８ｓに接続されており、ま
た両トランジスタのゲートはフリップフロップ動作を実
現するためそれぞれ他方のトランジスタのドレインと、
従ってまたＲＳフリップフロップｆ４＋ｔＩ＋の両信号
出力端の各１つと接続されている。トランジスタｔ４の
ドレインにより形成されるフリップフロップの出力端は
前記トランジスタと同一形式の抵抗として接続された別
のトランジスタｔ１を介して、基準電位■ｓｓとならん
で用いられている供給電位ｖｃｃに比較してわずかに高
められている固定電位ｖＩに接続されている。このとと
は第３ａ図の下側のダイアグラムにも示されている。他
方の出力端すなわちトランジスタｔ５のドレインはワー
ド線ＷＬと、従ってまた当該のワード線に属するメモリ
セルの選択トランジスタＴと接続されている。

前記トランジスタと同一形式の他の２つのＭＯ８電界効
果トランジスタｔ、ｂよびｔ３の直列回路が一方では前
記供給電位Ｖ。０と、また他方では回路部分Ｂから与え
られる電位ｖ２と接続されている。この直列回路の電位
■２に直接接続されているトランジスタｔ３のゲートは
、トランジスタ１．のドレインにより形成され付属のワ
ード線ＷＬに信号を与えるＲＳフリップフロップｔ４．
ｔ、の出力端に接続されている。前記直列回路１．．１
３のトランジスタｔ３のドレイン、従ってまたトランジ
スタｔ２のソースは、当該の回路部分Ａに対応づけられ
ているメモリセルまたは比較セルに属する記憶キャパシ
タＣの端子Ｐ２に直接接続されておシ、それに必要なり
ロック制御された電位Ｖを与える０前記直列回路のドレ
インで供給電位Ｖｃｃに直接接続されているトランジス
タｔ２のゲートはＲＳフリップフロップの他方の出力端
すなわちトランジスタｔ４のドレインと直接接続されて
いる。

抵抗として接続された前記トランジスタｔ！のゲートお
よびドレインに必要とされる電位■ｌとトランジスタｔ
３のソースに必要とされる電位ｖ２とは各１つの回路部
分から共通に与えられる。トランジスタｔ３に電位Ｖ２
を与える役割をする回路部分Ｂが第３図に示されている
。それに対して、トランジスタ１．に電位■ｌを与える
役割をする回路部分の詳細な図示は省略されている。な
ぜならば、この回路部分は回路部分Ｂの説明により直ち
に理解され得るからである。

電位ｖ２の発生のため回路部分Ｂには３つのＭＯＳトラ
ンジスタ１．．１．およびｔ８の直列回路と他の３つの
トランジスタｔｏ　＋　ｔｔｏ　＋　１ｏ７Ｆ６成る回
路とが設けられており、これらのトランジスタはこれま
でに記載したトランジスタと同一形式、すなわちこの例
では自己阻止性ｎチャネル形である。

３つのトランジスタ１．．１．および１ｓの直列回路も
２つのトランジスタｔ９およびｔｌｌの直列回路も一端
には供給電位Ｖ。Ｃを、また他端には基準電位Ｖｓｓ（
接地）を与えられているＯさらに、トランジスタｔ７お
よびｔｌｌのゲートの制御用として共通のクロック信号
φ３が、トランジスタｔｗｏのソースおよびドレインへ
の印加用として他のクロック信号φ２が、またトランジ
スタｔ９のゲートの制御用としてさらに他のクロック信
号φ１が与えられている０ ３つのトランジスタの直列回路では、クロック信号φｌ
により制御されるトランジスタｔ６がそのドレインで供
給電位Ｖｃｃに、またそのソースで一方では回路部分Ａ
の電位ｖ２を与えられる個所に、また他方ではクロック
信号φ３により制御されるＭＯＳトランジスタｔ７のド
レインに接続されている。トランジスタｔ７はそのソー
スでトランジスタｔ８のドレインおよびゲートと接続さ
れており、トランジスタｔ８のソースは直接に基準電位
ｖ８ｓに接続されている。

２つのトランジスタの直列回路では、クロック信号φ、
により制御されるトランジスタｔ９がそのドレインで供
給電位Ｖ。ｏＫｌまたクロック信号φ３により制御され
るトランジスタｔｏがそのソースで基準電位（接地）■
８８に接続されている。

クロック信号φ２にょシ制御されるＭＯＳ）ランジスタ
’１０はバラクタとして接続されている。すなわち、こ
のトランジスタｔ１ｏのドレインおよびソースは直接相
互に接続されておシ、がっクロック信号φ２を与えられ
る。このトランジスタｔ１６のゲートは２つのトランジ
スタの直列回路の両トランジスタｔ９および１１１の間
の接続点に、従ってまた３つのトランジスタ１６，１．
およびｔ８の直列回路のトランジスタｔ６のゲートにも
接続されている。

回路部分Ｂの制御に用いられるクロックパルスの時間的
経過は第３ａ図中の両ダイアグラムに示　　　　′パル
スφ１およびφ１の立ち下がりが互いに同期しているこ
と、φ２の立ち上がシがφ１の立ち上がりにくらべてわ
ずかに遅れていることである。

トランジスタｔｌｏのゲートへのクロックパルスφ２の
キャパシティブ作用に基づいて、このトランジスタｔｌ
Ｏのゲートにおける電位、従ってまたｔ９のソースおよ
びｔ６のゲートにおける電位は一時的に若干高められる
。

バラクタとしてトランジスタｔｊｏと同様に接続された
もう１つのＭＯＳトランジスタの使用によシ、供給電位
Ｖ。Ｃを与えられる回路点の電位を若干高め、またこの
ようにして回路部分Ａの作動に必要とされる電位ｖＩを
発生することができる。

次に、第３図に示されている回路の作動の仕方を説明す
る。回路部分Ｂは第３ａ図から明らかなように回路部分
Ａの作動に必要とされるクロック電圧Ｖを発生する。ト
ランジスタ１．．１４およびｔ５は、選択されていない
ワード線ＷＬが基準電位ｖＳＳ（接地）に保たれること
を確実にする。トランジスタｔ３はタロツク制御される
パルスＶにより、セルバラクタＣの共通の端子Ｐ２にお
いて、１つのワード線すなわち正の電位を与えられてい
るワード線ＷＬの選択されているセルにおけるクロック
制御を可能にする。選択されている記憶キャパシタＣの
端子Ｐ２のクロック制御は直列に接続されている両トラ
ンジスタｔ２およびｔ３の間の接続点により行なわれる
。

第３ａ図から明らかなように、一時的に高められるワー
ド線クロックＷＬが用いられる。従って、一時的上昇の
時点でトランジスタｔ３による電位降下なしに電位Ｖが
電位Ｖ２の値に設定される。

個々のメモリセルに対する読出し信号のクロック制御の
ための第３図に示されている回路は特に下記の利点を有
する。

ａ）回路部分Ｂによるクロックの共通設定。

ｂ）回路部分Ｂにより共通に制御される回路部分Ａが両
トランジスタｔ２およびｔ３に対する追加費用しか一般
に必要としない。なぜならば、トランジスタ１．．１．
および１．は本発明の実施のみのために必要とされるも
のではなくノイズの抑制のためＫも必要とされるものだ
からである。従って、チップ面にトランジスタｔ２およ
びｔ３を追加するのに困難はなく、そのだめの追加費用
は是認され得る範囲内であるＯＣ）書込み時点の前での
第３図中の■２による■の正の緑の発生（第３ａ図およ
びそこに示されているＷＬ倍信号上昇を参照）はそのつ
と選択された記憶キャパシタＣへの一層大きな電荷量の
書込みを可能にする。

第３図および第３ａ図に示されている電位ｖ１は供給電
位ｖｃｃと同一であってもよい。しかし、電位ｖｃｃに
くらべて若干高められた電位■ｌを使用すれば、充電電
位■も若干高められるという利点が得られる。

供給電位ｖｃｃにくらべて電位■１を高めることは、前
記のように第３図による回路部分Ｂ内のトランジスタｔ
ｌＧにも応用される原理を用いることにより簡単に実現
され得る。トランジスタｔｌｏに相当する第１のトラン
ジスタはソースおよびドレインに同一の仕方でクロック
信号φ２を与えられる。第３図中のトランジスタｔ９に
相当する第２のトランジスタは第１のトランジスタのゲ
ートを電位Ｖｃｃと接続し、かつさらにクロックパルス
φｌにより制御されている。第１のトランジスタのゲー
トから電位■ｌが取出され得る。

同一の方法が、高められたワード線信号ＷＬを得るため
にも応用され得る。この場合、第３図に示されている両
トランジスタｔ９およびｔｌｏの組み合わせにおいて、
トランジスタ１９は供給電位ｖｃｃではなくワード線信
号供給源に接続され、またトランジスタｔｌｏのゲート
は高められたワード線信号を与えるフード線と接続され
る。（もちろん、そのためには、第３図中に示されてい
る回路の両トランジスタｔ９および１１Ｇではなく、第
３図による回路とは無関係な他の２つのトランジスタが
用いられる０）シかし、トランジスタｔｌｏに相当する
クロック制御される唯一のトランジスタで間に合わせ、
そのゲートを通常の仕方でアドレス信号を与えられるワ
ード線ＷＬと接続しておくこともできる。

第３図および第３ａ図により示された本発明による書込
み／読出しＩＣメモリの実施例は特に実証されている。

しかし、本発明を他の形態で実施し得ることも当業者に
より容易に理解されよう。

【図面の簡単な説明】

第１図は通常の１トランジスターメモリセルの回路図、
第２図は第１図のセルにおける種々の電位の時間的経過
を示す図、第３図は本発明による回路の好ましい実施例
を示す図、第３ａ図はそのタイムダイアグラムであるＯ Ａ、Ｂ・、・回路部分、　Ｃ・・・記憶キャパシタ、Ｐ
、、Ｐ２．・・記憶キャパシタの端子（極）、　Ｔ・・
・選択トランジスタ、　ＢＬ・・・ビット線、　ＷＬ・
・・ワード線、　　ｔ！〜ｉｌｌ・・・トランジスタ。 ＩＧ１ 〜

Claims (1)

1. 【特許請求の範囲】 １）ＭＯ８技術で形成された互いに等しいメモリセルが
   マトリクスに配列されておシ、各メモリセルは１つの選
   択トランジスタと１つの記憶キャパシタとの直列回路か
   ら成っておシ、個々のマトリクス列に属するメモリセル
   がその記憶キャパシタと反対側の選択トランジスタの電
   流端子で当該のマトリクス列に共通に属する１つのビッ
   ト線に接続されており、またその選択トランジスタと反
   対側の記憶キャパシタの端子でメモリの１つの共通固定
   電位に接続されているダイナミック読出し／書込みＩＣ
   メモリにおいて、個々のメモリセル（Ｔ。 Ｃ）の記憶キャパシタ（Ｃ）の放電に通ずる電圧（Ｖ）
   が、個々のメモリセル（Ｃ，Ｔ）内に記憶された情報の
   評価中に記憶キャパシタ（Ｃ）の放電を支援するべく断
   続（クロック制御）される回路部分（Ａ、Ｂ）を介して
   与えられていることを特徴とするダイナミックＩＣメモ
   リ０ ２）付属の選択トランジスタ（Ｔ）と反対側の記憶キャ
   パシタ（Ｃ）の端子（Ｐ２）に与えられる電位（Ｖ）を
   当該のメモリセル（Ｃ，Ｔ）に与えられるワード線信号
   （ＷＬ　）およびビット線信号（ＢＬ）の変化時に短時
   間スイッチオフまたはスイッチオンすることにより断続
   （タロツク制御）が行なわれることを特徴とする特許請
   求の範囲第１項記載のＩＣメモリ０ ３）個々のメモリセルがその選択トランジスタ（Ｔ）と
   反対側の記憶キャパシタの端子（Ｐ２）に少なくとも１
   つのクロック制御されるＭＯ８電界効果トランジスタを
   介して電位を与えられていることを特徴とする特許請求
   の範囲第２項記載のＩＣメモリ。 ４）メモリの各マトリクス行、従ってまた６ワ−ド線（
   ＷＬ）に、当該のワード線（ＷＬ　）に対応づけられて
   いるメモリセルにおける選択トランジスタ（Ｔ）と反対
   側の記憶キャパシタ（Ｃ）の端子（Ｐ２）にクロック制
   御される電位（Ｖ）を与える各１つの第１の回路部分（
   Ａ）が対応づけられており、これらの回路部分が互いに
   同一の形態に構成されかつ共通に１つの第２の回路部分
   （Ｂ）により制御されていることを特徴とする特許請求
   の範囲第２項記載のＩＣメモリ◇ ５）第１の回路部分（Ａ）がそれぞれ基準電位（Ｖ８８
   ）に接続された１つのＲＳフリップフロップ（’４＋ｔ
   ｓ）と他の３つのトランジスタとから成り、Ｒ８フリッ
   プフロップ内に用いられているトランジスタ（ｔ４１”
   ５）と他のトランジスタ（ｔｔｓｔｚ＋ｈ）とは互いに
   同一の形式特に自己阻止性ｎチャネル形式であシ、ＲＳ
   フリップフロップの一方の信号出力端（ｔ４）は抵抗と
   して接続されたトランジスタ（ｔｌ）を介して第１の動
   作電位（ｖｌ）に接続されており、ＲＳフリップフロッ
   プ（ｔ＋＋’ｓ）の他方の出力端は一方では当該の回路
   部分（Ａ）に対応づけられているワード線（ＷＬ　）と
   、また他方では他のトランジスタのうちソース−ドレイ
   ン間で直列に接続されている両トランジスタ（ｔｌ、ｔ
   ａ）のうちの一方のトランジスタのゲートと接続されて
   おり、上記両トランジスタ（ｔｌ、ｔｌ）の直列回路が
   ゲートでＲＳフリップフロップに接続されているトラン
   ジスタ（ｔｌ）を介して第２の回路部分（Ｂ）から与え
   られる断続される電位（Ｖ２）に、また他方のトランジ
   スタ（ｔｌ）を介して供給電位（ｖｃｃ）と接続されて
   おり、直列回路（ｔｌ。 ｔｌ）の両トランジスタ（ｔｌ、ｔｌ）の間の接続点か
   ら第１の回路部分（Ａ）Ｋそれぞれ対応づけられている
   メモリセルにおける選択トランジスタ（Ｔ）と反対側の
   記憶キャパシタ（Ｃ）の端子（Ｐ、）へ断続される電位
   （■２）が与えられていることを特徴とする特許請求の
   範囲第４項記載のＩＣメモリ０ ６）第１の回路部分（Ａ）に供給される第１の動作電位
   （Ｖ＋）がメモリの第１の供給電位（ｖｏｃ）にくらべ
   てわずかに高くされていることを特徴とする特許請求の
   範囲第５項記載のＩＣメモリ。 ７）第１の回路部分（Ａ）に供給される第１の動作電位
   （Ｖりがメモリの第１の供給電位（Ｖｏｃ）と同一であ
   ることを特徴とする特許請求の範囲第５項記載のＩＣメ
   モリ０ ８）第１の回路部分（Ａ）に対して共通に設けられてい
   る第２の回路部分（Ｂ）が第１の回路部分（Ａ）内のト
   ランジスタおよびメモリセル内の選択トランジスタ（Ｔ
   ）と同一形式の合計６つのトランジスタ（ｔ６〜ｔｏ）
   から成り、これらのトランジスタのうち３つはソース−
   ドレイン間で直列に接続されておシ、そのうち第１のト
   ランジスタ（ｔａ）はそのドレインでメモリの第１の供
   給電位（Ｖｃｃ）に接続されており、他方そのソースは
   一方では第１の回路部分（Ａ）でそれぞれクロック制御
   される電位（ｖ２）を与えられるトランジスタ（ｔｌ）
   のソースと、また他方では第２の回路部分（Ｂ）内の第
   ２のトランジスタ（ｔ７）のドレインと接続されておシ
   、第２のトランジスタ（ｔ７）のソースは第３のトラン
   ジスタ（ｔａ）のゲートおよびドレインと、またこの第
   ３のトランジスタ（ｔａ）のソースはメモリの基準電位
   （ｖ８８）と接続されており、第１および第２のトラン
   ジスタ（ｔｓ　＋　’ｙ　）のゲートがそれぞれ断続さ
   れる形態で制御されていることを特徴とする特許請求の
   範囲第５項ないし第７項Ｏいずれかく記載のＩＣメモリ
   。 ９）第２の回路部分（Ｂ）内の第４のトランジスタ（ｔ
   ９）がそのドレインで第１の供給電位（ｖｃｃ）に、そ
   のゲートで第１のクロック信号（φりの入力端に、また
   そのソースで第１のトランジスタ（ｔａ）のゲートと第
   ５のトランジスタ（１＋。）のゲートと第６のトランジ
   スタ（ｔｏ　）のドレインとに接続されており、第５の
   トランジスタ（”１ｏ　）はそのソースおよびドレイン
   で同時に第２のクロック信号（φ２）により、また第６
   のトランジスタ（ｔｏ　）のゲートは第２の回路部分（
   Ｂ）内の第２のトランジスタ（ｔ７）のゲートと一緒に
   第３のクロック信号（φ３）により制御されており、第
   ６のトランジスタ（ｔｌｔ　）のソースが直接にメモリ
   の基準電位（ｖｓｓ）に接続されていることを特徴とす
   る特許請求の範囲第８項記載のＩＣメモリ。 １０）　　第４のトランジスタ（ｔｏ）への第１のクロ
   ック信号（φ１）の供給、第５のトランジスタ（１＋ｏ
   　）への第２のクロック信号（φ２）の供給ならびに第
   ２および第６のトランジスタ（ｔ７゜ｔｌｌ）への第３
   のクロック信号（φ３）の供給が・第３のクロック信号
   （φ３）が第１のクロック信号（φｌ）に対して反転さ
   れておシ、第１のクロック信号（φ１）および第２のク
   ロック信号（φ２）の立下がりが時間的に同時であり、
   第１のクロック信号（φりの立上がりは第２のクロック
   信号（φ２）の立上がりよりもわずかに先行していると
   いう形態で行なわれることを特徴とする特許請求の範囲
   第９項記載のＩＣメモリ。 １１）ワード線信号（ＷＬ　）が読出し中はわずかに高
   められることを特徴とする特許請求の範囲第８項ないし
   第１Ｏ項のいずれかに記載のＩＣメモリ０