JPH0338679B2 - - Google Patents
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- JPH0338679B2 JPH0338679B2 JP16954779A JP16954779A JPH0338679B2 JP H0338679 B2 JPH0338679 B2 JP H0338679B2 JP 16954779 A JP16954779 A JP 16954779A JP 16954779 A JP16954779 A JP 16954779A JP H0338679 B2 JPH0338679 B2 JP H0338679B2
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- 230000015654 memory Effects 0.000 claims description 68
- 210000004027 cell Anatomy 0.000 claims description 48
- 230000005611 electricity Effects 0.000 claims description 34
- 210000000352 storage cell Anatomy 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 15
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 230000000717 retained effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 8
- 101100054862 Caenorhabditis elegans adm-4 gene Proteins 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 4
- 230000005670 electromagnetic radiation Effects 0.000 description 4
- 230000005855 radiation Effects 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 101700073590 ADM5 Proteins 0.000 description 3
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- 229910019250 POS3 Inorganic materials 0.000 description 3
- 102100026654 Putative adrenomedullin-5-like protein Human genes 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000032683 aging Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 230000008929 regeneration Effects 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4078—Safety or protection circuits, e.g. for preventing inadvertent or unauthorised reading or writing; Status cells; Test cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
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Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、記憶装置においてメモリ内に記憶さ
れたデータの信頼性を決定する方法及び該方法を
可能ならしめる記憶装置に関し、特に、マトリツ
クスの行および列の交差点に位置するようにして
基板上にマトリツクス形態で幾何学的に配列され
た多数の電荷蓄積用セルから構成されたメモリを
有する記憶装置に関する。
れたデータの信頼性を決定する方法及び該方法を
可能ならしめる記憶装置に関し、特に、マトリツ
クスの行および列の交差点に位置するようにして
基板上にマトリツクス形態で幾何学的に配列され
た多数の電荷蓄積用セルから構成されたメモリを
有する記憶装置に関する。
［従来の技術］
多数の電荷蓄積用セルから構成されたメモリ
は、２進形態で符号化されているデータを記憶す
るのに広汎に用いられており、情報要素（情報ビ
ツト）は電荷ｑの形態でメモリに記録される。こ
の情報ビツトは２つの２進値「０」および「１」
をとることができ、これらの値は零に等しいかま
たは零とは異なつた電荷に対応する。
は、２進形態で符号化されているデータを記憶す
るのに広汎に用いられており、情報要素（情報ビ
ツト）は電荷ｑの形態でメモリに記録される。こ
の情報ビツトは２つの２進値「０」および「１」
をとることができ、これらの値は零に等しいかま
たは零とは異なつた電荷に対応する。
このようなメモリは多くの場合２種類の技術を
用いて製作されている。そのうちの１つはMOS
（金属酸化物半導体）技術であり、他方はMNOS
（金属窒素酸化物半導体）技術である。
用いて製作されている。そのうちの１つはMOS
（金属酸化物半導体）技術であり、他方はMNOS
（金属窒素酸化物半導体）技術である。
MOS技術によつて製作されるメモリは450ｍＳ
から1200ｍＳのアクセス時間を有し、そして1μS
台の消去時間を有する。他方MNOS技術によつ
て製作されたメモリは1μSのアクセス時間を有し
そして１ｍＳから100ｍＳ台の消去時間を有する。
これら２種類の構造の間の大きな相違は、ダイナ
ミツクMOSメモリは１ｍＳ程度の時間だけデー
タを蓄積し得るのに対しMNOS技術で製作され
たメモリは数年に渡りデータを記憶保持し得る点
である。
から1200ｍＳのアクセス時間を有し、そして1μS
台の消去時間を有する。他方MNOS技術によつ
て製作されたメモリは1μSのアクセス時間を有し
そして１ｍＳから100ｍＳ台の消去時間を有する。
これら２種類の構造の間の大きな相違は、ダイナ
ミツクMOSメモリは１ｍＳ程度の時間だけデー
タを蓄積し得るのに対しMNOS技術で製作され
たメモリは数年に渡りデータを記憶保持し得る点
である。
［発明が解決しようとする課題］
従来のメモリには種々の外部物理的攪乱により
影響を受けるという欠点がある。例えばメモリを
紫外線放射のような電磁放射に曝した場合にはメ
モリ内に分布されている電荷の電気量が変り、そ
れによつて記憶されているデータが破壊される可
能性がある。同様にしてアクセスを繰り返すこと
により、メモリに記憶されている電気量が漸次減
少せしめられる。さらにこれらメモリの回路に供
給される電圧および電流発生器の制御に故障が生
じるとメモリに記憶されているデータが影響を受
けて破壊される場合もある。さらにデータが経年
変更されるという場合もある。このような欠陥は
上に述べたようにして記憶されているデータの完
全性および信頼性にとり由々しい問題である。
影響を受けるという欠点がある。例えばメモリを
紫外線放射のような電磁放射に曝した場合にはメ
モリ内に分布されている電荷の電気量が変り、そ
れによつて記憶されているデータが破壊される可
能性がある。同様にしてアクセスを繰り返すこと
により、メモリに記憶されている電気量が漸次減
少せしめられる。さらにこれらメモリの回路に供
給される電圧および電流発生器の制御に故障が生
じるとメモリに記憶されているデータが影響を受
けて破壊される場合もある。さらにデータが経年
変更されるという場合もある。このような欠陥は
上に述べたようにして記憶されているデータの完
全性および信頼性にとり由々しい問題である。
上に述べたような欠陥に鑑み、記憶されたデー
タの完結性を維持するために、いくつかの方法お
よび構成を採用することができよう。例えば有害
な放射を吸収するフイルタを組み込むとか、蓄積
されている電荷に対し再生サイクルを設定すると
か、あるいはまた故障時に動作する電源回路遮断
デバイスを組み込むとかの方法がそれである。し
かしながら、メモリに格納されているデータが破
壊されないようにするこのような方法及び構成を
採用したとしても或る時点でメモリが放射に曝れ
ないという保証はないし、また記憶されているデ
ータの破壊を小ぜしめるような電気事象が生じな
いという保証もない。
タの完結性を維持するために、いくつかの方法お
よび構成を採用することができよう。例えば有害
な放射を吸収するフイルタを組み込むとか、蓄積
されている電荷に対し再生サイクルを設定すると
か、あるいはまた故障時に動作する電源回路遮断
デバイスを組み込むとかの方法がそれである。し
かしながら、メモリに格納されているデータが破
壊されないようにするこのような方法及び構成を
採用したとしても或る時点でメモリが放射に曝れ
ないという保証はないし、また記憶されているデ
ータの破壊を小ぜしめるような電気事象が生じな
いという保証もない。
本発明の第１の目的は、記憶装置においてメモ
リ内に記憶されたデータが外部物理的攪乱により
破壊されていないことを確認し得るデータの信頼
性を決定する方法を提供することにある。
リ内に記憶されたデータが外部物理的攪乱により
破壊されていないことを確認し得るデータの信頼
性を決定する方法を提供することにある。
本発明の第２の目的は、本発明の方法を可能な
らしめる記憶装置を提供することにある。
らしめる記憶装置を提供することにある。
本発明の第３の目的は、メモリ内に記憶された
データが外部物理的攪乱により破壊されていない
ことを確認し得る記憶装置を提供することにあ
る。
データが外部物理的攪乱により破壊されていない
ことを確認し得る記憶装置を提供することにあ
る。
［課題を解決するための手段］
本発明によれば前記第１の目的は、書き込み読
み出し手段を有する記憶装置において多数の同型
の電荷蓄積用セルからなる消去可能なメモリ内に
記憶されたデータの信頼性を決定する方法であつ
て、 前記メモリをアドレス可能な複数の領域に分割
し、 前記分割された領域の少なくとも一つを基準領
域に割り当てると共に前記基準領域以外の前記分
割された領域を通常の作業用領域に割り当て、 書き込み手段により前記基準領域内にあるセル
の夫々を所定電気量で充電させることにより所定
の基準データを前記基準領域に書き込み、 前記書き込み読み出し手段により前記作業用領
域内にある充電されるべきセルの夫々を前記所定
電気量以上の電気量で充電させることにより通常
のデータを前記作業用領域に書き込み、 前記書き込み読み出し手段が前記通常のデータ
を書き込む際には前記書き込み読み出し手段の前
記基準領域へのアクセスを禁止し、 前記書き込み読み出し手段が前記通常のデータ
を読み出す際には前記アクセスを許容して前記書
き込み読み出し手段により前記書き込まれた通常
のデータと共に前記書き込まれた基準データを読
み出し、 前記読み出された基準データが正しく保持され
ていたか否かにより前記読み出された通常のデー
タの信頼性を決定することを特徴とする記憶装置
においてメモリ内に記憶されたデータの信頼性を
決定する方法によつて達成される。
み出し手段を有する記憶装置において多数の同型
の電荷蓄積用セルからなる消去可能なメモリ内に
記憶されたデータの信頼性を決定する方法であつ
て、 前記メモリをアドレス可能な複数の領域に分割
し、 前記分割された領域の少なくとも一つを基準領
域に割り当てると共に前記基準領域以外の前記分
割された領域を通常の作業用領域に割り当て、 書き込み手段により前記基準領域内にあるセル
の夫々を所定電気量で充電させることにより所定
の基準データを前記基準領域に書き込み、 前記書き込み読み出し手段により前記作業用領
域内にある充電されるべきセルの夫々を前記所定
電気量以上の電気量で充電させることにより通常
のデータを前記作業用領域に書き込み、 前記書き込み読み出し手段が前記通常のデータ
を書き込む際には前記書き込み読み出し手段の前
記基準領域へのアクセスを禁止し、 前記書き込み読み出し手段が前記通常のデータ
を読み出す際には前記アクセスを許容して前記書
き込み読み出し手段により前記書き込まれた通常
のデータと共に前記書き込まれた基準データを読
み出し、 前記読み出された基準データが正しく保持され
ていたか否かにより前記読み出された通常のデー
タの信頼性を決定することを特徴とする記憶装置
においてメモリ内に記憶されたデータの信頼性を
決定する方法によつて達成される。
本発明によれば前記第２の目的は、少なくとも
一つのアドレス可能な基準領域とアドレス可能な
通常の作業用領域とに分割されて記憶されること
になる多数の同型の電荷蓄積用セルからなる消去
可能なメモリと、 前記基準領域内にあるセルの夫々を所定電気量
で充電させることにより所定の基準データを前記
基準領域に書き込む基準データ書き込み手段と、 前記作業用領域内にある充電されるべきセルの
夫々を前記所定電気量以上の電気量で充電させる
ことにより通常のデータを前記作業用領域に書き
込むと共に前記通常のデータを書き込む際にはア
クセス制御手段がある結果前記基準領域へのアク
セスが禁止され、前記作業用領域に書き込まれて
いる前記通常のデータ及び前記基準領域に書き込
まれている前記基準データを読み出す書き込み読
み出し手段と、 を含むことを特徴とする第１の記憶装置によつて
達成される。
一つのアドレス可能な基準領域とアドレス可能な
通常の作業用領域とに分割されて記憶されること
になる多数の同型の電荷蓄積用セルからなる消去
可能なメモリと、 前記基準領域内にあるセルの夫々を所定電気量
で充電させることにより所定の基準データを前記
基準領域に書き込む基準データ書き込み手段と、 前記作業用領域内にある充電されるべきセルの
夫々を前記所定電気量以上の電気量で充電させる
ことにより通常のデータを前記作業用領域に書き
込むと共に前記通常のデータを書き込む際にはア
クセス制御手段がある結果前記基準領域へのアク
セスが禁止され、前記作業用領域に書き込まれて
いる前記通常のデータ及び前記基準領域に書き込
まれている前記基準データを読み出す書き込み読
み出し手段と、 を含むことを特徴とする第１の記憶装置によつて
達成される。
本発明によれば前記第３の目的は、多数の同型
の電荷蓄積用セルからなる消去可能なメモリであ
つて少なくとも一つのアドレス可能な基準領域内
にあるセルの夫々に所定電気量で充電させること
により所定の基準データが前記基準領域に書き込
まれている前記メモリと、 前記メモリの前記基準領域を除く作業用領域内
にある充電されるべきセルの夫々を前記所定電気
量以上の電気量で充電させることにより通常のデ
ータを前記作業用領域に書き込むと共に前記通常
のデータを書き込む際にはアクセス制御手段があ
る結果前記基準領域へのアクセスが禁止され、前
記作業用領域に書き込まれている前記通常のデー
タ及び前記基準領域に書き込まれている前記基準
データを読み出す書き込み読み出し手段と、 を備えたことを特徴とする第２の記憶装置によつ
て達成される。
の電荷蓄積用セルからなる消去可能なメモリであ
つて少なくとも一つのアドレス可能な基準領域内
にあるセルの夫々に所定電気量で充電させること
により所定の基準データが前記基準領域に書き込
まれている前記メモリと、 前記メモリの前記基準領域を除く作業用領域内
にある充電されるべきセルの夫々を前記所定電気
量以上の電気量で充電させることにより通常のデ
ータを前記作業用領域に書き込むと共に前記通常
のデータを書き込む際にはアクセス制御手段があ
る結果前記基準領域へのアクセスが禁止され、前
記作業用領域に書き込まれている前記通常のデー
タ及び前記基準領域に書き込まれている前記基準
データを読み出す書き込み読み出し手段と、 を備えたことを特徴とする第２の記憶装置によつ
て達成される。
［作用］
本発明の方法においては、多数の同型の電荷蓄
積用セルからなるメモリを複数の領域に分割し、
分割された領域を基準領域と作業用領域とに割り
当てる。ここで、作業用領域内にあるセルを基準
領域内にあるセルを充電させる所定電気量以上の
電気量で充電させることにより通常のデータを作
業用領域に書き込むが故に、前述の電磁放射等の
外部物理的撹乱に対しては、作業用領域内にある
セルよりも電荷蓄積量のより少ない基準領域内に
あるセルの方が記憶しているデータが破壊され易
くなる。更に、作業用領域に通常のデータを書き
込む際には基準領域へのアクセスを禁止している
が故に、基準領域内にあるセルに書き込まれた所
定の基準データが通常の書き込み作業中に破壊さ
れることはない。従つて、基準領域内にあるセル
に書き込まれた所定の基準データが保持されてい
ることが確認できれば、作業用領域内にあるセル
に書き込まれている通常のデータは外部物理的撹
乱による破壊を受けていないものとすることがで
きる。そこで、通常のデータを読み出す際には基
準データも共に読み出し、該読み出された基準デ
ータが正しく保持されていたか否かにより読み出
された通常データの信頼性を決定することができ
る。
積用セルからなるメモリを複数の領域に分割し、
分割された領域を基準領域と作業用領域とに割り
当てる。ここで、作業用領域内にあるセルを基準
領域内にあるセルを充電させる所定電気量以上の
電気量で充電させることにより通常のデータを作
業用領域に書き込むが故に、前述の電磁放射等の
外部物理的撹乱に対しては、作業用領域内にある
セルよりも電荷蓄積量のより少ない基準領域内に
あるセルの方が記憶しているデータが破壊され易
くなる。更に、作業用領域に通常のデータを書き
込む際には基準領域へのアクセスを禁止している
が故に、基準領域内にあるセルに書き込まれた所
定の基準データが通常の書き込み作業中に破壊さ
れることはない。従つて、基準領域内にあるセル
に書き込まれた所定の基準データが保持されてい
ることが確認できれば、作業用領域内にあるセル
に書き込まれている通常のデータは外部物理的撹
乱による破壊を受けていないものとすることがで
きる。そこで、通常のデータを読み出す際には基
準データも共に読み出し、該読み出された基準デ
ータが正しく保持されていたか否かにより読み出
された通常データの信頼性を決定することができ
る。
本発明の第１の記憶装置においては、多数の同
型の電荷蓄積用セルからなるメモリは、少なくと
も一つのアドレス可能な基準領域と作業用領域と
に分割されて記憶されることになる。基準データ
書き込み手段が、基準領域内にあるセルを所定電
気量で充電させることにより所定の基準データを
書き込む。ここで、書き込み読み出し手段は、該
所定電気量以上の電気量で作業用領域内にあるセ
ルを充電させることにより通常のデータを作業用
領域に書き込むが故に、前述の電磁放射等の外部
物理的撹乱に対しては、作業用領域内にあるセル
よりも電荷蓄積量のより少ない基準領域内にある
セルの方が記憶しているデータが破壊され易くな
る。更に、通常のデータを書き込む際にはアクセ
ス制御手段がある結果、基準領域へのアクセスが
禁止されるので、基準領域内にあるセルに書き込
まれた所定の基準データが通常の書き込み作業中
に破壊されることはない。書き込み読み出し手段
は、通常のデータを読み出す際には基準データも
共に読み出す。従つて、本発明の第１の記憶装置
によれば、前述の本発明の方法を可能ならしめる
ことができる。
型の電荷蓄積用セルからなるメモリは、少なくと
も一つのアドレス可能な基準領域と作業用領域と
に分割されて記憶されることになる。基準データ
書き込み手段が、基準領域内にあるセルを所定電
気量で充電させることにより所定の基準データを
書き込む。ここで、書き込み読み出し手段は、該
所定電気量以上の電気量で作業用領域内にあるセ
ルを充電させることにより通常のデータを作業用
領域に書き込むが故に、前述の電磁放射等の外部
物理的撹乱に対しては、作業用領域内にあるセル
よりも電荷蓄積量のより少ない基準領域内にある
セルの方が記憶しているデータが破壊され易くな
る。更に、通常のデータを書き込む際にはアクセ
ス制御手段がある結果、基準領域へのアクセスが
禁止されるので、基準領域内にあるセルに書き込
まれた所定の基準データが通常の書き込み作業中
に破壊されることはない。書き込み読み出し手段
は、通常のデータを読み出す際には基準データも
共に読み出す。従つて、本発明の第１の記憶装置
によれば、前述の本発明の方法を可能ならしめる
ことができる。
本発明の第２の記憶装置においては、多数の同
型の電荷蓄積用セルからなるメモリが、少なくと
も一つのアドレス可能な基準領域と作業用領域と
に分割されて記憶されることになる。基準領域内
にあるセルは所定電気量で充電させることにより
所定の基準データが書き込まれている。ここで、
書き込み読み出し手段は、該所定電気量以上の電
気量で作業用領域内にあるセルを充電させること
により通常のデータを作業用領域に書き込むが故
に、前述の電磁放射等の外部物理的撹乱に対して
は、作業用領域内にあるセルよりも電荷蓄積量の
より少ない基準領域内にあるセルの方が記憶して
いるデータが破壊され易くなる。更に、通常のデ
ータを書き込む際にはアクセス制御手段がある結
果、基準領域へのアクセスが禁止されるので、基
準領域内にあるセルに書き込まれた所定の基準デ
ータが通常の書き込み作業中に破壊されることは
ない。書き込み読み出し手段は、通常のデータを
読み出す際には基準データも共に読み出す。従つ
て、本発明の第２の記憶装置によれば、通常のデ
ータを読み出す度毎に基準領域内にあるセルに書
き込まれた所定の基準データが保持されているこ
とを確認することにより作業用領域内にあるセル
に書き込まれている通常のデータは外部物理的撹
乱による破壊を受けていないものと確認し得る。
型の電荷蓄積用セルからなるメモリが、少なくと
も一つのアドレス可能な基準領域と作業用領域と
に分割されて記憶されることになる。基準領域内
にあるセルは所定電気量で充電させることにより
所定の基準データが書き込まれている。ここで、
書き込み読み出し手段は、該所定電気量以上の電
気量で作業用領域内にあるセルを充電させること
により通常のデータを作業用領域に書き込むが故
に、前述の電磁放射等の外部物理的撹乱に対して
は、作業用領域内にあるセルよりも電荷蓄積量の
より少ない基準領域内にあるセルの方が記憶して
いるデータが破壊され易くなる。更に、通常のデ
ータを書き込む際にはアクセス制御手段がある結
果、基準領域へのアクセスが禁止されるので、基
準領域内にあるセルに書き込まれた所定の基準デ
ータが通常の書き込み作業中に破壊されることは
ない。書き込み読み出し手段は、通常のデータを
読み出す際には基準データも共に読み出す。従つ
て、本発明の第２の記憶装置によれば、通常のデ
ータを読み出す度毎に基準領域内にあるセルに書
き込まれた所定の基準データが保持されているこ
とを確認することにより作業用領域内にあるセル
に書き込まれている通常のデータは外部物理的撹
乱による破壊を受けていないものと確認し得る。
［実施例］
本発明の他の特徴や利点は添付図面を参照して
の以下の説明から一層明瞭になろう。
の以下の説明から一層明瞭になろう。
第１図は、本発明の実施例に係る電荷蓄積用セ
ルを、簡単な等価回路により簡略化して示す概念
的回路図である。同図において電荷蓄積用セルは
電流発生器I0からスイツチIEを介して給電される
コンデンサＣを備えている。スイツチIEが閉され
ると電流発生器I0から給電される電流がコンデン
サＣに流れて、関係式ΔQ＝I0Δtに従いスイツチ
IEが閉されている間の時間Δtに依存して電流量
ΔQがコンデンサＣに充電される。電流I0ならび
に時間間隔Δtに一定値が与えられている場合に
はコンデンサＣに供給される電気量も一定であ
る。従つてスイツチIEの閉成がn1回繰り返えされ
ると、電荷Q1＝n1I0ΔtがコンデンサＣに蓄積され
る。
ルを、簡単な等価回路により簡略化して示す概念
的回路図である。同図において電荷蓄積用セルは
電流発生器I0からスイツチIEを介して給電される
コンデンサＣを備えている。スイツチIEが閉され
ると電流発生器I0から給電される電流がコンデン
サＣに流れて、関係式ΔQ＝I0Δtに従いスイツチ
IEが閉されている間の時間Δtに依存して電流量
ΔQがコンデンサＣに充電される。電流I0ならび
に時間間隔Δtに一定値が与えられている場合に
はコンデンサＣに供給される電気量も一定であ
る。従つてスイツチIEの閉成がn1回繰り返えされ
ると、電荷Q1＝n1I0ΔtがコンデンサＣに蓄積され
る。
本発明に係る記憶装置のメモリは、このように
構成された多数の同型のセルから構成されてお
り、該メモリはアドレス可能な複数の領域に分割
されている。該分割された領域の少なくとも一つ
は基準データを書き込むための基準領域に割り当
てられ、それ以外の領域は通常のデータを書き込
むための作業用領域に割り当てられる。本発明に
おいては、作業用領域内で通常のデータを記憶す
るのに用いられるセルの場合よりも小さい電気量
で基準領域内で基準データを記憶するのに用いら
れるセルを充電する。即ち、基準領域内のセルを
電気量（Q1＝n1I0Δt）で充電し、作業用領域内の
セルを電気量Q2＝n2I0Δtで充電するものとすれ
ば、電気量Q1が電気量Q2よりも小さくなるよう
に数n2を数n1より大きくする。なおこの場合n1及
びn2はスイツチIEの閉成の反復回数に対応する。
基準領域内のセル及び作業用領域内のセルが夫々
電気量Q1及びQ2で充電されると、該セルは夫々
コンデンサＣの端子に電位差UL1＝Q1／Ｃ及びUL2＝ Q2／Ｃを有することになり、ここでUL2＞UL1であ る。これらの電位差はスイツチILを閉じることに
よつて外部の回路により読み取ることができる。
ここでは述べていない別の実施例において、２つ
の電圧U1およびU2を印加することにより、２つ
の電荷Q1およびQ2を得ることが可能であること
は自明である。
構成された多数の同型のセルから構成されてお
り、該メモリはアドレス可能な複数の領域に分割
されている。該分割された領域の少なくとも一つ
は基準データを書き込むための基準領域に割り当
てられ、それ以外の領域は通常のデータを書き込
むための作業用領域に割り当てられる。本発明に
おいては、作業用領域内で通常のデータを記憶す
るのに用いられるセルの場合よりも小さい電気量
で基準領域内で基準データを記憶するのに用いら
れるセルを充電する。即ち、基準領域内のセルを
電気量（Q1＝n1I0Δt）で充電し、作業用領域内の
セルを電気量Q2＝n2I0Δtで充電するものとすれ
ば、電気量Q1が電気量Q2よりも小さくなるよう
に数n2を数n1より大きくする。なおこの場合n1及
びn2はスイツチIEの閉成の反復回数に対応する。
基準領域内のセル及び作業用領域内のセルが夫々
電気量Q1及びQ2で充電されると、該セルは夫々
コンデンサＣの端子に電位差UL1＝Q1／Ｃ及びUL2＝ Q2／Ｃを有することになり、ここでUL2＞UL1であ る。これらの電位差はスイツチILを閉じることに
よつて外部の回路により読み取ることができる。
ここでは述べていない別の実施例において、２つ
の電圧U1およびU2を印加することにより、２つ
の電荷Q1およびQ2を得ることが可能であること
は自明である。
第２Ａ図にその具体的な基本構成を示した本実
施例に係る電荷蓄積用セルは４つのトランジスタ
Q1，Q2，Q3，Q4を有している。トランジスタQ1
およびQ2は抵抗性負荷として用いられており、
他方トランジスタQ3およびQ4はリアクタンス結
合されている。分岐Q1，Q3またはQ2，Q4の一方
のトランジスタが導通である時には他方の分岐に
情報項目が記憶される。この情報は給電電圧VCC
が存在しない場合、寄生グリツド・キヤパシタン
スCAまたはCBによつて保持される。MOS技術を
用いた具体例においてはこのコンデンサは回路点
ＡまたはＢのレベルにあるＮ型拡散領域とアース
電位にあるＰ型基板により形成される接合に向つ
てゆつくりと放電する（第２Ｂ図参照）。従つて
MOSトランジスタを本実施例に用いた場合には
周知の電圧印加手段を用いて該放電される電荷分
を常時補供するように記憶装置を構成する。一
方、この放電作用は第２Ｃ図に示す構造を有する
MNOSトランジスタを用いることによつて容易
に除くことができる。第２Ｃ図において、基板は
Ｎ型の導電性を有しており、２つのＰ型拡散領域
を有しており、そのうち１つの領域はソース電極
に接続され、他の領域はドレン電極に接続されて
いる。Ｎ型基板Ｎの表面には２つのＰ型拡散領域
間で逐次二酸化シリコン層SiO2、窒化シリコン
層Si3N4およびアルミニウム層A1が蓄積されてい
る。
施例に係る電荷蓄積用セルは４つのトランジスタ
Q1，Q2，Q3，Q4を有している。トランジスタQ1
およびQ2は抵抗性負荷として用いられており、
他方トランジスタQ3およびQ4はリアクタンス結
合されている。分岐Q1，Q3またはQ2，Q4の一方
のトランジスタが導通である時には他方の分岐に
情報項目が記憶される。この情報は給電電圧VCC
が存在しない場合、寄生グリツド・キヤパシタン
スCAまたはCBによつて保持される。MOS技術を
用いた具体例においてはこのコンデンサは回路点
ＡまたはＢのレベルにあるＮ型拡散領域とアース
電位にあるＰ型基板により形成される接合に向つ
てゆつくりと放電する（第２Ｂ図参照）。従つて
MOSトランジスタを本実施例に用いた場合には
周知の電圧印加手段を用いて該放電される電荷分
を常時補供するように記憶装置を構成する。一
方、この放電作用は第２Ｃ図に示す構造を有する
MNOSトランジスタを用いることによつて容易
に除くことができる。第２Ｃ図において、基板は
Ｎ型の導電性を有しており、２つのＰ型拡散領域
を有しており、そのうち１つの領域はソース電極
に接続され、他の領域はドレン電極に接続されて
いる。Ｎ型基板Ｎの表面には２つのＰ型拡散領域
間で逐次二酸化シリコン層SiO2、窒化シリコン
層Si3N4およびアルミニウム層A1が蓄積されてい
る。
このMNOS型のトランジスタは通常電流発生
器および外部電源によつてバイヤスされており、
電荷はＰ型拡散領域から非常に薄いSiO2層を介
してグリツドに流れる。トンネル効果が生じ、こ
れにより電荷は窒化シリコン層内に閉じ込められ
る。外部電源からの給電がない場合には電荷は窒
化シリコン層に局在することになる。
器および外部電源によつてバイヤスされており、
電荷はＰ型拡散領域から非常に薄いSiO2層を介
してグリツドに流れる。トンネル効果が生じ、こ
れにより電荷は窒化シリコン層内に閉じ込められ
る。外部電源からの給電がない場合には電荷は窒
化シリコン層に局在することになる。
第３図は、本発明の一実施例に係る記憶装置に
おける基準データ書き込み手段とメモリとを示す
ブロツク図である。この記憶装置は、その製造者
又はユーザが、かかる基準データ書き込み手段を
用いてメモリ内に割り当てられた基準領域に基準
データとしての制御文字の書込みを行うためのも
のである。
おける基準データ書き込み手段とメモリとを示す
ブロツク図である。この記憶装置は、その製造者
又はユーザが、かかる基準データ書き込み手段を
用いてメモリ内に割り当てられた基準領域に基準
データとしての制御文字の書込みを行うためのも
のである。
同図において、メモリ１は1200個の電荷蓄積用
セルを有する100列12行のメモリである。全ての
セルは、前述したごとくMOS技術又はMNOS技
術により同型のセルとして第２図に示したように
構成されており、全てのセルの構造及び物理的性
質は製造誤差によるばらつきを除くと等しい。メ
モリ１は数０から数299まで延びるそれぞれ４ビ
ツトの300の領域に分割されている。ここで数０、
１、２は行０にこの順序で割り当てられ、数３、
４、５は行１に割り当てられ、以下同様に割当て
がなされている。100行がアドレス・デコーダ
Ｄ・ADM４によつて選択される。１つの行にお
ける４ビツトの領域の位置は位置デコーダＤ・
POS３により選択される。デコーダＤ・ADM４
は２進計数器Ｃ・ADM５の出力０−６の組合せ
を復号もしくは解読する。この計数器はナンド・
ゲート８の出力端子４を介して発生されるタイミ
ング信号により入力端子CKにより駆動される４
つのフリツプ・フロツプを有する計数器６の出力
２から発生されて、入力端子CKに現われる２進
信号をベースに前進する。
セルを有する100列12行のメモリである。全ての
セルは、前述したごとくMOS技術又はMNOS技
術により同型のセルとして第２図に示したように
構成されており、全てのセルの構造及び物理的性
質は製造誤差によるばらつきを除くと等しい。メ
モリ１は数０から数299まで延びるそれぞれ４ビ
ツトの300の領域に分割されている。ここで数０、
１、２は行０にこの順序で割り当てられ、数３、
４、５は行１に割り当てられ、以下同様に割当て
がなされている。100行がアドレス・デコーダ
Ｄ・ADM４によつて選択される。１つの行にお
ける４ビツトの領域の位置は位置デコーダＤ・
POS３により選択される。デコーダＤ・ADM４
は２進計数器Ｃ・ADM５の出力０−６の組合せ
を復号もしくは解読する。この計数器はナンド・
ゲート８の出力端子４を介して発生されるタイミ
ング信号により入力端子CKにより駆動される４
つのフリツプ・フロツプを有する計数器６の出力
２から発生されて、入力端子CKに現われる２進
信号をベースに前進する。
このようにアドレス可能な300の領域に分割さ
れたメモリ１において少なくとも１つの領域が所
定の基準データとしての制御文字を書き込むため
の基準領域として割り当てられ、残る領域が通常
のデータを書き込むための作業用領域として割り
当てられる。
れたメモリ１において少なくとも１つの領域が所
定の基準データとしての制御文字を書き込むため
の基準領域として割り当てられ、残る領域が通常
のデータを書き込むための作業用領域として割り
当てられる。
基準領域への基準データとしての制御文字の書
き込みは、以下のようにして行なわれる。
き込みは、以下のようにして行なわれる。
レジスタＲ・ADQ９は所定の制御文字を書き
込むべく選択された基準領域内の４ビツト記憶場
所の２進アドレスを記憶している９つのフリツ
プ・フロツプを有するシフトレジスタである。レ
ジスタＲ・ADQ９の入力端CKにはナンド・ゲー
ト８から発生されるタイミング信号が印加され
る。初期設定に際してレジスタＲ・ADQ９には
アドレスバスA0上にあり基準領域内の所定のメ
モリアドレスを示すアドレス信号が装入される。
レジスタＲ・ADQ９の出力端２は減算器１１の
入力端１に接続されている。レジスタ１０も９個
のフリツプ・フロツプを有するシフトレジスタで
あつて、その一部はナンド・ゲート８から到来し
て入力端CKに印加されるタイミング信号により
駆動される。初期設定に際してこのレジスタ１０
には２つのスイツチI1及びI2により数３が装入さ
れる。この数３は、一つの行がいくつの領域に分
割されているかに対応する数であり、仮に一つの
行が４つの領域に分割されていたならば、数４が
レジスタ１０に装入される。レジスタ１０の出力
端２は減算器１１の入力端２に接続されている。
レジスタ１０の出力端２はループ形態でその入力
端１に帰還されており、従つて出力ビツトはシフ
ト動作中その入力端に再装入される。減算器１１
はビツト・ベースでレジスタＲ・ADQ９および
レジスタ１０の内容の減算を行ない、出力側３に
現われるその結果はレジスタＲ・ADQ９の入力
端１に再装入される。減算動作の終時にはレジス
タＲ・ADQ９は従つて３単位だけ減少した動作
開始アドレスの値を格納していることになる。出
力３で比較器１２はレジスタＲ・ADQ９の内容
が10進数３だけ小さいことを表わす。なおこの比
較器１２はその入力端１を介してレジスタＲ・
ADQ９の出力端に接続されており、また該比較
器の入力端２はレジスタ１０に接続されている。
該レジスタ１０はその出力端３に10進数３に対応
する２進数0000000011を発生する。他方比較器１
２の出力端３はナンド・ゲート８の入力端３に接
続されると共にインバータ１３の入力端１に接続
されそして該インバータ１３の出力端２は位置デ
コーダ３およびメモリ・アドレス・デコーダＤ・
ADM４の有効入力端子に接続されている。ナン
ド・ゲート８はその入力端１にクロツク・パルス
発生器７から供給される信号を受けそして入力端
２で全アドレシング動作を制御する「開始」信号
を受ける。メモリ１はアドレスバス上にあるアド
レス信号の示すメモリ１のアドレスに書き込まれ
る基準データとしての制御文字を格納しているデ
ータ・レジスタRD２に接続されている。レジス
タRD２はデータバスＤ０を介して外部装置に接
続されている。メモリ１およびレジスタRD２に
おける書き込みモードおよび読み出しモードは、
モード制御バス上にある書き込みモードを示す信
号Ｅおよび読み出しモードを示す信号Ｌによつて
制御される。このように、基準データ書き込み手
段は、主にデコーダＤ・ADM４、計算器５、位
置デコーダＤ・POS３、レジスタRADQ９、レ
ジスタ１０、減算器１１、比較器３から構成され
たアドレシング回路とデータレジスタRD２とか
ら構成されている。
込むべく選択された基準領域内の４ビツト記憶場
所の２進アドレスを記憶している９つのフリツ
プ・フロツプを有するシフトレジスタである。レ
ジスタＲ・ADQ９の入力端CKにはナンド・ゲー
ト８から発生されるタイミング信号が印加され
る。初期設定に際してレジスタＲ・ADQ９には
アドレスバスA0上にあり基準領域内の所定のメ
モリアドレスを示すアドレス信号が装入される。
レジスタＲ・ADQ９の出力端２は減算器１１の
入力端１に接続されている。レジスタ１０も９個
のフリツプ・フロツプを有するシフトレジスタで
あつて、その一部はナンド・ゲート８から到来し
て入力端CKに印加されるタイミング信号により
駆動される。初期設定に際してこのレジスタ１０
には２つのスイツチI1及びI2により数３が装入さ
れる。この数３は、一つの行がいくつの領域に分
割されているかに対応する数であり、仮に一つの
行が４つの領域に分割されていたならば、数４が
レジスタ１０に装入される。レジスタ１０の出力
端２は減算器１１の入力端２に接続されている。
レジスタ１０の出力端２はループ形態でその入力
端１に帰還されており、従つて出力ビツトはシフ
ト動作中その入力端に再装入される。減算器１１
はビツト・ベースでレジスタＲ・ADQ９および
レジスタ１０の内容の減算を行ない、出力側３に
現われるその結果はレジスタＲ・ADQ９の入力
端１に再装入される。減算動作の終時にはレジス
タＲ・ADQ９は従つて３単位だけ減少した動作
開始アドレスの値を格納していることになる。出
力３で比較器１２はレジスタＲ・ADQ９の内容
が10進数３だけ小さいことを表わす。なおこの比
較器１２はその入力端１を介してレジスタＲ・
ADQ９の出力端に接続されており、また該比較
器の入力端２はレジスタ１０に接続されている。
該レジスタ１０はその出力端３に10進数３に対応
する２進数0000000011を発生する。他方比較器１
２の出力端３はナンド・ゲート８の入力端３に接
続されると共にインバータ１３の入力端１に接続
されそして該インバータ１３の出力端２は位置デ
コーダ３およびメモリ・アドレス・デコーダＤ・
ADM４の有効入力端子に接続されている。ナン
ド・ゲート８はその入力端１にクロツク・パルス
発生器７から供給される信号を受けそして入力端
２で全アドレシング動作を制御する「開始」信号
を受ける。メモリ１はアドレスバス上にあるアド
レス信号の示すメモリ１のアドレスに書き込まれ
る基準データとしての制御文字を格納しているデ
ータ・レジスタRD２に接続されている。レジス
タRD２はデータバスＤ０を介して外部装置に接
続されている。メモリ１およびレジスタRD２に
おける書き込みモードおよび読み出しモードは、
モード制御バス上にある書き込みモードを示す信
号Ｅおよび読み出しモードを示す信号Ｌによつて
制御される。このように、基準データ書き込み手
段は、主にデコーダＤ・ADM４、計算器５、位
置デコーダＤ・POS３、レジスタRADQ９、レ
ジスタ１０、減算器１１、比較器３から構成され
たアドレシング回路とデータレジスタRD２とか
ら構成されている。
次に第５図のシーケンス・ダイヤグラムを参照
して第３図の基準データ書き込み手段の動作を説
明する。初期設定に際して制御文字のアドレスが
２進形態でレジスタＲ・ADQ９に供給され、他
方10進数３はレジスタ１０に格納される。この初
期設定が完了すると、ナンド・ゲート８の入力端
２に印加される「起動」信号によつてアドレス計
算が行なわれる。レジスタＲ・ADQ９、レジス
タ１０および減算器１１により構成される回路は
９クロツク・パルス毎に一度だけ演算ADQ＝
ADQ−３を実行する。同時に計数器Ｃ・ADM５
は９クロツク・パルス毎に１ステップづつ前進せ
しめられる。このサイクルはレジスタＲ・ADQ
９の内容が10進数３よりも小さくなる迄続く。レ
ジスタＲ・ADQ９の内容が10進数３よりも小さ
くなると計数器Ｃ・ADM５は探索している記憶
場所の行アドレスを格納しておりそしてレジスタ
Ｒ・ADQ９はこの場所の桁もしくは位置アドレ
ス（POS）を格納している。この様にして選択
された基準領域内の所定のアドレスにおける制御
文字の書き込みは、アドレス計算の終末と「起
動」信号の復帰とを分離する期間中、信号Ｅ用の
モード制御バス上に特定数の書込み「tops」を伝
送することにより行なわれる。該制御文字の記憶
されるセルの充電周期の長さは従つてこの期間長
に依存する。即ち、この期間長に応じて決まる第
１図及び第２図を用いてその原理を説明したよう
なスイツチ開閉回数をもつて基準領域内の各セル
についての電荷蓄積が行われる。尚、以上の第３
図に示した実施例の記憶装置においてはアクセス
制御手段は示されていない。
して第３図の基準データ書き込み手段の動作を説
明する。初期設定に際して制御文字のアドレスが
２進形態でレジスタＲ・ADQ９に供給され、他
方10進数３はレジスタ１０に格納される。この初
期設定が完了すると、ナンド・ゲート８の入力端
２に印加される「起動」信号によつてアドレス計
算が行なわれる。レジスタＲ・ADQ９、レジス
タ１０および減算器１１により構成される回路は
９クロツク・パルス毎に一度だけ演算ADQ＝
ADQ−３を実行する。同時に計数器Ｃ・ADM５
は９クロツク・パルス毎に１ステップづつ前進せ
しめられる。このサイクルはレジスタＲ・ADQ
９の内容が10進数３よりも小さくなる迄続く。レ
ジスタＲ・ADQ９の内容が10進数３よりも小さ
くなると計数器Ｃ・ADM５は探索している記憶
場所の行アドレスを格納しておりそしてレジスタ
Ｒ・ADQ９はこの場所の桁もしくは位置アドレ
ス（POS）を格納している。この様にして選択
された基準領域内の所定のアドレスにおける制御
文字の書き込みは、アドレス計算の終末と「起
動」信号の復帰とを分離する期間中、信号Ｅ用の
モード制御バス上に特定数の書込み「tops」を伝
送することにより行なわれる。該制御文字の記憶
されるセルの充電周期の長さは従つてこの期間長
に依存する。即ち、この期間長に応じて決まる第
１図及び第２図を用いてその原理を説明したよう
なスイツチ開閉回数をもつて基準領域内の各セル
についての電荷蓄積が行われる。尚、以上の第３
図に示した実施例の記憶装置においてはアクセス
制御手段は示されていない。
以上に説明したメモリへの制御文字の装入はメ
モリ・モジユールを製品の完成時に該メモリと協
働する他の回路と組み合わせる以前の製造段階中
に行なわれる。製品が完成した時には基準領域内
に誤つてデータが書き込まれるのを阻止する必要
がある。
モリ・モジユールを製品の完成時に該メモリと協
働する他の回路と組み合わせる以前の製造段階中
に行なわれる。製品が完成した時には基準領域内
に誤つてデータが書き込まれるのを阻止する必要
がある。
第４図は本発明の一実施例に係る記憶装置のブ
ロツク図である。この記憶装置は、ユーザがメモ
リの作業用領域を用いて通常のデータを書き込
み、また上述した基準領域に書き込まれた制御文
字を用いて記憶された通常のデータの信頼性をチ
エツクしつつ通常のデータを読み出すためのもの
である。尚、第４図は本発明の第３図の記憶装置
のものと同一のメモリ及びアドレシング回路を有
している。この記憶装置は制御文字の記入後に記
憶装置の製造中付加すべきデコーダ１４およびナ
ンド・ゲート１５から構成されているアクセス制
御手段を備えている。デコーダ１４の入力端はア
ドレスバスA0に接続され、その出力端は２入力
端を有するナンド・ゲート１５の１つの入力端に
接続され、そしてこのナンド・ゲート１５の他の
入力端には書込み信号Ｅが印加されて、そしてナ
ンド・ゲート１５の出力は「書込み」モードにお
いてデータ・レジスタRD２およびメモリ１に置
数される。このように構成された禁止手段によ
り、制御文字のアドレスを定める２進組合せに対
応する２進組合せがアドレスＡ０に現われるとメ
モリ１およびレジスタRD２への装入もしくは記
入は禁止される。従つてこのデバイスは基準領域
への書き込みを禁止するものであるが、しかしな
がらこの基準領域からの読み取りを禁止するもの
ではない。従つて、モード制御バス上の読み出し
信号Ｌに基づいて作業用領域及び基準領域から通
常のデータ及び制御文字を読み出すことが可能で
ある。
ロツク図である。この記憶装置は、ユーザがメモ
リの作業用領域を用いて通常のデータを書き込
み、また上述した基準領域に書き込まれた制御文
字を用いて記憶された通常のデータの信頼性をチ
エツクしつつ通常のデータを読み出すためのもの
である。尚、第４図は本発明の第３図の記憶装置
のものと同一のメモリ及びアドレシング回路を有
している。この記憶装置は制御文字の記入後に記
憶装置の製造中付加すべきデコーダ１４およびナ
ンド・ゲート１５から構成されているアクセス制
御手段を備えている。デコーダ１４の入力端はア
ドレスバスA0に接続され、その出力端は２入力
端を有するナンド・ゲート１５の１つの入力端に
接続され、そしてこのナンド・ゲート１５の他の
入力端には書込み信号Ｅが印加されて、そしてナ
ンド・ゲート１５の出力は「書込み」モードにお
いてデータ・レジスタRD２およびメモリ１に置
数される。このように構成された禁止手段によ
り、制御文字のアドレスを定める２進組合せに対
応する２進組合せがアドレスＡ０に現われるとメ
モリ１およびレジスタRD２への装入もしくは記
入は禁止される。従つてこのデバイスは基準領域
への書き込みを禁止するものであるが、しかしな
がらこの基準領域からの読み取りを禁止するもの
ではない。従つて、モード制御バス上の読み出し
信号Ｌに基づいて作業用領域及び基準領域から通
常のデータ及び制御文字を読み出すことが可能で
ある。
第３図に関しての説明で既に述べた主にデコー
ダＤ・ADM４、計算器５、位置デコーダＤ・
POS３、レジスタRADQ９、レジスタ１０、減
算器１１、比較器１２から構成されたアドレシン
グ回路が第４図にも示されている。従つて、ユー
ザによる通常のデータの書き込み作業に際して
は、アドレスバスＡ０上のアドレス信号に基づい
て通常のデータを作業用領域に記憶させることが
できる。
ダＤ・ADM４、計算器５、位置デコーダＤ・
POS３、レジスタRADQ９、レジスタ１０、減
算器１１、比較器１２から構成されたアドレシン
グ回路が第４図にも示されている。従つて、ユー
ザによる通常のデータの書き込み作業に際して
は、アドレスバスＡ０上のアドレス信号に基づい
て通常のデータを作業用領域に記憶させることが
できる。
ここで、ユーザによる通常データの書き込み作
業の際には、前述した制御文字の書き込みの場合
よりも多い数の書込み「tops」を信号Ｅ用のモー
ド制御バス上に伝送することによりセルの充電周
期の長さを長く設定して、即ちこの期間長に応じ
て決まる第１図及び第２図を用いてその原理を説
明したようなスイツチ開閉回数をもつて基準領域
内の各セルについての電荷蓄積を行う。この結
果、前述の電磁放射等の外部物理的撹乱に対して
は、作業用領域内にあるセルよりも電荷蓄積量の
より少ない基準領域内にあるセルの方が記憶して
いるデータが破壊され易くなる状態をメモリ１内
に実現することができる。
業の際には、前述した制御文字の書き込みの場合
よりも多い数の書込み「tops」を信号Ｅ用のモー
ド制御バス上に伝送することによりセルの充電周
期の長さを長く設定して、即ちこの期間長に応じ
て決まる第１図及び第２図を用いてその原理を説
明したようなスイツチ開閉回数をもつて基準領域
内の各セルについての電荷蓄積を行う。この結
果、前述の電磁放射等の外部物理的撹乱に対して
は、作業用領域内にあるセルよりも電荷蓄積量の
より少ない基準領域内にあるセルの方が記憶して
いるデータが破壊され易くなる状態をメモリ１内
に実現することができる。
尚、第３図に示した基準データの書き込みの際
に用いられるアドレシング回路等からなる書き込
み手段は、再度ユーザによる書き込み及び読み出
し作業のために使用されてもよく、また基準デー
タの書き込みを終えたメモリ１がアドレシング回
路等から独立分離されてユーザの手元に届けられ
て、新たな書き込み及び読み出し手段と接続され
て使用されても良い。実際上の問題として制御文
字の記入のための製造段階中に用いられたものと
同じアドレシング回路等を図４に示したような記
録装置に再使用することには何等支障はない。
に用いられるアドレシング回路等からなる書き込
み手段は、再度ユーザによる書き込み及び読み出
し作業のために使用されてもよく、また基準デー
タの書き込みを終えたメモリ１がアドレシング回
路等から独立分離されてユーザの手元に届けられ
て、新たな書き込み及び読み出し手段と接続され
て使用されても良い。実際上の問題として制御文
字の記入のための製造段階中に用いられたものと
同じアドレシング回路等を図４に示したような記
録装置に再使用することには何等支障はない。
［発明の効果］
本発明によれば、メモリにおいて、基準領域内
にあるセルを充電させる所定電気量以上の電気量
で、作業用領域内にあるセルを充電させることに
より通常のデータを作業用領域に書き込み、作業
用領域に通常のデータを書き込む際には基準領域
へのアクセスを禁止しているが故に、基準領域内
の基準データが正しく保持されていたか否かによ
りメモリ内に記憶された通常データが外部物理的
撹乱により破壊されていないことを確認し得る。
従つて本発明は大規模なものであれ、あるいはポ
ケツトサイズのものであれ、あらゆるデータ処理
方式に適用可能であつて、常にデータの完全性を
保証し、特にMNOS型トランジスタからメモリ
を構成した場合には例えばデータ処理センタの保
管場所等に、データが記録されている記録媒体が
長期に渡り保管された場合に生ずるデータの劣化
または経年変化とゆう問題に有効に対処すること
ができる。
にあるセルを充電させる所定電気量以上の電気量
で、作業用領域内にあるセルを充電させることに
より通常のデータを作業用領域に書き込み、作業
用領域に通常のデータを書き込む際には基準領域
へのアクセスを禁止しているが故に、基準領域内
の基準データが正しく保持されていたか否かによ
りメモリ内に記憶された通常データが外部物理的
撹乱により破壊されていないことを確認し得る。
従つて本発明は大規模なものであれ、あるいはポ
ケツトサイズのものであれ、あらゆるデータ処理
方式に適用可能であつて、常にデータの完全性を
保証し、特にMNOS型トランジスタからメモリ
を構成した場合には例えばデータ処理センタの保
管場所等に、データが記録されている記録媒体が
長期に渡り保管された場合に生ずるデータの劣化
または経年変化とゆう問題に有効に対処すること
ができる。
第１図は本発明の一実施例に係る電荷蓄電用セ
ルを簡略化して示す概念的回路図、第２Ａ図は本
発明の一実施例に係るトランジスタを備えた電荷
蓄電用セルの基本構成回路図、第２Ｂ図は第２Ａ
図のトランジスタの概略的構造図、第２Ｃ図は
MNOS技術により製作されたトランジスタの断
面図、第３図は本発明の一実施例に係る記憶装置
を示すブロツク図、第４図は本発明の他の実施例
に係るアクセス制御手段を含む記憶装置のブロツ
ク図、第５図は制御文字の記入に必要とされる段
階の時間的シーケンスを示すダイヤグラムであ
る。 １……メモリ、３……位置デコーダ、４……メ
モリアドレスデコーダ、６……計数器、７……ク
ロツクパルス発生器、８，１５……ナンド・ゲー
ト、１０……レジスタ、１１……減算器、１２…
…比較器、１３……インバータ、１４……デコー
ダ、I0……電流発生器、IE，IL……スイツチ、Ｃ
……コンデンサ、Q1，Q2，Q3，Q4……トランジ
スタ。
ルを簡略化して示す概念的回路図、第２Ａ図は本
発明の一実施例に係るトランジスタを備えた電荷
蓄電用セルの基本構成回路図、第２Ｂ図は第２Ａ
図のトランジスタの概略的構造図、第２Ｃ図は
MNOS技術により製作されたトランジスタの断
面図、第３図は本発明の一実施例に係る記憶装置
を示すブロツク図、第４図は本発明の他の実施例
に係るアクセス制御手段を含む記憶装置のブロツ
ク図、第５図は制御文字の記入に必要とされる段
階の時間的シーケンスを示すダイヤグラムであ
る。 １……メモリ、３……位置デコーダ、４……メ
モリアドレスデコーダ、６……計数器、７……ク
ロツクパルス発生器、８，１５……ナンド・ゲー
ト、１０……レジスタ、１１……減算器、１２…
…比較器、１３……インバータ、１４……デコー
ダ、I0……電流発生器、IE，IL……スイツチ、Ｃ
……コンデンサ、Q1，Q2，Q3，Q4……トランジ
スタ。
Claims (1)
- 【特許請求の範囲】 １ 書き込み読み出し手段を有する記憶装置にお
いて多数の同型の電荷蓄積用セルからなる消去可
能なメモリ内に記憶されたデータの信頼性を決定
する方法であつて、 前記メモリをアドレス可能な複数の領域に分割
し、 前記分割された領域の少なくとも一つを基準領
域に割り当てると共に前記基準領域以外の前記分
割された領域を通常の作業用領域に割り当て、 書き込み手段により前記基準領域内にあるセル
の夫々を所定電気量で充電させることにより所定
の基準データを前記基準領域に書き込み、 前記書き込み読み出し手段により前記作業用領
域内にある充電されるべきセルの夫々を前記所定
電気量以上の電気量で充電させることにより通常
のデータを前記作業用領域に書き込み、 前記書き込み読み出し手段が前記通常のデータ
を書き込む際には前記書き込み読み出し手段の前
記基準領域へのアクセスを禁止し、 前記書き込み読み出し手段が前記通常のデータ
を読み出す際には前記アクセスを許容して前記書
き込み読み出し手段により前記書き込まれた通常
のデータと共に前記書き込まれた基準データを読
み出し、 前記読み出された基準データが正しく保持され
ていたか否かにより前記読み出された通常のデー
タの信頼性を決定することを特徴とする記憶装置
においてメモリ内に記憶されたデータの信頼性を
決定する方法。 ２ 前記基準領域内にある前記セルの夫々におけ
る一定の電気量の反復的かつ連続的な充電により
前記基準領域内にある前記セルの夫々を前記所定
電気量で充電させることを特徴とする特許請求の
範囲第１項に記載の方法。 ３ 前記記憶装置の製造の過程において前記基準
データを前記基準領域に記憶させることを特徴と
する特許請求の範囲第１項または第２項に記載の
方法。 ４ 少なくとも一つのアドレス可能な基準領域と
アドレス可能な通常の作業用領域とに分割されて
記憶されることになる多数の同型の電荷蓄積用セ
ルからなる消去可能なメモリと、 前記基準領域内にあるセルの夫々を所定電気量
で充電させることにより所定の基準データを前記
基準領域に書き込む基準データ書き込み手段と、 前記作業用領域内にある充電されるべきセルの
夫々を前記所定電気量以上の電気量で充電させる
ことにより通常のデータを前記作業用領域に書き
込むと共に前記通常のデータを書き込む際にはア
クセス制御手段がある結果前記基準領域へのアク
セスが禁止され、前記作業用領域に書き込まれて
いる前記通常のデータ及び前記基準領域に書き込
まれている前記基準データを読み出す書き込み読
み出し手段と、 を含むことを特徴とする記憶装置。 ５ 前記アクセス制御手段は、アドレスバス上に
あり前記通常のデータが書き込み読み出しされる
べきメモリのアドレスを示すアドレス信号をデコ
ードすると共に該デコードされたアドレス信号が
前記基準領域のアドレスに当たるか否かを判定す
るアドレスデコーダと、前記デコードされたアド
レス信号が前記基準領域のアドレスに当たり且つ
モード制御バス上にあり書き込みモード又は読み
出しモードを示すモード信号が書き込みモードで
ある場合には前記書き込み読み出し手段から前記
基準領域へのアクセスを禁止する手段と、 を含むことを特徴とする特許請求の範囲第４項に
記載の記憶装置。 ６ 多数の同型の電荷蓄積用セルからなる消去可
能なメモリであつて少なくとも一つのアドレス可
能な基準領域内にあるセルの夫々に所定電気量で
充電させることにより所定の基準データが前記基
準領域に書き込まれている前記メモリと、 前記メモリの前記基準領域を除く作業用領域内
にある充電されるべきセルの夫々を前記所定電気
量以上の電気量で充電させることにより通常のデ
ータを前記作業用領域に書き込むと共に前記通常
のデータを書き込む際にはアクセス制御手段があ
る結果前記基準領域へのアクセスが禁止され、前
記作業用領域に書き込まれている前記通常のデー
タ及び前記基準領域に書き込まれている前記基準
データを読み出す書き込み読み出し手段と、 を備えたことを特徴とする記憶装置。 ７ 前記アクセス制御手段は、アドレスバス上に
あり前記通常のデータが書き込み読み出しされる
べきメモリのアドレスを示すアドレス信号をデコ
ードすると共に該デコードされたアドレス信号が
前記基準領域のアドレスに当たるか否かを判定す
るアドレスデコーダと、前記デコードされたアド
レス信号が前記基準領域のアドレスに当たり且つ
モード制御バス上にあり書き込みモード又は読み
出しモードを示すモード信号が書き込みモードで
ある場合には前記書き込み読み出し手段から前記
基準領域へのアクセスを禁止する手段と、 を含むことを特徴とする特許請求の範囲第６項に
記載の記憶装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR7836543A FR2445586A1 (fr) | 1978-12-27 | 1978-12-27 | Procede d'inscription d'un caractere temoin dans une memoire a stockage de charge electrique et dispositif obtenu par ce procede |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5597090A JPS5597090A (en) | 1980-07-23 |
| JPH0338679B2 true JPH0338679B2 (ja) | 1991-06-11 |
Family
ID=9216597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16954779A Granted JPS5597090A (en) | 1978-12-27 | 1979-12-27 | Method of and device for writing control character in memory having charge storing cells |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP0013523B1 (ja) |
| JP (1) | JPS5597090A (ja) |
| BR (1) | BR7908578A (ja) |
| DE (1) | DE2966358D1 (ja) |
| ES (1) | ES487299A0 (ja) |
| FR (1) | FR2445586A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2455320B1 (fr) * | 1979-04-25 | 1986-01-24 | Cii Honeywell Bull | Dispositif de recyclage de supports d'enregistrement identifiables a l'aide de donnees d'identification et composes de memoires monolithiques non volatiles effacables |
| FR2567302A1 (fr) * | 1984-07-09 | 1986-01-10 | Stanislas Cottignies | Procede de controle d'une memoire non volatile de type semi-conducteur a injection de charges electriques, memoire controlable et dispositif de controle de ladite memoire |
| JPH01306951A (ja) * | 1988-06-03 | 1989-12-11 | Hitachi Ltd | 半導体集積回路装置 |
| US5644636A (en) * | 1994-12-30 | 1997-07-01 | Xtec, Incorporated | Method and apparatus for securing data stored in semiconductor memory cells |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50120931A (ja) * | 1974-03-11 | 1975-09-22 | ||
| JPS5346237A (en) * | 1976-10-08 | 1978-04-25 | Canon Inc | Electronic device having memory unit capable of write-in and readout |
| JPS5391638A (en) * | 1977-01-24 | 1978-08-11 | Nec Corp | Semiconductor temporal memory unit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1055374B (it) * | 1975-02-28 | 1981-12-21 | Siemens Ag | Dispositivo memorizzatore elettronico a semiconduttori per scrittura e lettura con accesso diretto |
| DE2516124C2 (de) * | 1975-04-12 | 1983-03-03 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Datenspeicherschaltung |
-
1978
- 1978-12-27 FR FR7836543A patent/FR2445586A1/fr active Granted
-
1979
- 1979-12-19 DE DE7979401040T patent/DE2966358D1/de not_active Expired
- 1979-12-19 EP EP19790401040 patent/EP0013523B1/fr not_active Expired
- 1979-12-27 BR BR7908578A patent/BR7908578A/pt not_active IP Right Cessation
- 1979-12-27 JP JP16954779A patent/JPS5597090A/ja active Granted
- 1979-12-27 ES ES487299A patent/ES487299A0/es active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50120931A (ja) * | 1974-03-11 | 1975-09-22 | ||
| JPS5346237A (en) * | 1976-10-08 | 1978-04-25 | Canon Inc | Electronic device having memory unit capable of write-in and readout |
| JPS5391638A (en) * | 1977-01-24 | 1978-08-11 | Nec Corp | Semiconductor temporal memory unit |
Also Published As
| Publication number | Publication date |
|---|---|
| ES8101801A1 (es) | 1980-12-16 |
| FR2445586B1 (ja) | 1983-09-30 |
| EP0013523A1 (fr) | 1980-07-23 |
| DE2966358D1 (en) | 1983-12-01 |
| FR2445586A1 (fr) | 1980-07-25 |
| JPS5597090A (en) | 1980-07-23 |
| BR7908578A (pt) | 1980-07-08 |
| EP0013523B1 (fr) | 1983-10-26 |
| ES487299A0 (es) | 1980-12-16 |
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