DE2516124C2 - Datenspeicherschaltung - Google Patents
DatenspeicherschaltungInfo
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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Description
Die Erfindung betrifft eine Datenspeicherschaltung mit monolithisch integrierten, MOS-Transistoren enthaltende
Speicherzellen, bei der die Daten in Form von elektrischen Ladungen gespeichert sind, deren Wert
infolge von Leckströmen zeitlich nicht konstant bleibt, mit Mitteln zur Auffrischung der die gespeicherten
Daten repräsentierenden elektrischen Ladungen.
Datenspeicher werden häufig mit dynamischen Speicherzellen aufgebaut, weil diese weniger Platz
beanspruchen und somit eine größere Anzahl in einer monolithisch integrierten Schaltung vereinigt werden
kann. Dynamische Speicherzellen unterscheiden sich von statischen Speicherzellen vor allem dadurch, daß sie
nicht wie diese aus einer bistabilen Anordnung bestehen. Eine dynamische Speicherzelle kann beispielsweise aus
einigen MOS-Feldeffekttransistoren bestehen. In einer
derartigen dynamischen Speicherzelle werden die gespeicherten Daten durch eine elektrische Ladung
dargestellt, die sich in der Gate-Kanal-Kapazität eines der MOS-Transistoren der Speicherzelle befindet.
Beispielsweise wird die binäre Information 1 oder 0 durch Vorhandensein oder Nichtvorhardensein einer
Ladung in dieser Kapazität dargestellt. Eine gespeicherte Ladung bleibt jedoch infolge von Leckströmen nicht
beliebig lange erhalten. Deshalb muß die Ladung des Kondensators innerhalb einer bestimmten Zeit wieder
aufgefrischt werden, wenn der inhalt des Speichers erhalten werden soll. Diese Zeitabhängigkeit führt zu
der Bezeichnung »dynamisch«.
Die Auffrischung der Ladung erfolgt über Steuermittel,
die aus einer speziellen Schaltungsgruppe aus programmierten Anweisungen an die Zentraleinheit des
Datenverarbeitungssysteins zu dem der Speicher gehört, gebildet werden können. Bei bekannten
Datenspeicherschaltungen werden die Ladungen in regelmäßigen Zeitabständen wieder aufgefrischt.
Diese Verfahren haben gewisse Nachteile. Der Aufwand für die Steuerung ist beträchtlich, ob sie nun
durch Hardware oder Software realisiert ist. Zudem wird der Speicher wesentlich öfter aufgefrischt als
notwendig, da das maximal zulässige Zeitintervall zwischen zwei Auffrischvorgängen durch die höchste
Arbeitstemperatur bestimmt ist, der die Speicherschaltung ausgesetzt werden darf. Durch Auffrischung in
festen Zeitabständen wird weiterhin die mittlere Verlustleistung des Speichers unnötig erhöht.
Der Erfindung liegt die Aufgabe zugrunde, eine Datenspeicherschaltung mit dynamischen Speicherzellen
zu schaffen, bei der eine Auffrischung mit möglichst geringem Aufwand möglich ist. Solche Speicherschaltungen
sind insbesondere für kleine Speichersysteme von großer wirtschaftlicher Bedeutung, da sie die
Kosten, die zum Auffrischen der Speicher zusätzlich
anfallen, stark reduzieren.
Diese Aufgabe wird bei einer Datenspeicherschaltung der eingangs näher bezeichneten Art erfindungsgemäß
dadurch gelöst, daß Mittel vorgesehen sind, die den Wert der elektrischen Ladungen feststellen und die bei
Absinken der Ladungen unter einen festgelegten Grenzwert eine Auffrischung der Ladungen veranlassen.
Damit wird erreicht, daß die Ladungen nicht öfter als
unbedingt notwendig aufgefrischt werden, wodurch in vorteilhafter Weise insbesondere die Verlustleistung
des Speichers beträchtlich reduziert werden kann. Die Erfindung geht dabei von der Erkenntnis aus, daß bei
unterhalb der maximalen zulässigen Arbeitstemperatur
er in den Speicherzellen J1 verwendet wird. Das Gate
des Speichertransistors 17 wird jedesmal, wenn die Speicherzellen der Wortleitung 12' aufgefrischt werden,
über den Transistor 16 auf diejenige Betriebsspannung U des Speicherchips geschaltet, die auch für das
Schreiben in die Speicherzellen 11 verwendet wird. Das
heißt, die Ladung des Speichertransistors 17 wird nach Abschluß eines Auffrischvorganges der Speicherzellen
ebenfalls aufgefrischt. Der Transistor 13 ist ein Yerarmungs-Transistor der in der gezeigten Schaltung
näherungsweise einen konstanten Strom in den Transistor 17 einprägt. Damit ist die Spannung an Punkt
19 etwa proportional zum Drain-Source-Widerstand des Speichertransistors 17. Dieser Widerstand wird
liegenden Temperaturen die die gespeicherten Ladun- 15 jedoch durch die Ladung auf dem Gate von Transistor
gen abbauenden Leckströme geringer sind und infolge 17 gesteuert und ist klein, solange eine große Ladung auf
bis
dessen eine größere Zeit vergeht, bis eine eine gespeicherte Information darstellende Ladung unter
ein^n bestimmten Grenzwert absinkt. Um einen bestimmten Speicherinhalt aufrecht zu erhalten, ist es
aber lediglich notwendig, die Ladung erst dann aufzufrischen, wenn dieser Grenzwert tatsächlich
erreicht ist.
Weitere zweckmäßige und vorteilhafte Ausgestaltungen der Erfindung sind in der nachfolgenden Beschreibung
und den Unteransprüchen enthalten.
Bei der Erfindung wird vorausgesetzt, daß Speicherchips, wie sie hauptsächlich in kleinen Speichersystemen
verwendet werden, wortorganisiert sind. Das heißt, daß mehrere Bit parallel aus dem Speicherchip ausgelesen
oder in ihn eingeschrieben werden. Sinnvolle Organisationen sind zur Zeit beispielsweise 128 Worte mit je
8 Bit, 512 Worte mit je 8 Bit oder 1024 Worte mit je 4 Bit.
Bei Verwendung solcher Speicherchips kann jeder Chip asynchron zu den anderen aufgefrischt werden,
ohne daß dadurch mehr Zugriffe blockiert werden als dies beim Auffrischen des Speichersystems gemäß dem
Stand der Technik der Fall ist. Damit ist möglich, daß jeder Chip nur so oft aufgefrischt wird, wie es seinem
jeweiligen Ladungszustand entsprechend erforderlich ist.
Die Erfindung wird nachfolgend unter Bezug auf die Zeichnung erläutert. Dabei zeigt
Fig. 1 ein Blockschaltbild einer Datenspeicherschaltung
gemäß der Erfindung mit einem Speicherchip,
Fig. 2 ein Schaltbild einer Datenspeicherschaltung mit mehreren Speicherchips,
F i g. 3 ein weiteres Ausführungsbeispiel einer Datenspeicherschaltung
mit mehreren Speicherchips.
F i g. 1 zeigt das Blockschaltbild eines Ausführungsbeispiels der Erfindung mit einem Speicherchip. Im
Zcllenfeld 10 sind die dynamischen Speicherzellen 11 in Zeilen und Spalten matrixförmig in bekannter Weise
dem Gate gespeichert ist. Wenn nun infolge von Leckströmen die Ladung auf dem Gate des Speichertransistors
17 abnimmt, steigt die Spannung an Punkt 19
2u an. Bei einem bestimmten Wert dieser Spannung
schaltet die Schwellenwertschaltung 20, die vorher an ihrem Ausgang eine logische Null abgab, auf den
logischen Wert Eins. Die Schaltung des Schwellenwertgliedes ist im Prinzip bekannt und wird deshalb nicht
näher beschrieben. Der Zustand der Schwellenwertschaltung 20 wird zum Ende eines jeden Arbeitszyklus
der Datenspeicherschaltung durch den Takt Φ' über den Transistor 21 abgefragt. Wenn aufgefrischt werden
muß, wird also über den Transistor 21 eine logische Eins über die Leitung 23 auf das Gate des Transistors 22
gelegt und damit das Gate des Durchschaltetransistors 16 mit der Wortleitung 12' verbunden. Weiterhin
werden über die Leitung 29 die X-Decoder 15 abgeschaltet und der Adreßmultiplexer 26, der nor-
r, malerweise Adressen aus dem Adreßlatch 27 auf die ^-Decoder 14 durchschaltet, auf den Adreßzähler 25
umgeschaltet. Außerdem wird über die Leitung 24 und das UND-Glied 30 der Systemtakt Φ auf den
Zähleingang des Adreßzählers 25 durchgeschaltet.
4« Weiterhin wird über die Leitung 31 ein Signal nach
außen abgegeben, das anzeigt, daß der Speicher gerade mit Auffrischen beschäftigt ist, und damit keine Zugriffe
möglich sind. Zugriffe werden dadurch verhindert, daß das Signal 31 die Adreß- und Steuereingänge des
Speicherchips, sowie auch seine Ausgänge, abschaltet, solange es den logischen Zustand Eins hat.
Zu Beginn der Auffrischung habe der Adreßzähler 25, der auch als Schieberegister ausgebildet sein kann, den
Zustand Null, wähle also über Adreßmultiplexer 26 und F-Decoder 14 die oberste Wortleitung 12 aus. Dann
werden die Zeilen des Speicherzellenfeldes sequentiell aufgefrischt, jeweils eine Zeile pro Periode des
Sysiemtakts Φ. Beim Auffrischen der letzten Zeile 12'
wird die Gate-Substrat-Kapazität des Speichertransi-
angeordnet. Als Speicherzellen können alle bekannten 55 stors 17 wieder aufgeladen. Deshalb wird zu Ende dieses
Ausführungen dynamischer MOS-Speicherzellen, beispielsweise
Speicherzellen mit einem oder drei MOS-Transistoren verwendet werden. Decoder 14, 15
ermöglichen die Auswahl von zu den Speicherzellen führenden Wortleitungen 12 und Bitleitungen 13. Die
Lese- und Schreibverstärker 32 sind für jede Speicherzellenspalte einmal vorhanden, so daß die Speicherzellen
aufgefrischt werden können, ohne über die Decoder 15 ausgewählt zu werden. Die Wortleitung 12' der
untersten Speicherzellenzeile kann über die Drain-Source-Streckc
des Transistors 22 mit dem Gale des
Durchschaltetransistors 16 verbunden werden. Der Transistor 17 bildet einen .Speichertransistor nach, wie
Zyklus vom Ausgang des Schwellenwertschalters 20 eine logische Null auf die Leitungen 23, 24, 28,29 und 31
übernommen, womit die Auffrischperiode beendet ist und auf den Speicher wieder zugegriffen werden kann.
Die technologische Realisierung des Speicherchips kann in N-Kanal-MOS-Technik oder in P-Kanal-MOS-Technik
erfolgen. Bevorzugt enthalten die Schaltungen in der Peripherie des Speicherzellenfeldes Lasttransisioren
vom Verarmungstyp, wiewohl auch Anreicherung? -Lasttransisturen möglich sind.
Fig. 2 zeigt das Blockschaltbild eines weiteren Avisführungsbeispicls einer Datenspeicherschaltung gemäß
der Erfindung.
Mehrere Speicherchips 40 sind in Zeilen und Spalten matrixförmig angeordnet. Die einzelnen Chips 40 haben
Takteingänge 41 zur Aufnahme des Systemtakts Φ, Chipauswahl -Eingänge 44 zur Auswahl eines bestimmten
Chips, Adreßeingänge 43 zur Auswahl eines Speicherwortes auf dem Chip und Ausgänge 42, die eine
Anzeige liefern, wenn auf dem Chip der Speicherinhalt gerade aufgefrischt wird. Die Leitungen für Datenein-
und -ausgänge sind in Fig.2 der Übersichtlichkeit halber nicht eingezeichnet. Die entsprechenden Datenein-
und -ausgänge aller Chips sind miteinander verbunden. Ein bestimmter Chip 40 wird nur ausgewählt,
wenn an seinem Auswahl-Eingang 44 eine logische Eins anliegt. Die Auswahlsignale werden in der
Schaltung 50 so erzeugt, daß jeweils nur ein Chip 40 zur gleichen Zeit ausgewählt wird. Die Ausgänge 42 zeigen
durch eine logische Eins an, daß auf den Chip wegen Auffrischvorgängen nicht zugegriffen werden kann.
Dem gesamten Speichersystem werden folgende Signale zugeführt:
Der Systemtakt Φ, die Adressen 60 zur Auswahl eines
Speicherwortes auf einem bestimmten Chip und die Adressen 61 zur Auswahl eines Chips. Außerdem gibt
das Speichersystem das Signal 62 ab, das den logischen Wert Eins hat, wenn auf einen durch die Adressen 61
ausgewählten Chip wegen Auffrischvorgängen nicht zugegriffen werden kann.
Die Chipauswahl geschieht durch die Schaltung 50.
Aus den Adressen 61 bilden die UND-Verknüpfungsglieder 51, die für jeden Chip 40 einmal vorhanden sind,
ein Signal das den logischen Zustand Eins hat, wenn der zugehörige Chip ausgewählt werden coil und sonst den
Wert Null hat. Dem Eingang des UND-Gliedes 52 wird das Ausgangssignal des Verknüpfungsgliedes 51 und, in
negierter Form, das Ausgangssignal 42 des zugehörigen Speicherchips zugeführt. Damit gibt das UND-Glied 52
nur dann ein Eins-Signal ab, und wählt folglich nur dann den Chip aus, wenn in ihm gerade keine Auffrischvorgänge
ablaufen. Das UND-Glied 53 gibt genau dann ein Eins-Signal ab, wenn auf einen durch die Adresse 61
bezeichneten Chip wegen Auffrischvorgängen nicht zugegriffen werden kann. Die Ausgänge aller UND-Glieder
53 werden im ODER-Glied 54 verknüpft. Damit zeigt eine logische Eins am Ausgang 62 des ODER-Gliedes
54 an, daß ein Zugriff auf die durch die Adressen 60 und 61 definierte Speicherposition wegen Auffrischvorgängen
nicht möglich ist.
Fig.3 zeigt ein weiteres Ausführungsbeispiel einer
Datenspeicherschaltung, das voraussetzt, daß die Verknüpfungsglieder 51, 52 und 53 mit auf dem
zugehörigen Chip integriert sind. Damit wird der zu den Speicherchips zusätzliche Aufwand geringer, jedoch
muß die Adresse eines Speicherchips bereits bei seiner Herstellung mit eingebaut werden, was etwa durch
veränderbare Metallisierung des Chips möglich ist.
Hierzu 2 Blatt Zeichnungen
Claims (12)
1. Datenspeicherschaltung mit monolithisch integrierten, MOS-Transistoren enthaltende Speicherzellen,
bei der die Daten in Form von elektrischen s Ladungen gespeichert sind, deren Wert infolge von
Leckströmen zeitlich nicht konstant bleibt, mit Mitteln zur Auffrischung der die gespeicherten
Daten repräsentierenden elektrischen Ladungen, dadurch gekennzeichnet, daß Mittel vorgesehen
sind, die den Wert der elektrischen Ladungen feststellen und die bei Absinken der
Ladungen unter einen festgelegten Grenzwert eine Auffrischung der Ladungen veranlassen.
2. Datenspeicherschaltung nach Anspruch 1, dadurch gekennzeichnet, daß zur Feststellung des
Ladungszustands ein MOS-Transistor (17) vorgesehen ist, der den gleichen Aufbau hat, wie die in den
Speicherzellen (11) enthaltenen Speichertransistoren und der mit diesen Speichertransistoren auf dem
gleichen Haibieiterchip angeordnet ist.
3. Datenspeicherschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Drain-Source-Strekke
des MOS-Transistors (17) in Reihe geschaltet ist mit der Drain-Source-Strecke eines Lasttransistors
(18), dessen Drain-Anschluß an der Betriebsspannung liegt, so daß am Verbindungspunkt (19) dieser
beiden Transistoren (17, 18) eine Spannung anliegt, die durch das Verhältnis der Kanalwiderstände der
Transistoren (17,18) bestimmt ist. jo
4. Datenspeicherschaltung nach den Ansprüchen 2 und 3, dadurch gekennzeichnet, daß die Ladung des
MOS-Transistors (17) nach jedem Auffrischen des gesamten ihm zugeordneten Speicherzellenfeldes
(10) ebenfalls aufgefrischt wird. j-,
5. Datenspeicherschaltung nach den Ansprüchen 2 bis 4, dadurch gekennzeichnet, daß ein Schwellenwertschalter
(20) vorgesehen ist, der eingangsseitig die am Punkt (19) anliegende Spannung erfaßt und
der in Abhängigkeit von dieser Spannung ausgangsseitig einen von zwei möglichen Schaltzuständen
annimmt.
6. Verfahren zum Betrieb einer Datenspeicherschaltung nach den Ansprüchen 1 bis 5, für den Fall,
daß die Speicherschaltung durch einen Takt synchron zu den übrigen Einheiten eines Datenverarbeitungssystems
betrieben wird, dadurch gekennzeichnet, daß der Zustand des Schwellenwertschalters
(20) zu Ende eines Systemzyklus abgefragt wird.
7. Datenspeicherschaltung nach den Ansprüchen 1 to bis 5, dadurch gekennzeichnet, daß die Schaltmittel
zum Auffrischen der Ladungen auf dem Speicherchip integriert sind.
8. Verfahren zum Betrieb einer Datenspeicherschaltung nach den Ansprüchen 1 bis 7, dadurch
gekennzeichnet, daß die Zeilen des Speicherzellenfeldes (10) sequentiell aufgefrischt werden.
9. Verfahren zum Betrieb einer Datenspeicherschaltung nach den Ansprüchen 4 und 8, dadurch
gekennzeichnet, daß die Ladung des MOS-Transistors (17) zusammen mit der letzten Speicherzellenzeile
des Speicherzellenfeldes (10) aufgefrischt wird.
10. Verfahren zum Betrieb einer Datenspeicherschaltung nach den Ansprüchen 1 bis 9, dadurch
gekennzeichnet, daß das Speicherchip ein den Auffrischvorgang anzeigendes Signal abgibt.
11. Verfahren zum Betrieb einer Datenspeicherschaltung nach den Ansprüchen 1 bis 10, dadurch
gekennzeichnet, daß das Ausgangssignal des Schwellenwertschalters (20) dazu verwendet wird,
die Adreß- und Steuereingänge, sowie die Ausgänge, mit Ausnahme des Ausganges, der das Auffrischen
anzeigt, abzuschalten, solange das Chip aufgefrischt wird.
12. Verfahren zum Betrieb einer Datenspeicherschaltung nach Anspruch 11, dadurch gekennzeichnet
daß Besetzt-Signale von jedem Chip des Speichersystems in einer ODER-Schaltung verknüpft
werden.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19752516124 DE2516124C2 (de) | 1975-04-12 | 1975-04-12 | Datenspeicherschaltung |
Applications Claiming Priority (1)
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DE19752516124 DE2516124C2 (de) | 1975-04-12 | 1975-04-12 | Datenspeicherschaltung |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2516124A1 DE2516124A1 (de) | 1976-10-21 |
DE2516124C2 true DE2516124C2 (de) | 1983-03-03 |
Family
ID=5943762
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19752516124 Expired DE2516124C2 (de) | 1975-04-12 | 1975-04-12 | Datenspeicherschaltung |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE2516124C2 (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3634760A1 (de) * | 1985-10-31 | 1987-05-14 | Mitsubishi Electric Corp | Dynamische direktzugriffspeichervorrichtung |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2445586A1 (fr) * | 1978-12-27 | 1980-07-25 | Cii Honeywell Bull | Procede d'inscription d'un caractere temoin dans une memoire a stockage de charge electrique et dispositif obtenu par ce procede |
-
1975
- 1975-04-12 DE DE19752516124 patent/DE2516124C2/de not_active Expired
Non-Patent Citations (1)
Title |
---|
NICHTS-ERMITTELT |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3634760A1 (de) * | 1985-10-31 | 1987-05-14 | Mitsubishi Electric Corp | Dynamische direktzugriffspeichervorrichtung |
Also Published As
Publication number | Publication date |
---|---|
DE2516124A1 (de) | 1976-10-21 |
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