DE3921660C2 - - Google Patents

Description

Die Erfindung betrifft ein Halbleiterspeichergerät gemäß dem Oberbegriff von Anspruch 1.

Aus der EP 02 57 938 A2 ist ein digitaler Speicher bekannt, der eine Vielzahl von Speicherzellen in einer Matrix angeordnet aufweist. Eine Reihenaktivierungsschaltung für gleichzeitiges Aktivieren aller Reihen der Matrix und eine Spaltenaktivierungsschaltung zum gleichzeitigen Anlegen entweder eines Setz- oder eines Rücksetzsignals an die Spalten sind vorgesehen.

Aus der US 45 87 629 ist ein dynamischer Speicher mit wahlfreiem Zugriff (RAM) bekannt, der eine Einrichtung zum Anlegen eines Digitalsignals an alle Bit-Leitungen und eine Rücksetzsteuereinrichtung zum Ansteuern der Koppeleinrichtung aufweist, um alle Bits, die mit der ausgewählten Wortleitung verbunden sind, auf den Wert des Digitalsignals zu setzen. Dabei werden sequentiell die Wortleitungen ausgewählt, um "0" als Digitalwert zu schreiben. Dies verlängert die für die Initialisierung erforderliche Zeit.

Ein Beispiel eines Speichers mit einem statischen RAM (random access memory) mit Initialisierungsfunktion nach dem Stand der Technik liegt in der japanischen Offenlegungsschrift Nr. 63- 37 442/1988 gezeigt. Bei diesem Stand der Technik werden sämtliche Speicherzellen gleichzeitig initialisiert. Ein sich aus diesem Schema ergebender Nachteil besteht darin, daß Bitleitungen auf Erdpotential gesetzt werden müssen und daß daher die Steuerung für die Initialisierung komplex ist. Des weiteren können exzessiv hohe Ströme durch die Bit­ leitungen fließen, wenn sämtliche Speicherzellen gleichzei­ tig initialisiert werden, und die Bitleitungen können durch Schmelz-Trennung beschädigt werden.

Aufgabe der Erfindung ist es, ein Halbleiterspeichergerät mit einer einfachen Steuerung der Initialisierung zu schaf­ fen, bei dem ein unerwünschter bzw. unzulässig hoher Strom durch die Bitleitungen vermieden wird.

Diese Aufgabe wird durch das Halbleiterspeichergerät nach Anspruch 1 gelöst.

Demnach umfaßt das Halblei­ terspeichergerät Speicherzellen, die mit Wort­ leitungen und Bitleitungen verbunden sind und in Zeilen und Spalten angeordnet sind, um eine Matrix zu bilden, einen Zeilenadreßdecoder, um Zeilenadreßsignale zu deco­ dieren und um Zeilendecoderausgangssignale den entsprechen­ den Wortleitungen zuzuführen, um eine der Wortleitungen auszuwählen, einen Spaltenadreßdecoder, um Spaltenadreßsignale zu deco­ dieren, um eine der Bitleitungen auszuwählen, und eine Initialisierungsschaltung, die auf ein Initialisie­ rungssignal anspricht, um sämtliche Bitleitungen auf einen vorbestimmten anfänglichen Pegel zu setzen, und um zu bewir­ ken, daß die vom Zeilenadreßdecoder ausgewählte Wortleitung im aktiven Zustand ist, und um dann zu bewirken, daß die anderen Wortleitungen sequentiell in den aktiven Zustand übergehen.

Vorteilhafte Weiterbildungen der Erfindung sind den Unteransprüchen zu entnehmen.

Vorteile und Anwendungsmöglichkeiten der Erfindung sind der nachfolgenden Beschreibung eines bevorzugten Ausführungsbeispiels der Erfindung in Verbindung mit den Zeichnungen zu entnehmen. In den Zeichnungen zeigt

Fig. 1 ein Blockdiagramm, welches das Gesamtschema des er­ findungsgemäßen Halbleiterspeichergeräts zeigt,

Fig. 2 ein Schaltungsdiagramm, welches einen Teil des Halb­ leiterspeichergeräts eines Ausführungsbeispiels der Erfindung zeigt, und

Fig. 3 ein Zeitdiagramm, welches den Betrieb des Halbleiterspeicher­ geräts gemäß Fig. 2 zeigt.

Das in Fig. 1 gezeigte Halbleiterspeichergerät ist ein statischer RAM und umfaßt eine Speicherzellenmatrix 40 zum Speichern von Daten. Die Speicherzellenmatrix 40 umfaßt eine Vielzahl von Wortleitungen 41-0 bis 41-N und eine Viel­ zahl von komplementären Bitleitungen 42-0a, 42-0b bis 42-Ma, 42-Mb. Speicherzellen 43 sind an den Schnittpunkten dieser Wortleitungen und Bitleitungen verbunden, um eine Matrix zu bilden. Die Wortleitungen 41-0 bis 41-N und die Bitlei­ tungen 42-0a, 42-0b bis 42-Ma, 42-Mb sind mit einer Initi­ alisierungsschaltung 50, einer Initialisierungsnachweis­ schaltung 60, einer Eingabe/Ausgabe-Schaltung 70 und einem Spaltenadreßdecoder 71 verbunden, und die Initialisierungs­ schaltung 50 ist mit einem Zeilenadreßdecoder 72 verbunden.

Die Initialisierungsschaltung 50 spricht auf ein externes, sich im "High"-Zustand befindliches Initialisierungssignal INT an und initialisiert die Speicherzellen sukzessive auf "0" (low) oder "1" (high), Wortleitung für Wortleitung.

Die Initialisierungsnachweisschaltung empfängt das Initiali­ sierungssignal INT und die Signale auf den Wortleitungen 41-0 bis 41-N, und wenn sämtliche Wortleitungen 41-0 bis 41-N high sind, während das Initialisierungssignal INT high ist, erzeugt sie ein High-Nachweissignal S60.

Der Spaltenadreßdecoder 71 decodiert die Spaltenadresse Ac und wählt Paare von Bitleitungen 42-0a, 42-0b bis 42-Ma, 42-Mb aus. Er ermöglicht die Eingabe von Schreib-Daten Di aus der Eingabe/Ausgabe-Schaltung 70 in das ausgewählte Paar der Bitleitungen 42-0a, 42-0b bis 42-Ma, 42-Mb oder die Ausgabe von Lese-Daten Do in die Eingabe/Ausgabe-Schal­ tung 70 aus dem ausgewählten Paar der Bitleitungen 42-0a, 42-0b bis 42-Ma, 42-Mb.

Der Zeilenadreßdecoder 72 decodiert das Zeilenadreßsignal Ar und leitet die Decodierausgangssignale RD für die ent­ sprechenden Wortleitungen zu der Initialisierungsschaltung 50.

Im folgenden wird der Aufbau der Speicherzellenmatrix 40, der Initialisierungsschaltung 50 und der Initialisierungs­ nachweisschaltung 60 unter Bezugnahme auf Fig. 2 beschrie­ ben.

Zum Zwecke der Vereinfachung der Darstellung ist nur ein Paar von Bitleitungen 42-0a, 42-0b gezeigt. Wie dargestellt, sind Speicherzellen 43, von denen eine jede einen FlipFlop umfaßt, über Transfergatter 44a, 44b an den Schnittpunkten zwischen dem Bitleitungspaar 42-0a, 42-0b an den Wortlei­ tungen 41-0 bis 41-N verbunden.

Die Initialisierungsschaltung 50 umfaßt Inverter 51, 52, PMOS-Transistoren 53-0a bis 53-Na, NMOS-Transistoren 53-0b bis 53-Nb, NOR-Gatter 54-0 bis 54-N, Inverter 55-0 bis 55-N, einen Vorlade-PMOS-Transistor 56-0, einen Belastungs-PMOS- Transistor 57-0 und einen "0"-Schreib-NMOS-Transistor 58-0.

Die NOR-Gatter 54-0 bis 54-N und die Inverter 55-0 bis 55-N sind im Zusammenhang mit den entsprechenden Wortleitungen 41-0 bis 41-N vorgesehen, und ihre Kombinationen stellen ODER-Gatter-Schaltungen 31-0 bis 31-N dar.

Diese ODER-Gatter-Schaltungen 31-0 bis 31-N, die PMOS-Tran­ sistoren 53-0a bis 53-Na und die NMOS-Transistoren 53-0b bis 53-Nb formen logische Gater 32-1 bis 32-N für die ent­ sprechenden Wortleitungen, wobei ein jedes logische Gatter aus das Ausgangssignal RD des Zeilenadreßdecoders, auf das Initialisierungssignal INT und auf den Zustand der be­ nachbarten, unmittelbar vorhergehenden Wortleitung anspricht (oder im Falle der obersten Wortleitung 41-0 auf denjenigen der Wortleitung 41-N am Ende der Speicherzellenmatrix), um die zugeordnete Wortleitung auf high anzuheben, wenn die zugeordnete Wortleitung vom Zeilenadreßdecoder ausge­ wählt wird oder wenn das Inititalisierungssignal sich im aktiven Zustand befindet und die genannte andere Wortlei­ tung high ist.

Das Initialisierungssignal INT ist über den Inverter 51 mit dem Inverter 52, den Gates der PMOS-Transistoren 52-0a bis 53-Na und den Gates der NMOS-Transistoren 53-0b bis 53-Nb verbunden. Die PMOS-Transistoren 53-0a bis 53-Na und die NMOS-Transistoren 53-0b bis 53-Nb sind in Serie mit der Erde verbunden. Die Knotenpunkte, die die PMOS-Transi­ storen 53-0a bis 53-Na und die NMOS-Transistoren 53-0b bis 53-Nb verbinden, sind mit ersten Eingängen von NOR-Gattern 54-0 bis 54-N verbunden. Zweite Eingänge der NOR-Gatter 54-0 bis 54-N sind mit den Ausgängen RD des Zeilenadressen­ decoders 72 verbunden. Die Ausgänge der NOR-Gatter 54-0 bis 54-N sind über die Inverter 55-0 bis 55-N mit den Wort­ leitungen 41-0 bis 41-N verbunden. Erste Enden der PMOS- Transistoren 53-1a bis 53-Na sind mit der jeweiligen benach­ barten, unmittelbar vorhergehenden Wortleitung 41-0 bis 41-(N-1) verbunden. Das erste Ende des PMOS-Transistors 53-0 an einem Ende der Speicherzellenmatrix ist mit der Wortleitung 41-N am gegenüberliegenden Ende der Speicher­ zellenmatrix verbunden. Die PMOS-Transistoren 53-0a bis 53-Na, die NMOS-Transistoren 53-0b bis 53-Nb, die NOR-Gatter 54-0 bis 54-N und die Inverter 55-0 bis 55-N haben die Funk­ tion, zwischen den Ausgängen RD des Zeilenadressendecoders 72 und dem Initialisierungssignal INT zu schalten und die Funktion, die Wortleitungen 41-0 bis 41-N sequentiell an- bzw. auszuwählen.

Der Ausgang des Inverters 52 ist mit den Gattern des PMOS- Transistors 56-0 und des NMOS-Transistors 58-0 verbunden. Der PMOS-Transistor 56-0 ist zwischen der Stromversorgung Vdd und einer Bitleitung 42-0a des Paares von Bitleitungen angeschlossen, während der NMOS-Transistor 58-0 zwischen der Bitleitung 42-0a und der Erde angeschlossen ist. Der PMOS-Transistor 57-0 ist zwischen der anderen Bitleitung 42-0b des Bitleitungspaares und der Erde verbunden. Das Gate des PMOS-Transistors 57-0 ist mit der Erde verbunden.

Die Initialisierungsnachweisschaltung 60 umfaßt einen Vor­ lade-PMOS-Transistor 61-1 bis 61-i, NMOS-Transistoren 62-0 bis 62-N und ein NOR-Gatter 63. Die Gates der NMOS-Transi­ storen 62-0 bis 62-N sind mit den Wortleitungen 41-0 bis 41-N verbunden. Die NMOS-Transistoren 62-0 bis 62-N sind in i-Gruppen unterteilt, wobei eine jede Gruppe j NMOS-Tran­ sistoren umfaßt, die untereinander und mit den PMOS-Tran­ sistoren 61-1 bis 61-i in Serie verbunden sind. Der PMOS- Transistor 61-1 und die NMOS-Transistoren 62-0 bis 62-j sind miteinander in Serie verbunden und zwischen der Strom­ versorgung Vdd und der Erde angeordnet.

Das Gate des PMOS-Transistors 61-1 ist mit dem Ausgang des Inverters 52 verbunden. Jeweils ein Ende der PMOS-Transi­ storen 61-1 bis 61-i ist mit der Stromversorgung Vdd und das jeweils andere Ende mit einem Eingang des NOR-Gatters 63 verbunden. Der Ausgang des NOR-Gatters 63 bildet das Nachweissignal S60.

Im folgenden wird unter Bezugnahme auf Fig. 3 die Betriebs­ weise des in den Fig. 2 und 1 gezeigten Geräts beschrieben.

Wenn sich das Initialisierungssignal INT im Low-Zustand befindet, was die normale Betriebsweise anzeigt, so ist der Ausgang des Inverters 51 high und die PMOS-Transistoren 53-0a bis 53-Na sind aus und die NMOS-Transistoren 53-0b bis 53-Nb sind an. Erste Eingänge der NOR-Gatter 54-0 bis 54-N, die mit den NMOS-Transistoren 53-0b bis 53-Nb verbun­ den sind, sind low, und die Ausgänge RD des Zeilenadressen­ decoders 72 sind mit den Wortleitungen 41-0 bis 41-N über die NOR-Gatter 54-0 bis 54-N und die Inverter 55-0 bis 55-N verbunden. Wenn der Ausgang des Inverters 51 high ist, so ist der Ausgang des Inverters 52 low und der PMOS-Transi­ stor 56-0 ist an und der NMOS-Transistor 58-0 ist aus, und die PMOS-Transistoren 61-1 bis 61-i sind an. Wenn der PMOS- Transistor 56-0 an ist, so wird die Bitleitung 42-0a mit der Stromversorgungsspannung Vdd vorgeladen, um high zu werden. Wenn die PMOS-Transistoren 61-1 bis 61-i an sind, so ist das Nachweissignal S60, welches vom NOR-Gatter 63 ausgegeben wird, low.

Wenn die Ausgänge RD des Zeilenadreßdecoders 72 mit den Wortleitungen 41-0 bis 41-N verbunden sind, so wird das Le­ sen und Schreiben von Daten ermöglicht. Das heißt, wenn Daten von der Speicherzellenmatrix 40 gelesen werden sollen, so wird das Zeilenadreßsignal Ar vom Zeilenadreßdecoder 72 decodiert und seine Ausgänge RD heben selektiv eine der Wortleitungen 41-0 bis 41-N, beispielsweise die Wortleitung 41-0, auf high an. Wenn die Wortleitung 41-0 high geht, so werden die Transfergatter 44a, 44b usw. eingeschaltet und in den Speicherzellen 43 gespeicherte Daten werden auf die entsprechenden Paare von Bitleitungen 42-0a, 42-0b bis 42-Ma, 42-Mb übertragen. Der Spaltenadreßdecoder 71 deco­ diert das Spaltenadreßsignal Ac, um eines der Paare der Bitleitungen 42-0a, 42-0b bis 42-Ma, 42-Mb auszuwählen. Die Eingabe/Ausgabe-Schaltung 70 liest dann die Daten auf dem Paar der Bitleitungen 42-0a, 42-0b und gibt sie als Lese-Daten DO aus.

Wenn Daten geschrieben werden sollen, so wählen der Zeilen­ adreßdecoder 72 und der Spaltenadreßdecoder 71 die Spei­ cherzelle 43, und die durch die Eingabe/Ausgabe-Schaltung 70 eingegebenen Daten Di werden in der gewählten Speicher­ zelle 43 gespeichert.

Es sei nun angenommen, daß das Initialisierungssignal INT high ist, was den Initialisierungsmodus anzeigt.

In einem statischen RAM ist es üblich, daß zu jeder Zeit eine der Wortleitungen gewählt ist. Es sei angenommen, daß die Wortleitung 41-0 anfänglich gewählt wird und high ist. Wenn das Initialisierungssignal INT high geht, so geht der Ausgang des Inverters 51 low, und der Ausgang des Inverters 52 geht high, und die PMOS-Transistoren 53-0a bis 53-Na werden angeschaltet, die NMOS-Transistoren 53-0b bis 53-Nb werden abgeschaltet, der PMOS-Transistor 56-0 wird abge­ schaltet und der NMOS-Transistor 58-0 wird eingeschaltet. Wenn der PMOS-Transistor 56-0 abgeschaltet ist und der NMOS-Transistor 58-0 eingeschaltet ist, so wird "low" in die Bitleitungspaare 42-0a, 42-0b bis 42-Ma, 42-Mb geschrie­ ben, und zwar über die Transfergatter 44a, 44b, die mit der Wortleitung 41-0 verbunden sind, und "low" wird in die Speicherzellen 43 geschrieben, die mit der Wortleitung 41-0 verbunden sind, d. h., die Speicherzellen 43, die mit der Wortleitung 41-0 verbunden sind, werden initialisiert.

Der "High"-Zustand auf der Wortleitung 41-0 wird über den PMOS-Transistor 53-1a zum NOR-Gatter 54-1 zugeführt, dessen Ausgang daher auf low geht, und der Ausgang des Inverters 55-1 geht auf high und die Wortleitung 41-1 wird gewählt. Diese Wahl der Wortleitung 41-0 erfordert eine gewisse Ver­ zögerungszeit entsprechend der Fortschreitungsverzögerung der logischen Gatter. Wenn die Wortleitung 41-1 gewählt wird, so werden die hiermit verbundenen Speicherzellen 43 in der gleichen Weise wie oben beschrieben initialisiert. Durch Wiederholung einer solchen Betriebsweise werden die Wortleitungen 41-0 bis 41-N sequentiell nacheinander ausge­ wählt, und zwar in der Reihenfolge von der Wortleitung 41-0 zur Wortleitung 41-N, und die mit den entsprechenden Wort­ leitungen verbundenen Speicherzellen werden der Reihe nach initialisiert.

Wenn die Wortleitungen 41-0 bis 41-N sequentiell gewählt werden, so werde die NMOS-Transistoren 62-0 bis 62-N se­ quentiell eingeschaltet. Wenn sämtliche Wortleitungen 41-0 bis 41-N high oder im aktiven Zustand sind, so ändert sich das Nachweissignal S60, welches vom NOR-Gatter 63 ausge­ geben wird, von low nach high.

Bei der vorstehenden Beschreibung wird zuerst die Wortlei­ tung 41-0 initialisiert. Nachdem jedoch die Wortleitungs- Auswahleinrichtung, die die PMOS-Transistoren 53-0a bis 53-Na, die NMOS-Transistoren 53-0b bis 53-Nb, die NOR-Gat­ ter 54-0 bis 54-N und die Inverter 55-0 bis 55-N umfaßt, die Form eines Rings hat, kann die Initialisierung mit ei­ ner jeden der Wortleitung 41-0 bis 41-N begonnen werden.

Das vorstehend beschriebene Ausführungsbeispiel weist die folgenden Vorteile auf.

• (i) Wenn das Inititalisierungssignal INT von low nach high geht, so beginnt die Initialisierungsschaltung 50 sequen­ tiell die Wortleitungen 41-0 bis 41-N auszuwählen und die Speicherzellen 43 Wortleitung für Wortleitung zu initiali­ sieren. Die Steuerung für die Initialisierung ist daher einfach. Des weiteren kann die Änderung des durch die Bit­ leitungspaares 42-0a, 42-0b bis 42-Ma, 42-Mb fließenden Stroms reduziert werden, so daß eine Schmelz-Unterbrechung der Bitleitungen aufgrund exzessiv hoher Ströme und andere Schwierigkeiten verhindert werden kann. Nachdem des weiteren keine unzulässig hohen Ströme fließen, kann der Schreib- NMOS-Transistor 58-0 hinsichtlich seiner Größe reduziert werden, so daß die Chipfläche reduziert werden kann. Zusätz­ lich können die Abmessungen des Schreib-NMOS-Transistors 58-0 unabhängig von der Anzahl der Wortleitungen gewählt werden, wodurch die Konstruktion bzw. der Aufbau erleich­ tert wird.
• (ii) Nachdem die Initialisierungsschaltung 50 verwendet wird, um sequentiell die Wortleitungen 41-0 bis 41-N zu initialisieren, ist die für die Initialisierung erforder­ liche Zeit länger als im Falle des eingangs zuerst genann­ ten Standes der Technik, bei dem sämtliche Speicherzellen gleichzeitig initialisiert werden, jedoch kürzer als im Falle des zweiten genannten Standes der Technik, bei dem die Wortleitungen sequentiell mittels des Zeilenadressen­ decoders initialisiert werden.
• (iii) Durch Vorsehen der Initialisierungsnachweisschaltung 60 kann der Abschluß der Initialisierung vom Low/High-Über­ gang des Nachweissignals S60 nachgewiesen werden, welches von der Initialisierungsnachweisschaltung 60 ausgegeben wird, und der Übergang zum nächsten Zugriffszyklus kann mit höherer Geschwindigkeit erfolgen. Darüber hinaus kann, wenn das Nachweissignal S60 nicht außerhalb erzeugt zu werden braucht, vorgesehen sein, daß das Nachweissignal S60 nicht außerhalb erzeugt wird und nur für die interne Verarbeitung verwendet wird.

Beim beschriebenen Ausführungsbeispiel wird der NMOS- Transistor 58-0 dazu verwendet, "0" in die Speicherzellen 43 zu schreiben. Es kann jedoch auch eine solche Anordnung vorgesehen sein, bei der der NMOS-Transistor 58-0 durch einen PMOS-Transistor ersetzt wird und "1" zum Zwecke der Initialisierung hineingeschrieben wird.

Wie beschrieben wurde, wählt erfindungsgemäß die Initiali­ sierungsschaltung sequentiell die Wortleitungen und ini­ tialisiert die Speicherzellen Wortleitung für Wortleitung. Die Steuerung der Initialisierung ist daher einfach. Nach­ dem darüber hinaus keine exzessiv hohen Ströme fließen, kann die Größe der Bauteile für die Initialisierung redu­ ziert werden und die Größe kann unabhängig von der Anzahl der Wortleitungen gewählt werden. Darüber hinaus kann auf­ grund des Vorhandenseins der Initialisierungsnachweisschal­ tung der Abschluß der Initialisierung nachgewiesen werden und der Übergang auf den nächsten Zyklus beschleunigt wer­ den.

Claims (8)

1. Halbleiterspeichergerät mit einer Speicherzellenmatrix (40) mit Speicherzellen (43), die mit Wortleitungen (41-0 bis 41-N) und Bitleitungen (42-0a, 42-0b bis 42-Ma, 42-Mb) ver­ bunden sind und in Zeilen und Spalten angeordnet sind, um die Matrix zu bilden, einem Zeilenadreßdecoder (72) zum Decodieren von Zeilen­ adreßsignalen, um eine der Wortlei­ tungen auszuwählen, einem Spaltenadreßdecoder (71), um Spaltenadreßsignale zu decodieren, um eine der Bitleitungen auszuwählen, gekennzeichnet durch eine Initialisierungsschaltung (50), die auf ein Initiali­ sierungssignal (INT) anspricht, um sämtliche Bitleitungen auf einen vorbestimmten anfänglichen Pegel zu setzen, und um zu bewirken, daß die Wortleitung, die vom Zeilenadreßdecoders (72) ausgewählt wurde, weiterhin sich im aktiven Zustand befindet, und dann zu bewirken, daß ausgehend von dieser Wortleitung die anderen Wortleitungen sequentiell in den aktiven Zustand übergehen.

2. Halbleiterspeichergerät nach Anspruch 1, dadurch gekennzeichnet, daß es weiterhin eine Initialisierungsnachweisschaltung (60) umfaßt, die auf das Initialisierungssignal (INT) an­ spricht, um ein Nachweissignal (S60) auszugeben, wenn sich alle Wortleitungen im aktiven Zustand befinden.

3. Halbleiterspeichergerät nach Anspruch 1, dadurch gekennzeichnet, daß die Initialisierungsschaltung (50) folgendes umfaßt: logische Gatter (32-0 bis 32-N), die den entsprechenden Wortleitungen zuge­ ordnet sind, wobei ein jedes zugeordnete logische Gatter (32-0 bis 32-N) auf das Ausgangssignal des Zeilenadreßdecoders (72), das Ini­ tialisierungssignal und den Zustand einer weiteren Wortlei­ tung anspricht, um zu bewirken, daß sich die zugeordnete Wortleitung in einem aktiven Zustand befindet, wenn die zugeordnete Wortleitung vom Zeilenadreßdecoder (72) ausgewählt wird oder wenn das Initialisierungssignal im aktiven Zu­ stand ist und die weitere Wortleitung im aktiven Zustand ist.

4. Halbleiterspeichergerät nach Anspruch 3, dadurch gekennzeichnet, daß die weitere Wortleitung benachbart zur ausgewählten Wortleitung ist oder am gegenüberliegenden Ende der Matrix ist, wenn die ausgewählte Wortleitung an einem Ende der Matrix ist.

5. Halbleiterspeichergerät nach Anspruch 3, dadurch gekennzeichnet, daß ein jedes der logischen Gatter (32-0 bis 32-N) folgendes umfaßt: einen MOS-Transistor (53-0a bis 53-Na) , bei dem ein erster Anschluß (source/ drain) mit der weiteren Wortleitung verbunden ist und der vom Initialisierungssignal (INT) so gesteuert wird, daß er an ist, wenn sich das Initialisierungssignal (INT) im aktiven Zu­ stand befindet, und
eine logische ODER-Gatterschaltung (31-0 bis 31-N), bei der ein erster Ein­ gang mit einem zweiten Anschluß (source/drain) des MOS-Tran­ sistors verbunden ist und die an einem zweiten Eingang das Ausgangssignal des Zeilenadreßdecoders (72) aufnimmt.

6. Halbleiterspeichergerät nach Anspruch 5, dadurch gekennzeichnet, daß die ODER-Gatterschaltung (31-0 bis 31-N) ein NOR-Gatter (54-1 bis 54-N) umfaßt, bei dem ein erster Eingangsanschluß mit dem zweiten Anschluß (source/drain) verbunden ist und bei dem ein zweiter Ein­ gangsanschluß das Ausgangssignal des Zeilenadreßdecoders (72) aufnimmt, sowie einen Inverter (55-1 bis 55-N), der das Ausgangssignal des NOR-Gatters (54-1 bis 54-N) aufnimmt, wobei das Ausgangssignal des Inver­ ters (55-1 bis 55-N) das Ausgangssignal der ODER-Gatterschaltung (31-0 bis 31-N) bildet.

7. Halbleiterspeichergerät nach Anspruch 5, dadurch gekennzeichnet, daß ein jedes der logischen Gatter (32-0 bis 32-N) weiterhin einen zusätz­ lichen MOS-Transistor (53-0b bis 53-Nb) umfaßt, bei dem ein erster Anschluß (source/drain) mit dem zweiten Eingang der ODER-Gatterschal­ tung verbunden ist und bei dem ein zweiter Anschluß (source/ drain) mit einem Knotenpunkt im inaktiven Zustand verbunden ist, und der vom Initialisierungssignal derart gesteuert wird, daß er auf EIN ist, wenn sich das Initialisierungssignal nicht im aktiven Zustand befindet.

8. Halbleiterspeichergerät nach Anspruch 3, daß ein jedes der logischen Gatter (32-0 bis 32-N) eine Durchlauf­ verzögerung aufweist.