DE4236452C2 - Halbleiterspeichereinrichtung - Google Patents

Halbleiterspeichereinrichtung

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DE4236452C2 DE4236452A DE4236452A DE4236452C2 DE 4236452 C2 DE4236452 C2 DE 4236452C2 DE 4236452 A DE4236452 A DE 4236452A DE 4236452 A DE4236452 A DE 4236452A DE 4236452 C2 DE4236452 C2 DE 4236452C2
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Description

Die vorliegende Erfindung betrifft eine Halbleiterspeichereinrichtung.
Fig. 10 zeigt ein Blockdiagramm des Layouts eines Hauptfeldes eines herkömmlichen DRAM (Dynamic Random Access Memory) zur Speicherung von Daten und Paritätsbits. Der DRAM kann mehrere Datensätze, bestehend aus 8-Bit Daten und 1-Bit Paritätsbit, speichern.
Die Speicher-Arrays AR2-AR9 sind in zwei Spalten bzw. Linien in einem zentralen Bereich eines Halbleiterchips 10 angeordnet. Das Speicher-Array AR1 ist in länglicher Form in Richtung einer der langen Seitenkanten des Halbleiterchips 10 angeordnet. Jedes der Speicher-Arrays AR2-AR9 enthält eine Mehrzahl von Speicherzellen, welche in einer Mehrzahl von Reihen und einer Mehrzahl von Spalten angeordnet sind. Entsprechend enthält Speicher-Array AR1 eine Mehrzahl von Speicherzellen, welche in einer Mehrzahl von Reihen und einer Mehrzahl von Spalten angeordnet sind.
Die Zahl der Reihen von Speicherzellen im Speicher-Array AR1 ist viermal so groß wie die Zahl der Reihen von Speicherzellen die in jedem der Speicherzellen-Arrays AR2-AR9 enthalten sind, und die Zahl der Spalten von Speicherzellen in Speicher- Array AR1 ist ein Viertel der Zahl der Spalten von Speicherzellen in jedem der Speicher-Arrays AR2-AR9.
Jedes der Speicher-Arrays AR2-AR9 ist in vier Blöcke B1-B4 unterteilt, welche alle dieselbe Anzahl von Reihen enthalten. Einer der vier Blöcke B1-B4 ist in Betrieb, die verbleibenden drei Blöcke befinden sich in einem inaktiven Status. Das nennt man einen Viertel-Teilungsbetrieb.
Das Speicher-Array AR1 ist in 16 Blöcke B1-B16 aufgeteilt, welche alle die gleiche Anzahl von Reihen enthalten. Vier der sechzehn Blöcke B1-B16 sind aktiv, die verbleibenden Blöcke befinden sich in einem inaktiven Status. Daraus folgt, daß das Speicher-Array AR1 ebenfalls im Viertel-Teilungsbetrieb arbeitet.
Wenn in jedem der Speicher-Arrays AR2-AR9 der Block B1 aktiv ist, dann sind im Speicher-Array AR1 die Blöcke B1, B5, B9 und B13 aktiv.
Ein Zeilendekoder RD1 ist für die Blöcke B1-B4 des Speicher- Arrays AR1 und für die Speicher-Arrays AR2 und AR9 vorgesehen. Ein Zeilendekoder RD2 ist für die Blöcke B5-B8 des Speicher- Arrays AR1 und für die Speicher-Arrays AR3 und AR8 vorgesehen. Ein Zeilendekoder RD3 ist für die Blöcke B9-B12 des Speicher-Arrays AR1 und für die Speicher-Arrays AR4 und AR7 vorgesehen. Ein Zeilendekoder RD4 ist für die Blöcke B13-B16 des Speicher-Arrays AR1 und für die Speicher-Arrays AR5 und AR6 vorgesehen. Jeder der Zeilendekoder RD1-RD4 steuert eine Zeile in einem entsprechenden Speicher-Array an.
Ein Spaltendekoder CD1 ist für die Speicher-Arrays AR2-AR5, und ein Spaltendekoder CD2 ist für die Speicher-Arrays AR6- AR9 vorgesehen. Außerdem ist ein Spaltendekoder CD3 für das Speicherarray AR1 vorgesehen. Jeder der Spaltendekoder CD1- CD3 steuert zwei Spalten in einem entsprechenden Speicher- Array an.
Fig. 11 ist eine detaillierte Darstellung des in Fig. 10 durch eine gepunktete Linie R1 umrandeten Bereichs.
Wie in Fig. 11 gezeigt, ist eine lokale I/O Leitungsgruppe (Eingangs-/Ausgangsleitungsgruppe) L2a zwischen den Blöcken B1 und B2 im Speicher-Array AR2, und eine lokale I/O Leitungsgruppe L2b zwischen den Blöcken B3 und B4 im Speicher- Array AR2 vorgesehen. In ebensolcher Weise ist eine lokale I/O Leitungsgruppe L4a zwischen den Blöcken B1 und B2 von Speicher-Array AR4 vorgesehen. Desweiteren ist eine lokale I/O Leitungsgruppe L5a zwischen den Blöcken B1 und B2 von Speicher-Array AR5 und eine lokale I/O Leitungsgruppe L5b zwischen den Blöcken B3 und B4 von Speicher-Array AR5 vorgesehen. Jede lokale I/O Leitungsgruppe enthält zwei Sätze von Ein-/Ausgabe Leitungspaaren.
Eine lokale I/O Leitungsgruppe L1a ist zwischen den Blöcken B1 und B2 im Speicher-Array AR1 und eine lokale I/O Leitungsgruppe L1b ist zwischen den Blöcken B3 und B4 vorgesehen. In ebensolcher Weise ist eine lokale I/O Leitungsgruppe L1e zwischen den Blöcken B9 und B10 vorgesehen. Des weiteren ist eine lokale I/O Leitungsgruppe L1g zwischen den Blöcken B13 und B14 und eine lokale I/O Leitungsgruppe L1h zwischen den Blöcken B15 und B16 vorgesehen.
Die lokalen I/O Leitungsgruppen L2a und L2b sind über die Schalter S2a beziehungsweise S2b mit einem globalen I/O Leitungspaar GIO2 verbunden. Die lokalen I/O Leitungsgruppen L5a und L5b sind über die Schalter S5a beziehungsweise S5b mit einem globalen I/O Leitungspaar GIO5 verbunden. Außerdem sind die lokalen I/O Leitungsgruppen L1a, L1b, . . ., L1g, L1h über die Schalter S1a beziehungsweise S1b, S1c, . . ., S1g, S1h mit dem globalen I/O Leitungspaar GIO1 verbunden.
Im Lesebetrieb ist einer der Schalter S2a und S2b, einer der Schalter S5a und S5b, und einer der Schalter S1a bis S1h angeschaltet. Zum Beispiel sind die Schalter S2a und S5a, und der Schalter S1a angeschaltet.
Daraus folgt, daß Daten die aus Block B1 oder Block B2 von Speicher-Array AR2 in die lokale I/O Leitungsgruppe L2a gelesen werden über den Schalter S2a in das globale I/O Leitungspaar GIO2 übertragen werden. Entsprechend werden Daten die aus Block B1 oder Block B2 von Speicher-Array AR5 in die lokale I/O Leitungsgruppe L5a gelesen werden über den Schalter S5a in das globale I/O Leitungspaar GIO5 übertragen. Außerdem werden aus Block B1 oder Block B2 von Speicher-Array AR1 in die lokale I/O Leitungsgruppe L1a gelesene Daten über Schalter S1a in das globale Leitungspaar GIO1 übertragen.
In dem oben beschriebenen und in Fig. 11 gezeigten, herkömmlichen DRAM ist das Speicher-Array AR1 in länglicher Form in Richtung einer der Seitenkanten des Halbleiterchips 10 angeordnet. Daher ist das globale I/O Leitungspaar GIO1 im Vergleich zu, zu anderen Speicher-Arrays gehörenden, globalen I/O Leitungspaaren extrem lang. Daraus folgt das Problem, daß aufgrund der Länge des globalen I/O Leitungspaares die Zugriffsgeschwindigkeit gering ist.
Die beiden lokalen I/O Leitungsgruppen L1a und L2a sind zwischen den Blöcken B1 und B2 des Speicher-Arrays AR1 und die zwei lokalen Leitungsgruppen L1b und L2b zwischen den Blöcken B3 und B4 des Speicher-Arrays AR1 positioniert. Genauso sind die beiden lokalen I/O Leitungsgruppen L1g und L5a zwischen den Blöcken B13 und B14 von Speicher-Array AR1 und die zwei lokalen I/O Leitungsgruppen L1h und L5b zwischen den Blöcken B15 und B16 von Speicher-Array AR1 positioniert.
Daraus folgt, daß die Struktur der zu Speicher-Array AR1 gehörenden lokalen I/O Leitungsgruppen kompliziert ist, und die zu jedem der Speicher-Arrays gehörenden lokalen I/O Leitungsgruppen von Speicher-Arrays die Positionierung der benachbarten Speicher-Arrays beeinflussen. Die Kompliziertheit der Strukturen der lokalen I/O Leitungspaare erschwert also das Layout von Speicher-Arrays.
Das technische Umfeld einer Halbleiterspeichereinrichtung mit Blockaufteilung der Speicher-Arrays ist aus der US 5 040 152 zu entnehmen.
Es ist Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichereinrichtung, bei der das Layout der Blöcke eines Speicher-Arrays erleichtert und außerdem die Zugriffsgeschwindigkeit erhöht ist, zu ermöglichen.
Diese Aufgabe wird gelöst durch eine Halb­ leiterspeichereinrichtung nach Anspruch 1.
Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Es ist weiter möglich, die Verbrauchsleistung im Auffrischbetrieb in einem Halbleiterbaustein, der in der Lage ist, Daten und ein Paritätsbit zu speichern, zu reduzieren.
Die mindestens zwei Spalten können in 2-m-Linien angeordnet sein, die erste Anzahl kann 4 mn und die zweite Anzahl kann 2 n sein, wobei 2 m, 4 mn und 2 n alle positive Ganzzahlen sind.
In einer Halbleiterspeichereinrichtung sind die Spalten der Speicherzellen, die im zweiten Speicher-Array enthalten sind, an den Spalten der Speicherzellen welche in den ersten Speicher-Arrays, in mindestens zwei Spalten angeordnet, enthalten sind, ausgerichtet. Das zweite Speicher-Array ist in eine Anzahl von Blöcken, die nicht größer als die Hälfte der Anzahl der Blöcke der ersten Speicher-Arrays sein darf, unterteilt.
Das erleichtert die Anordnung der Speicher-Array-Blöcke, vereinfacht die Struktur der Eingabe-/Ausgabeleitungen und verkürzt die Länge der Eingabe-/Ausgabeleitungen. Daraus folgt, daß das Layout vereinfacht und die Zugriffsgeschwindigkeit erhöht wird.
Eine Halbleiterspeichereinrichtung enthält ferner eine Auffrischsteuerschaltung, die in der Lage ist den ersten Auffrischbetrieb in einer dritten Anzahl von Zyklen, und den zweiten Auffrischbetrieb in einer vierten Anzahl von Zyklen selektiv durchzuführen.
Die Mehrzahl der Speicherzellen, welche in der Mehrzahl von ersten Speicher-Arrays enthalten sind, sind in einer Anzahl gleich der dritten Anzahl von Reihen angeordnet. Die Mehrzahl der Speicherzellen, welche im zweiten Speicher-Array enthalten sind, sind in einer vierten Anzahl von Reihen angeordnet.
In einer Halbleiterspeichereinrichtung ist die Anzahl der Reihen im zweiten Speicher-Array gleich der Anzahl der Zyklen im zweiten Auffrischbetrieb. Daraus folgt, daß, falls der eine kleinere Anzahl von Zyklen benötigende zweite Auffrischbetrieb von der Auffrischsteuerschaltung durchgeführt wird, im zweiten Speicher-Array keine Leistung verschwendet wird. Daraus folgt, daß die Verbrauchsleistung reduziert wird.
Es folgt die Beschreibung von Ausführungsbeispielen anhand der Fig. 1 bis 11. Von den Figuren zeigt:
Fig. 1 ein Blockdiagramm, welches eine Struktur der Gesamtheit eines DRAM entsprechend der ersten Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 2 ein Blockdiagramm, welches das Layout eines Hauptteiles des DRAM aus Fig. 1 illustriert;
Fig. 3 eine Darstellung im Detail der Struktur eines Teiles der Speicher-Arrays aus Fig. 2;
Fig. 4 ein Schaltbild, welches eine Struktur eines Speicher-Arrays darstellt;
Fig. 5 ein Wellenformdiagramm zur Benutzung in der Beschreibung der Funktionsweise des DRAM aus Fig. 4;
Fig. 6 ein Diagramm zur Benutzung bei der Beschreibung des 1024er-Auffrisch-Zyklus und des 512er-Auffrisch-Zyklus;
Fig. 7 ein Blockdiagramm, welches das Layout eines Hauptteiles eines DRAM, entsprechend der zweiten Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 8 ein Blockdiagramm, welches das Layout eines Hauptteiles eines DRAM, entsprechend der dritten Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 9 eine Darstellung im Detail der Struktur eines Teiles der Speicher-Arrays aus Fig. 8;
Fig. 10 ein Blockdiagramm, welches das Layout eines Hauptteiles eines konventionellen DRAM darstellt; und
Fig. 11 eine Darstellung im Detail der Struktur eines Teiles der Speicher-Arrays aus Fig. 10.
Bezugnehmend auf Fig. 1, in welcher die Struktur der Gesamtheit eines DRAM entsprechend der ersten Ausführungsform der vorliegenden Erfindung illustriert wird, werden die Speicher-Arrays AR2-AR9 in einem Hauptteil des Halbleiterchips 10 in zwei Linien angeordnet. Außerdem ist ein Speicher-Array AR1 parallel zu einer kurzen Seite des Halbleiterchips 10 vorgesehen.
Die Reihendekoder RD1-RD5 sind auf einer Seite des Bereiches, in welchem die Speicher-Arrays AR1-AR9 ausgebildet sind, vorgesehen, und auf der gleichen Seite sind desweiteren eine LIO Schaltung 11 und ein Ein-/Ausgabepuffer 13 vorgesehen. Eine LIO Schaltung 12 und ein Ein- /Ausgabepuffer 14 sind auf der anderen Seite des Bereiches in welchem die Speicher-Arrays AR1-AR9 ausgebildet sind vorgesehen. Die Spaltendekoder CD1 und CD2 sind am Ende der Region, in welcher die Speicher-Arrays AR1-AR9 ausgebildet sind, vorgesehen.
Ein Adreßpuffer & Auffrischadressenzähler 15 empfängt extern angelegte Adressensignale A0-A9, legt Reihenadressensignale RA0-RA9 an die Reihendekoder RD1-RD5 und legt die Spaltenadressensignale CA1-CA8 an die Spaltendekoder CD1 und CD2. Außerdem legt der Adreßpuffer & Auffrischadressenzähler 15 ein Spaltenadressensignal CA0 an die LIO Schaltungen 11 und 12.
Eine Steuertaktgeneratorschaltung 16 erhält ein Reihenadressentaktsignal (RAS), ein Spaltenadressentaktsignal , ein Schreibfreigabesignal und ein Ausgabefreigabesignal , welche extern angelegt sind, und erzeugt ein Steuertaktsignal zur Kontrolle bestimmter Schaltkreise des DRAM.
Die Daten-Ein-/Ausgabeterminals DQ1-DQ9 zur Eingabe und Ausgabe von 8-Bit Daten und 1-Bit Paritätsbit sind auf dem Halbleiterchip 10 vorgesehen. Die Daten-Ein-/Ausgabeterminals DQ6-DQ9 sind mit dem Ein-/Ausgabepuffer 13 verbunden. Die Daten-Ein-/Ausgabeterminals DQ1-DQ5 sind mit dem Ein- /Ausgabepuffer 14 verbunden.
Fig. 2 zeigt ein Blockdiagramm, welches die Struktur eines Hauptteiles des DRAM aus Fig. 1 illustriert. Jedes der Speicher-Arrays AR2-AR9 enthält eine Mehrzahl von Speicherzellen, welche in einer Mehrzahl von Reihen und einer Mehrzahl von Spalten angeordnet sind. Das Speicher-Array AR1 enthält eine Mehrzahl von Speicherzellen, die in einer Mehrzahl von Reihen und einer Mehrzahl von Spalten angeordnet sind. Die Zahl der Spalten von Speicherzellen in Speicher- Array AR1 ist doppelt so groß wie die Zahl der Spalten, die in jedem der Speicher-Arrays AR2-AR9 enthalten sind, und die Zahl der Reihen von Speicherzellen, die in Speicher-Array AR1 enthalten sind, ist halb so groß wie die Zahl der Reihen von Speicherzellen, die in jedem der Speicher-Arrays AR2-AR9 enthalten sind.
Beispielsweise enthält Speicher-Array AR1 512 Wortleitungen und jedes der Speicher-Arrays AR2-AR9 enthält 1024 Wortleitungen.
Jedes der Speicher-Arrays AR2-AR9 ist in 4 Blöcke B1-B4, welche die gleiche Anzahl an Reihen enthalten, unterteilt. Einer der 4 Blöcke B1-B4 ist in Betrieb und die verbleibenden Blöcke werden in einen inaktiven Zustand gebracht. Daraus folgt, daß jedes der Speicher-Arrays AR2- AR9 im Viertel-Teilungsbetrieb arbeitet.
Auf der anderen Seite ist Speicher-Array AR1 in vier Blöcke B1a, B2a, B1b, B2b, von denen jeder die gleiche Anzahl an Reihen enthält, unterteilt. Die Blöcke B1a und B1b arbeiten gleichzeitig und die Blöcke B2a und B2b arbeiten gleichzeitig. Wenn die Blöcke B1a und B1b arbeiten, sind die Blöcke B2a und B2b in einem inaktiven Zustand. Andersherum sind die Blöcke B1a und B1b in einem inaktiven Zustand, wenn die Blöcke B2a und B2b arbeiten. Daraus folgt, daß das Speicher-Array AR1 einen Halb-Teilungsbetrieb ausführt.
Zum Beispiel, wenn Block B1 in jedem der Speicher-Arrays AR2- AR9 arbeitet, dann arbeiten die Blöcke B1a und B1b in Speicher-Array AR1. Wenn Block B2 in jedem der Speicher-Arrays AR2-AR9 arbeitet, dann arbeiten die Blöcke B2a und B2b in Speicher-Array AR1. Auf der anderen Seite, wenn Block B3 in jedem der Speicher-Arrays AR2-AR9 arbeitet, dann arbeiten die Blöcke B1a und B1b in Speicher-Array AR1. Wenn Block B4 in jedem der Speicher-Arrays AR2-AR9 arbeitet, dann arbeiten die Blöcke B2a und B2b in Speicher-Array AR1.
Zum Beispiel, Speicher-Array AR1 enthält 512 Wortleitungen. Die Speicher-Arrays AR2 und AR9 enthalten 1024 Wortleitungen. Genauso enthalten die Speicher-Arrays AR3 und AR8 auch 1024 Wortleitungen, enthalten die Speicher-Arrays AR4 und AR7 auch 1024 Wortleitungen, und enthalten die Speicher-Arrays AR5 und AR6 auch 1024 Wortleitungen.
In normalem Betrieb wählt der Reihendekoder RD1 eine der 512 Wortleitungen in Speicher-Array AR1 aus. Der Reihendekoder RD2 wählt irgendeine der 1024 Wortleitungen in den Speicher-Arrays AR2 und AR9 aus. In ähnlicher Weise wählt der Reihendekoder RD3 irgendeine der 1024 Wortleitungen in den Speicher-Arrays AR3 und AR8 aus, und wählt der Reihendekoder RD4 irgendeine der 1024 Wortleitungen in den Speicher-Arrays AR4 und AR7 aus. Der Reihendekoder RD5 wählt irgendeine der 1024 Wortleitungen in den Speicher-Arrays AR5 und AR6 aus. Der Spaltendekoder CD1 wählt irgendeine aus der Mehrzahl der Spalten der Blöcke B1b und B2b in Speicher-Array AR1 und irgendeine aus der Mehrzahl der Spalten in den Speicher-Arrays AR2-AR5 aus. Der Spaltendekoder CD2 wählt irgendeine aus der Mehrzahl der Spalten der Blöcke B1a und B2a innerhalb von Speicher-Array AR1 und irgendeine aus der Mehrzahl der Spalten innerhalb der Speicher-Arrays AR6-AR9 aus.
Fig. 3 zeigt eine Darstellung, welche den in Fig. 2 mit einer punktierten Linie R2 umrandeten Teil im Detail darstellt. Eine lokale I/O Leitungsgruppe L1a ist zwischen den Blöcken B1a und B2a in Speicher-Array AR1 und eine lokale Leitungsgruppe L1b ist zwischen den Blöcken B1b und B2b vorgesehen. Eine lokale I/O Leitungsgruppe L2a ist zwischen den Blöcken B1 und B2 in Speicher-Array AR2 und eine lokale I/O Leitungsgruppe L2b ist zwischen den Blöcken B3 und B4 vorgesehen. Eine lokale I/O Leitungsgruppe L9a ist zwischen den Blöcken B1 und B2 in Speicher-Array AR9 und eine lokale Leitungsgruppe L9b ist zwischen den Blöcken B3 und B4 vorgesehen. Jede lokale I/O Leitungsgruppe enthält zwei Sätze von Eingabe/Ausgabe Leitungspaaren.
Jeder Block in Speicher-Array AR1 enthält 256 Wortleitungen, und jeder Block innerhalb der Speicher-Arrays AR2 und AR9 enthält 256 Wortleitungen.
Die lokalen I/O Leitungsgruppen L1a und L1b sind über die Schalter S1a beziehungsweise S1b mit dem Schalter S1c verbunden. Schalter S1c ist mit dem globalen I/O Leitungspaar GIO1 verbunden. Die lokalen I/O Leitungsgruppen L2a und L2b sind über die Schalter S2a beziehungsweise S2b mit dem globalen I/O Leitungspaar GIO2 verbunden. Die lokalen I/O Leitungsgruppen L9a und L9b sind über die Schalter S9a beziehungsweise S9b mit dem globalen I/O Leitungspaar GIO9 verbunden.
In normalem Betrieb schaltet der Schalter S1c als Antwort auf ein Reihenadressensignal RA9 auf die S1a Schalterseite oder auf die S1b Schalterseite. Außerdem schaltet, in Reaktion auf die Reihenadressensignale RA8 und RA9, einer der Schalter S2a und S2b und einer der Schalter S9a und S9b an.
Zum Beispiel schaltet Schalter S1c auf die S1b Schalterseite und dann gehen Schalter S2a und Schalter S9a an. Daraus folgt, daß die aus Block B1b oder Block B2b in Speicher-Array AR1 in die lokale I/O Leitungsgruppe L1b gelesenen Daten über die Schalter S1b und S1c zum globalen I/O Leitungspaar GIO1 übertragen werden.
Gleichzeitig werden die aus Block B1 oder Block B2 in Speicher-Array AR2 in die lokale I/O Leitungsgruppe L2a gelesenen Daten über den Schalter S2a zum globalen I/O Leitungspaar GIO2 und die aus Block B1 oder Block B2 in Speicher-Array AR9 in die lokale I/O Leitungsgruppe L9a gelesenen Daten über den Schalter S9a zum globalen I/O Leitungspaar GIO9 übertragen.
Fig. 4 zeigt einen Schaltplan, welcher eine weitergehende Detailstruktur von Speicher-Array AR2 darstellt.
Der Block B1 enthält mehrere Sätze von Bitleitungspaaren BL, , 256 die Bitleitungspaare kreuzende Wortleitungen WL1- WL256 und eine Mehrzahl von Speicherzellen MC, welche an deren Kreuzungen vorgesehen sind. In ähnlicher Weise enthält Block B2 mehrere Sätze von Bitleitungspaaren BL, , 256 die Bitleitungspaare kreuzende Wortleitungen WL257-WL512 und eine Mehrzahl von Speicherzellen MC, welche an deren Kreuzungen vorgesehen sind.
Eine Mehrzahl von Leseverstärkern SA und die lokale I/O Leitungsgruppe L2a sind zwischen den Blöcken B1 und B2 vorgesehen. Die lokale I/O Leitungsgruppe L2a enthält zwei Sätze von Eingabe/Ausgabe Leitungspaaren LIO0 und LIO1. Jeder der beiden Sätze von lokalen I/O Leitungspaaren LIO0 und LIO1 enthält die Eingabe/Ausgabe Leitungen IO, .
Jedes Bitleitungspaar BL, innerhalb von Block B1 ist mit einem entsprechenden Leseverstärker über die N-Kanal-MOS- Transistoren S1 und S2 verbunden. Jedes Bitleitungspaar BL, innerhalb von Block B2 ist mit einem entsprechenden Leseverstärker SA über die N-Kanal-MOS-Transistoren S3 und S4 verbunden.
Ein Schaltsignal S1L(0) ist an die Gates der Transistoren S1 und S2, und ein Schaltsignal S1R(0) ist an die Gates der Transistoren S3 und S4 gelegt.
Die Knoten N1 und N2 der Leseverstärker SA, entsprechend den ungeraden Bitleitungspaaren BL, , sind über die N-Kanal- MOS-Transistoren T1 und T2 mit dem Eingabe/Ausgabe Leitungspaar LIO0 verbunden. Die Knoten N3 und N4 der Lesevertärker SA, entsprechend den geraden Bitleitungspaaren BL, , sind über die N-Kanal-MOS-Transistoren T3 und T4 mit dem Eingabe/Ausgabe Leitungspaar LIO1 verbunden. Eine Spaltenauswahlleitung Yi vom Spaltendekoder CD1 ist mit den Gates der Transistoren T1-T4 , entsprechend zwei benachbarten Sätzen von Bitleitungspaaren BL, , verbunden.
Die Blöcke B3 und B4 haben ähnliche Strukturen wie die Blöcke B1 beziehungsweise B2. Eine Mehrzahl von Leseverstärkern SA und die lokale I/O Leitungsgruppe L2b ist zwischen den Blöcken B3 und B4 vorgesehen. Die lokale I/O Leitungsgruppe L2b enthält zwei Sätze von lokalen I/O Leitungspaaren LIO0 und LIO1, ähnlich wie die lokale I/O Leitungsgruppe L2a. Ein Schaltsignal S1L(1) ist an die Gates der Transistoren S1 und S2, entsprechend Block B3, und ein Schaltsignal S1R(1) ist an die Gates der Transistoren S3 und S4, entsprechend Block B4, gelegt.
Die Schaltsignale S1L(0), S1R(0), S1L(1), S1R(1) werden unter Benutzung der Reihenadressensignale RA8 und RA9 zur Auswahl der Blöcke B1-B4 erzeugt. Zum Beispiel wird, falls das Reihenadressensignal RA8 auf "0" und das Reihenadressensignal RA9 auf "0" ist, erreicht das Schaltsignal S1L(0) "H" und Block B1 wird ausgewählt.
Die lokale I/O Leitungsgruppe L2a ist mit dem globalen I/O Leitungspaar GIO2 über den Schalter S2a und die lokale I/O Leitungsgruppe L2b ist mit dem globalen I/O Leitungspaar GIO2 über den Schalter S2b verbunden. Der Schalter S2b enthält den ersten und den zweiten Schalter SW1 und SW2. Der Schalter SW1 ist zwischen dem lokalen I/O Leitungspaar LIO0 in der lokalen I/O Leitungsgruppe L2a und dem globalen I/O Leitungspaar GIO2, und der Schalter SW2 ist zwischen dem lokalen I/O Leitungspaar LIO1 in der lokalen I/O Leitungsgruppe L2a und dem globalen I/O Leitungspaar GIO2 gesetzt. Der Schalter S2b enthält den dritten und den vierten Schalter SW3 und SW4. Der Schalter SW3 ist zwischen dem lokalen I/O Leitungspaar LIO0 in der lokalen I/O Leitungsgruppe L2b und dem globalen I/O Leitungspaar GIO2, und der Schalter SW4 ist zwischen dem lokalen I/O Leitungspaar LIO1 in der lokalen I/O Leitungsgruppe L2b und dem globalen I/O Leitungspaar GIO2 gesetzt.
Die Schalter SW1, SW2, SW3, SW4 werden in Antwort auf die Reihenadressensignale RA8 und RA9 und ein Spaltenadressensignal CA0 gesteuert. Zum Beispiel wird, falls das Reihenadressensignal RA8 auf "0",das Reihenadressensignal RA9 auf "0" und das Spaltenadressensignal CA0 auch auf "0" ist, der Schalter SW1 eingeschaltet.
Als nächstes wird, bezugnehmend auf die Wellenformdiagramme in Fig. 5 der Betrieb der Blöcke B1 und B2, welche in Fig. 4 dargestellt sind, beschrieben.
Zuerst, zum Beispiel, fällt das Schaltsignal S1R(0) auf "L" und das Schaltsignal S1L(0) steigt auf "H". Es schaltet die Transistoren S1 und S2 ein und schaltet die Transistoren S3 und S4 aus.
Danach wird das Potential von Wortleitung WL7 durch den Reihendekoder RD2 auf "H" gehoben (siehe Fig. 1 bis 3). Dadurch werden Daten aus der, mit Wortleitung WL7 verbundenen, Reihe von Speicherzellen MC auf die entsprechenden Bitleitungen gelesen, beziehungsweise als Ergebnis befindet sich eine Potentialdifferenz zwischen jedem Bitleitungspaar BL, .
Die Potentialdifferenz auf jedem Bitleitungspaar BL, wird durch einen entsprechenden Leseverstärker SA verstärkt. Auf der anderen Seite bleibt das Potential der Wortleitung WL263 in Block B2 auf "L".
Als nächstes wird durch den Spaltendekoder CD1 zum Beispiel das Potential der Spaltenauswahlleitung Yi auf "H" gehoben. Das schaltet die entsprechenden Transistoren T1-T4 ein. Als ein Ergebnis werden die Potentialdifferenzen auf zwei entsprechenden Sätzen von Bitleitungspaaren BL, zu den Ein-/Ausgabeleitungspaaren LIO0 beziehungsweise LIO1 übertragen.
So werden die Daten von zwei ausgewählten Speicherzellen MC in zwei Sätze von Ein-/Ausgabeleitungspaaren LIO0 beziehungsweise LIO1 in der lokalen I/O Leitungsgruppe L2a gelesen. Zwei Daten liegen über die lokale I/O Leitungsgruppe L2a an dem Schalter S2a, wie in Fig. 3 gezeigt, an, und eine der beiden Daten wird ausgewählt und an das globale I/O Leitungspaar GIO2 übertragen.
Als nächstes wird, bezugnehmend auf Fig. 3 und Fig. 6, der Auffrischbetrieb beschrieben. In dem DRAM können der 1024er- Auffrisch-Zyklus und der 512er-Auffrisch-Zyklus ausgeführt werden.
Zuerst wird der 1024er-Auffrisch-Zyklus beschrieben. Der Adreßpuffer & Auffrischadressenzähler 15, wie in Fig. 1 gezeigt, erzeugt die Reihenadressensignale RA0-RA9 als Auffrischadressensignale.
Der Reihendekoder RD2 wählt nacheinander 1024 Wortleitungen innerhalb der Speicher-Arrays AR2 und AR9 in Antwort auf die Auffrischadressensignale aus.
Wenn die Wortleitungen in den Blöcken B1 und B2 der Speicher- Arrays AR2 und AR9 nacheinander ausgewählt sind, werden die Wortleitungen in Speicher-Array AR1 nacheinander durch den Reihendekoder RD1 ausgewählt. Wenn die Wortleitungen in den Blöcken B3 und B4 der Speicher-Arrays AR2 und AR9 nacheinander ausgewählt sind, werden die Wortleitungen in Speicher-Array AR1 auch nacheinander durch den Reihendekoder RD1 ausgewählt. Das heißt, daß jede Wortleitung im Speicher-Array AR1 in einem einzigen 1024er-Auffrisch-Zyklus zweimal ausgewählt wird.
Die Daten aus einer, mit einer ausgewählten Wortleitung verbundenen, Reihe von Speicherzellen werden jeweils in die entsprechenden Bitleitungen ausgelesen und die ausgelesenen Daten werden von den entsprechenden Leseverstärkern verstärkt. So wird jede Speicherzelle aufgefrischt.
Wie oben beschrieben wird der 1024er-Auffrisch-Zyklus in einer Speicher-Array-Region A, welche das Speicher-Array AR1 enthält, in einem Halb-Teilungsbetrieb durchgeführt und in einer Speicher-Array-Region B, welche die Speicher-Arrays AR2 und AR9 enthält, in einem Viertel-Teilungsbetrieb durchgeführt.
Als nächstes wird der 512er-Auffrisch-Zyklus beschrieben. Der Reihendekoder RD2 wählt nacheinander 512 Wortleitungen innerhalb der Blöcke B1 und B2 der Speicher-Arrays AR2 und AR9 in Antwort auf die Auffrischadressensignale, die vom Adreßpuffer & Auffrischadressenzähler 15, der in Fig. 1 gezeigt wird, aus, und wählt gleichzeitig nacheinander 512 Wortleitungen innerhalb der Blöcke B3 und B4 der Speicher- Arrays AR2 und AR9 aus. Zu diesem Zeitpunkt werden im Speicher-Array AR1 vom Reihendekoder RD1 nacheinander 512 Wortleitungen ausgewählt.
In diesem Fall wird jeweils jede Wortleitung innerhalb des Speicher-Arrays AR1 und jede Wortleitung innerhalb der Speicher-Arrays AR2 und AR9 während eines einzigen 512er- Auffrisch-Zyklus einmal ausgewählt.
Wie oben beschrieben wird während des 512er-Auffrisch-Zyklus in der Speicher-Array-Region A ein Halb-Teilungsbetrieb durchgeführt und in der Speicher-Array-Region B ebenfalls ein Halb-Teilungsbetrieb durchgeführt.
In der oben beschriebenen Ausführungsform, wie in Fig. 3 gezeigt, ist ein Satz von lokalen I/O Leitungen L1a zwischen den Blöcken B1a und B2a innerhalb des Speicher-Arrays AR1 und ein Satz von lokalen I/O Leitungen L1b zwischen den Blöcken B1b und B2b vorgesehen. Außerdem ist ein Satz von lokalen I/O Leitungen L2a zwischen den Blöcken B1 und B2 innerhalb des Speicher-Arrays AR2 vorgesehen und außerdem ist ein Satz von lokalen I/O Leitungen L2b zwischen den Blöcken B3 und B4 vorgesehen. Außerdem ist ein Satz von lokalen I/O Leitungen L9a zwischen den Blöcken B1 und B2 innerhalb des Speicher- Arrays AR9 vorgesehen und es ist ein Satz von lokalen I/O Leitungen L9b zwischen den Blöcken B3 und B4 vorgesehen. Jede der lokalen I/O Leitungen enthält zwei Paare von Eingabe- /Ausgabeleitungen.
Auf diese Art beeinflussen die lokalen I/O Leitungen für Speicher-Array AR1 die Anordnung der Blöcke innerhalb anderer Speicher-Arrays nicht. Außerdem ist die Länge der gegenseitigen Verbindung zwischen den lokalen I/O Leitungen L1a und L1b und der globalen I/O Leitung GIO1 reduziert. Daraus folgt, daß die Eingabe-/Ausgabeleitungen hierarchischer Strukturen einfach ausgelegt werden können und außerdem, daß die Zugriffsgeschwindigkeit erhöht wird.
Desweiteren wird jede Wortleitung innerhalb des Speicher- Arrays AR1 und jede Wortleitung innerhalb der Speicher-Arrays AR2-AR9 während des 512er-Auffrisch-Zyklus einmal ausgewählt. Daraus folgt, daß zur Reduzierung des Leistungsverbrauchs des DRAM keine überflüssige Leistung verbraucht wird.
Fig. 7 zeigt ein Blockdiagramm, welches einen Hauptteil eines DRAM der zweiten Ausführungsform der vorliegenden Erfindung darstellt.
In diesem DRAM sind ein Speicher-Array AR1A am einen Ende des die Speicher-Arrays AR2, AR3, AR8, und AR9 enthaltenden Bereiches und am anderen Ende die Spaltendekoder CD1 und CD2 vorgesehen. Auf der anderen Seite sind ein Speicher-Array AR1B am einen Ende des die Speicher-Arrays AR4, AR5, AR6, und AR7 enthaltenden Bereiches und am anderen Ende dieses Bereiches die Spaltendekoder CD3 und CD4 vorgesehen.
Für das Speicher-Array AR1A ist ein Reihendekoder RD1a und für das Speicher-Array AR1B ist ein Reihendekoder RD1B vorgesehen. Die Reihendekoder RD2-RD5 sind ähnlich wie in der ersten Ausführungsform vorgesehen.
Das Speicher-Array AR1A enthält die Blöcke B1a und B1b. Das Speicher-Array AR1B enthält die Blöcke B2a und B2b. Jedes der Speicher-Arrays AR1A und AR1B enthält 256 Wortleitungen. Die Struktur jedes der Speicher-Arrays AR2-AR9 ist dieselbe wie die Struktur jedes der Speicher-Arrays AR2-AR9 in der ersten Ausführungsform.
In dem DRAM aus Fig. 7 ist aufgrund der Verkürzung der Länge der Spaltenauswahlleitung, die mit den Spaltendekodern CD1- CD4 verbunden ist, auf die Hälfte der Länge dieser Leitung in der ersten Ausführungsform die Betriebsgeschwindigkeit jedes Spaltendekoders erhöht.
Jedoch ist es bei dem DRAM aus Fig. 7, aufgrund der Trennung der Speicher-Arrays AR1A und AR1B, notwendig in jedem der Speicher-Arrays AR1A und AR1B Leseverstärker und lokale I/O Leitungen vorzusehen.
Außerdem, wenn man in einem DRAM, mit einer solchen Speicheranordnung wie in Fig. 7 gezeigt, 16-Bit Daten und 2- Bit Päritätsbits speichert, entspricht jedes der Speicher- Arrays AR1A und AR1B einem Bit. Daraus folgt, daß jede Wortleitung innerhalb des Speicher-Arrays AR1A und jede Wortleitung innerhalb des Speicher- Arrays AR1B in einem 512er-Auffrisch-Zyklus jeweils zweimal ausgewählt werden und das resultiert einer Verschwendung von Leistung.
Auf der anderen Seite wird in dem DRAM der ersten Ausführungsform im 512er-Auffrisch-Zyklus jede Wortleitung innerhalb des Speicher-Arrays AR1 und jede Wortleitung innerhalb der Speicher-Arrays AR2-AR9 nur einmal ausgewählt, so daß keine überflüssige Leistung verbraucht wird.
Wie in der ersten Ausführungsform kann durch das Setzen der Zahl der in Speicher-Array AR1 enthaltenen Wortleitungen auf eine Zahl, die einer kleineren Zahl von Zyklen für den Auffrischbetrieb entspricht, die geeigneteste Speicheranordnung für geringeren Leistungsverbrauch erreicht werden.
Fig. 8 zeigt ein Blockdiagramm, welches das Layout eines Hauptteiles eines DRAM der dritten Ausführungsform der vorliegenden Erfindung darstellt. Dieser DRAM kann 16-Bit Daten und 2-Bit Paritätsbits speichern.
Sechzehn Speicher-Arrays AR2-AR17 sind in einem zentralen Bereich des Halbleiterchips 10 in vier Linien angeordnet. Die Speicher-Arrays AR1 und AR18 sind an einem Ende des Bereiches, in dem die Speicher-Arrays AR2-AR17 enthalten sind, vorgesehen, und die Spaltendekoder CD1-CD4 sind am anderen Ende vorgesehen. Außerdem sind auf der einen Seite des Bereiches, in dem die Speicher-Arrays AR2-AR17 enthalten sind, die Reihendekoder RD1-RD5 vorgesehen.
Die Zahl der Spalten von Speicherzellen, die in jedem der Speicher-Arrays AR1 und AR18 enthalten sind, ist die doppelte Anzahl der Spalten von Speicherzellen, die in jedem der Speicher-Arrays AR2-AR17 enthalten sind, und die Zahl der Reihen von Speicherzellen, die in jedem der Speicher-Arrays AR1 und AR18 enthalten sind, ist die Hälfte der Anzahl der Reihen von Speicherzellen, die in jedem der Speicher-Arrays AR2-AR17 enthalten sind.
Der Reihendekoder RD1 wählt irgendeine aus der Mehrzahl der Reihen innerhalb der Speicher-Arrays AR1 und AR18 aus. Der Reihendekoder RD2 wählt irgendeine aus der Mehrzahl der Reihen innerhalb der Speicher-Arrays AR2, AR3, AR16 und AR17, und der Reihendekoder RD3 wählt irgendeine aus der Mehrzahl der Reihen innerhalb der Speicher-Arrays AR4, AR5, AR14 und AR15 aus. Der Reihendekoder RD4 wählt irgendeine aus der Mehrzahl der Reihen innerhalb der Speicher-Arrays AR6, AR7, AR12 und AR13, und der Reihendekoder RD5 wählt irgendeine aus der Mehrzahl der Reihen innerhalb der Speicher-Arrays AR8, AR9, AR10 und AR11 aus.
Der Spaltendekoder CD1 wählt irgendeine aus der Mehrzahl der Spalten in dem entsprechenden Teil des Speicher-Arrays AR1 und irgendeine aus der Mehrzahl der Spalten der Speicher-Arrays AR2, AR4, AR6 und AR8 aus, und der Spaltendekoder CD2 wählt irgendeine aus der Mehrzahl der Spalten in dem entsprechenden Teil des Speicher-Arrays AR1 und irgendeine aus der Mehrzahl der Spalten der Speicher-Arrays AR3, AR5, AR7 und AR9 aus.
Der Spaltendekoder CD3 wählt irgendeine aus der Mehrzahl der Spalten in dem entsprechenden Teil des Speicher-Arrays AR18 und irgendeine aus der Mehrzahl der Spalten der Speicher- Arrays AR11, A13, AR15 und AR17 aus, und der Spaltendekoder CD4 wählt irgendeine aus der Mehrzahl der Spalten in dem entsprechenden Teil des Speicher-Arrays AR18 und irgendeine aus der Mehrzahl der Spalten der Speicher-Arrays AR10, AR12, AR14 und AR16 aus.
Jedes der Speicher-Arrays AR1 und AR18 arbeitet im Halb- Teilungsbetrieb und jedes der Speicher-Arrays AR2-AR17 arbeitet im Viertel-Teilungsbetrieb.
Fig. 9 zeigt ein Diagramm, welches den in Fig. 8 durch eine gepunktete Linie R3 hervorgehobenen Bereich im Detail darstellt. Eine, mit den Blöcken B1a und B2a im Speicher-Array AR1 korrespondierende, lokale I/O Leitungsgruppe L1a, und eine, mit den Blöcken B1b und B2b korrespondierende, lokale I/O Leitungsgruppe L1b sind vorgesehen. In ähnlicher Weise sind eine, mit den Blöcken B1a und B2a im Speicher-Array AR18 korrespondierende, lokale I/O Leitungsgruppe L18a, und eine, mit den Blöcken B1b und B2b korrespondierende, lokale I/O Leitungsgruppe L18b vorgesehen.
Außerdem sind eine, mit den Blöcken B1 und B2 im Speicher- Array AR2 korrespondierende, lokale I/O Leitungsgruppe L2a, und eine, mit den Blöcken B3 und B4 korrespondierende, lokale I/O Leitungsgruppe L2b vorgesehen. In ähnlicher Weise sind lokale I/O Leitungsgruppen L3a und L3b, lokale I/O Leitungsgruppen L17a und L17b und lokale I/O Leitungsgruppen L16a und L16b, die mit den Speicher-Arrays AR3 beziehungsweise AR17 und AR16 korrespondieren, vorgesehen.
Die lokalen I/O Leitungsgruppen L1a und L1b sind über den Schalter S1c mit dem globalen I/O Leitungspaar GIO1 und die lokalen I/O Leitungsgruppen L18a und L18b sind über den Schalter S18c mit dem globalen I/O Leitungspaar GIO18 verbunden.
Die lokalen I/O Leitungsgruppen L2a und L2b sind über die Schalter S2a beziehungsweise S2b mit dem globalen I/O Leitungspaar GIO2, und die lokalen I/O Leitungsgruppen L3a und L3b sind über die Schalter S3a beziehungsweise S3b mit dem globalen I/O Leitungspaar GIO3 verbunden.
In ähnlicher Weise sind die lokalen I/O Leitungsgruppen L17a und L17b sind über die Schalter S17a beziehungsweise S17b mit dem globalen I/O Leitungspaar GIO17, und die lokalen I/O Leitungsgruppen L16a und L16b sind über die Schalter S16a beziehungsweise S16b mit dem globalen I/O Leitungspaar GIO16 verbunden.
Im Normalbetrieb wechselt der Schalter S1c zu einer der beiden Seiten der lokalen I/O Leitungsgruppen L1a und L1b, und der Schalter S18c wechselt auch zu einer der beiden lokalen I/O Leitungsgruppen L18a und L18b. Außerdem schaltet einer der Schalter S2a beziehungsweise S2b, einer der Schalter S3a beziehungsweise S3b, einer der Schalter S17a beziehungsweise S17b und einer der Schalter S16a beziehungsweise S16b ein.
Die gleichen Effekte wie bei der ersten Ausführungsform können auch mit der dritten Ausführung erreicht werden.

Claims (14)

1. Halbleiterspeichereinrichtung, ausgebildet auf einem Chip, mit
einer Mehrzahl von ersten Speicher-Arrays (AR2-AR9), welche in mindestens zwei Spalten, von denen jede eine Mehrzahl von ersten Speicher-Arrays enthält, angeordnet sind,
einem zweiten Speicher-Array (AR1) und
einer Adressiereinrichtung (RD1-RD5, CD1, CD2) zum parallelen Zugriff auf die ersten und zweiten Speicher-Arrays, wobei
jedes aus der Mehrzahl von ersten Speicher-Arrays (AR2-AR9) erste Speicherzellen (MC), welche in einer Mehrzahl von Spalten und einer Mehrzahl von Reihen angeordnet sind, enthält und in eine erste Anzahl von Blöcken (B1-B4), zum Teilungsbetrieb in Spaltenrichtung angeordnet, geteilt ist, das zweite Speicher-Array (AR1) eine Mehrzahl von Spalten von zweiten Speicherzellen (MC), ausgerichtet an den Spalten der ersten Speicherzellen (MC) der ersten Speicher-Arrays (AR2- AR9), enthält und in eine zweite Anzahl von Blöcken (B1a, B1b; B2a, B2b), zum Teilungsbetrieb angeordnet in Spaltenrichtung, geteilt ist,
die zweite Anzahl nicht mehr als halb so groß wie die erste Anzahl ist, und
die in jedem Block aus der ersten Anzahl von Blöcken (B1-B4) enthaltenen ersten Speicherzellen (MC) und die in jedem Block aus der zweiten Anzahl von Blöcken (B1a, B1b; B2a, B2b) enthaltenen zweiten Speicherzellen (MC) in der gleichen Anzahl von Reihen angeordnet sind.
2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Adressiereinrichtung (RD1-RD5, CD1, CD2) den Teilungsbetrieb der Mehrzahl von ersten Speicher- Arrays (AR2-AR9) und des zweiten Speicher-Arrays (AR1) steuert.
3. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 oder 2, gekennzeichnet durch
eine Mehrzahl von, entsprechend der Mehrzahl von ersten Speicher-Arrays (AR2-AR9) vorgesehenen, ersten Eingabe- /Ausgabeleitungsgruppen, von denen jede eine Mehrzahl von ersten Eingabe-/Ausgabeleitungen (L2a, L2b; L9a, L9b) zum Eingeben/Ausgeben von Daten in/von einem Block (B1-B4) in einem entsprechenden Speicher-Array umfaßt,
eine, entsprechend des zweiten Speicher-Arrays (AR1) vorgesehene, zweite Eingabe-/Ausgabeleitungsgruppe, die eine Mehrzahl von zweiten Eingabe-/Ausgabeleitungen (L1a, L1b) zum Eingeben/Ausgeben von Daten in/von einem Block (B1a, B1b; B2a, B2b) im zweiten Speicher-Array (AR1) umfaßt,
eine, entsprechend der Mehrzahl von ersten Speicher-Arrays (AR2-AR9) vorgesehene, Mehrzahl von ersten globalen Eingabe- /Ausgabeleitungen (GIO2; GIO9),
eine entsprechend dem zweiten Speicher-Array (AR1) vorgesehene zweite globale Eingabe-/Ausgabeleitung (GIO1),
eine entsprechend der Mehrzahl der ersten Speicher-Arrays (AR2-AR9) vorgesehene Mehrzahl eines ersten Schaltmittels (S2a, S2b; S9a, S9b), von denen jedes zur selektiven Verbindung einer aus der Mehrzahl der, in einer entsprechenden ersten Eingabe-/Ausgabeleitungsgruppe enthaltenen, Eingabe- /Ausgabeleitungen (L2a, L2b; L9a, L9b) mit einer entsprechenden ersten globalen Eingabe-/Ausgabeleitung (GIO2; GIO9) dient, und
einem, entsprechend dem zweiten Speicher-Array (AR1) vorgesehenen, zweiten Schaltmittel (S1a, S1b, S1c) zum selektiven Verbinden einer aus der Mehrzahl der, in der zweiten Eingabe-/Ausgabeleitungsgruppe enthaltenen, zweiten Eingabe-/Ausgabeleitungen (L1a, L1b) mit der zweiten globalen Eingabe-/Ausgabeleitung (GIO1).
4. Halbleiterspeichereinrichtung nach Anspruch 3, dadurch gekennzeichnet, daß
jede aus der Mehrzahl der, in jeder der ersten Eingabe- /Ausgabeleitungsgruppen enthaltenen, ersten Eingabe- /Ausgabeleitungen (L2a, L2b; L9a, L9b) für zwei benachbarte Blöcke (B1, B2; B3, B4) gemeinsam vorgesehen ist, und
jede aus der Mehrzahl der, in der zweiten Eingabe- /Ausgabeleitungsgruppe enthaltenen, zweiten Eingabe- /Ausgabeleitungen (L1a, L1b) für zwei benachbarte Blöcke (B1a, B2a; B1b, B2b) gemeinsam vorgesehen ist.
5. Halbleiterspeichereinrichtung nach einem der Ansprüche 3 oder 4, dadurch gekennzeichnet, daß
jeder aus der, in jedem der ersten Speicher-Arrays (AR2-AR9) enthaltenen, ersten Anzahl von Blöcken (B1-B4) eine entsprechend der Mehrzahl der Spalten von ersten Speicherzellen vorgesehene Mehrzahl von Bitleitungen (BL, ), von denen jede mit ersten Speicherzellen einer entsprechenden Spalte verbunden ist, und
eine, entsprechend der Mehrzahl der Reihen von ersten Speicherzellen vorgesehene, Mehrzahl von Wortleitungen (WL1- WL256; WL257-WL512), von denen jede mit einer entsprechenden Reihe von ersten Speicherzellen verbunden ist, umfaßt, und die Mehrzahl der Bitleitungen (BL, ) eine Mehrzahl von Bitleitungspaaren bildet, von denen jedes Bitleitungspaar mit einer entsprechenden ersten Eingabe-/Ausgabeleitung gekoppelt ist, und
jeder aus der, im zweiten Speicher-Array (AR1) enthaltenen, zweiten Anzahl von Blöcken (B1a, B1b; B2a, B2b) eine, entsprechend der Mehrzahl von Spalten von zweiten Speicherzellen vorgesehene, Mehrzahl von Bitleitungen (BL, ), von denen jede mit einer entsprechenden Spalte von zweiten Speicherzellen verbunden ist, und
eine, entsprechend der Mehrzahl der Reihen von zweiten Speicherzellen vorgesehene, Mehrzahl von Wortleitungen (WL1- WL256; WL257-WL512), von denen jede mit einer entsprechenden Reihe von zweiten Speicherzellen verbunden ist, enthält, unddie Mehrzahl der Bitleitungen eine Mehrzahl von Bitleitungspaaren (BL, ) bildet, von denen jedes Bitleitungspaar mit einer entsprechenden zweiten Eingabe- /Ausgabeleitung gekoppelt ist.
6. Halbleiterspeichereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß
jede aus der Mehrzahl der ersten Eingabe-/Ausgabeleitungen (L2a, L2b; L9a, L9b) erste und zweite Eingabe- /Ausgabeleitungspaare (LIO0, LIO1) umfaßt,das erste Eingabe-/Ausgabeleitungspaar (LIO0) mit jedem zweiten Bitleitungspaar (BL, ) in einem entsprechenden Block gekoppelt ist,das zweite Eingabe-/Ausgabeleitungspaar (LIO1) mit jedem verbleibenden zweiten Bitleitungspaar (BL, ) in einem entsprechenden Block gekoppelt ist,
jede aus der Mehrzahl der zweiten Eingabe-/Ausgabeleitungen (L1a, L1b) erste und zweite Eingabe-/Ausgabeleitungspaare (LIO0, LIO1) umfaßt,das erste Eingabe-/Ausgabeleitungspaar (LIO0) mit jedem zweiten Bitleitungspaar (BL, ) in einem entsprechenden Block gekoppelt ist, unddas zweite Eingabe-/Ausgabeleitungspaar (LIO1) mit jedem verbleibenden zweiten Bitleitungspaar (BL, ) in einem entsprechenden Block gekoppelt ist.
7. Halbleiterspeichereinrichtung nach einem der Ansprüche 5 oder 6, dadurch gekennzeichnet, daß die Adressiereinrichtung eine Mehrzahl von auswählenden Einrichtungen (CD1, CD2), die jeweils gemeinsam für die ersten Speicher-Arrays (AR2-AR5; AR6-AR9), die in einer Spalte angeordnet sind, und einen entsprechenden Teil des zweiten Speicher-Arrays (AR1) vorgesehen sind, zur Auswahl irgendeines der Bitleitungspaare (BL, ), die in jeder Spalte der ersten Speicher-Arrays (AR2-AR5; AR6-AR9) und dem entsprechenden des zweiten Speicher-Arrays (AR1) vorgesehen sind, umfaßt.
8. Halbleiterspeichereinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß
die Mehrzahl der ersten Speicher-Arrays (AR2-AR9) in einem ersten Speicher-Array bildenden Bereich vorgesehen ist,
die Mehrzahl der auswählenden Einrichtungen (CD1, CD2) in einem auswählende Einrichtungen bildenden, der einen Endseite des ersten Speicher-Array bildenden Bereiches benachbarten, Bereich vorgesehen sind, und
das zweite Speicher-Array (AR1) in einem zweiten Speicher- Array bildenden, der anderen Endseite des ersten Speicher- Array bildenden Bereiches benachbarten, Bereich vorgesehen ist.
9. Halbleiterspeichereinrichtung nach einem der Ansprüche 7 oder 8, dadurch gekennzeichnet, daß
die ersten Speicher-Arrays (AR2-AR5; AR6-AR9) in jeder Spalte in erste und zweite Gruppen geteilt werden,
die zweite Anzahl von Blöcken (B1a, B1b; B2a, B2b) im zweiten Speicher-Array (AR1) entsprechend der ersten und zweiten Gruppen in zwei Gruppen geteilt wird, und
jede der auswählenden Einrichtungen, erste auswählende Einrichtungen (CD1; CD2), welche zu der ersten Gruppe gehören, und zweite auswählende Einrichtungen (CD3; CD4), welche zu der zweiten Gruppe gehören, enthält.
10. Halbleiterspeichereinrichtung nach Anspruch 9, dadurch gekennzeichnet, daß
die erste Gruppe von ersten Speicher-Arrays (AR2, AR3; AR8, AR9) in einem ersten Speicher-Array bildenden Bereich vorgesehen ist,
die zweite Gruppe von Speicher-Arrays (AR4, AR5; AR6, AR7) in einem zweiten Speicher-Array bildenden Bereich vorgesehen ist, die ersten und zweiten auswählenden Einrichtungen (CD1, CD2; CD3, CD4) in einem auswählende Einrichtungen bildenden Bereich zwischen dem ersten und dem zweiten Speicher-Array bildenden Bereich vorgesehen sind,
der entsprechende Teil (AR1A) des zweiten Speicher-Arrays, der zur ersten Gruppe gehört, in einem dritten Speicher-Array bildenden Bereich auf der, dem die auswählenden Einrichtungen bildenden Bereich gegenüberliegenden, Seite des die ersten Speicher-Arrays bildenden Bereiches vorgesehen ist, und
der entsprechende Teil (AR1B) des zweiten Speicher-Arrays, der zur zweiten Gruppe gehört, in einem vierten Speicher-Array bildenden Bereich auf der, dem die auswählenden Einrichtungen bildenden Bereich gegenüberliegenden, Seite des die zweiten Speicher-Arrays bildenden Bereiches vorgesehen ist.
11. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 10, gekennzeichnet durch
eine Auffrischsteuereinrichtung (15) , die in der Lage ist, selektiv einen ersten Auffrischbetrieb mit einer dritten Anzahl von Zyklen und einen zweiten Auffrischbetrieb mit einer vierten Anzahl von Zyklen durchzuführen, wobei die vierte Anzahl kleiner als die dritte Anzahl ist,
eine, in jedem aus der Mehrzahl der ersten Speicher-Arrays (AR2-AR9) enthaltene und in einer dritten Anzahl von Reihen angeordnete Mehrzahl von ersten Speicherzellen (MC), und
eine, im zweiten Speicher-Array (AR1) enthaltene und in einer vierten Anzahl von Reihen angeordnete Mehrzahl von zweiten Speicherzellen (MC).
12. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß
die mindestens zwei Spalten 2 m Spalten sind, und m eine positive Ganzzahl ausdrückt,
die erste Anzahl 4 mn ist und n eine positive Ganzzahl darstellt, und
die zweite Anzahl 2 n ist.
13. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 12, die auf einem Halbleiterchip (10) mit ersten und zweiten Paaren von Seiten ausgebildet ist, wobei das erste Paar von Seiten im wesentlichen parallel ist und das zweite Paar von Seiten im wesentlichen parallel ist, wobei die Mehrzahl von ersten Speicher-Arrays (AR2-AR9) in 2 m Linien parallel mit dem zweiten Paar von Seiten angeordnet ist, wobei m eine positive Ganzzahl darstellt,
jedes aus der Mehrzahl der ersten Speicher-Arrays (AR2-AR9) in einer Mehrzahl von Spalten und in einer Mehrzahl von Reihen angeordnete Speicherzellen (MC) enthält und in 4 mn parallel zum zweiten Paar von Seiten angeordnete Blöcke (B1-B4) geteilt ist, wobei n eine positive Ganzzahl darstellt,
das zweite Speicher-Array (AR1) eine Mehrzahl von in Hinsicht auf die Spalten der 2 m Linien von ersten Speicher-Arrays (AR2 -AR9) ausgerichteten Spalten von Speicherzellen (MC) enthält und in 2 n parallel zum zweiten Paar von Seiten angeordnete Blöcke (B1a, B1b; B2a, B2b) geteilt ist, und
die in jedem der 4 mn Blöcke (B1-B4) enthaltenen Speicherzellen (MC) und die in jedem der 2 n Blöcke (B1a, B1b; B2a, B2b) enthaltenen Speicherzellen (MC) in der gleichen Anzahl von Reihen angeordnet sind.
14. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß die Adressiereinrichtung (RD1-RD5, CD1, CD2) einem Teilungsbetrieb der Mehrzahl von ersten Speicher- Arrays (AR2-AR9) und des zweiten Speicher-Arrays (AR1) steuert.
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Publications (2)

Publication Number Publication Date
DE4236452A1 DE4236452A1 (de) 1993-06-03
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960012790B1 (ko) * 1993-12-29 1996-09-24 현대전자산업 주식회사 옵션 처리를 이용한 리페어 효율 증가 회로
JP3666671B2 (ja) * 1994-12-20 2005-06-29 株式会社日立製作所 半導体装置
KR100211760B1 (ko) * 1995-12-28 1999-08-02 윤종용 멀티뱅크 구조를 갖는 반도체 메모리 장치의 데이타 입출력 경로 제어회로
KR100203145B1 (ko) * 1996-06-29 1999-06-15 김영환 반도체 메모리 소자의 뱅크 분산 방법
JP3964491B2 (ja) * 1997-03-25 2007-08-22 株式会社ルネサステクノロジ 半導体記憶装置及び半導体記憶装置の欠陥救済方法
US5973986A (en) * 1998-02-05 1999-10-26 Lsi Logic Corporation Memory device including a column decoder for decoding five columns
KR100326944B1 (ko) * 2000-01-10 2002-03-13 윤종용 향상된 입/출력 라인 구조를 갖는 반도체 메모리 장치
JP4782302B2 (ja) * 2001-04-18 2011-09-28 富士通セミコンダクター株式会社 半導体記憶装置
JP4757607B2 (ja) * 2005-11-08 2011-08-24 富士通セミコンダクター株式会社 半導体メモリ
JP2010257552A (ja) * 2009-04-28 2010-11-11 Elpida Memory Inc 半導体記憶装置
US20110091702A1 (en) * 2009-10-21 2011-04-21 Andrew Peter Pohl Composite Products and Methods for Manufacturing

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960001106B1 (ko) * 1986-12-17 1996-01-18 가부시기가이샤 히다찌세이사꾸쇼 반도체 메모리
JPS63225991A (ja) * 1987-03-16 1988-09-20 Hitachi Ltd 半導体記憶装置
JP2567855B2 (ja) * 1987-03-30 1996-12-25 株式会社東芝 半導体記憶装置
EP0317666B1 (de) * 1987-11-23 1992-02-19 Koninklijke Philips Electronics N.V. Schnell arbeitender statischer RAM-Speicher mit grosser Kapazität

Also Published As

Publication number Publication date
JPH05205463A (ja) 1993-08-13
KR930010980A (ko) 1993-06-23
DE4236452A1 (de) 1993-06-03
US5297102A (en) 1994-03-22
ITMI922615A0 (it) 1992-11-16
IT1258255B (it) 1996-02-22
ITMI922615A1 (it) 1994-05-16
JP2968134B2 (ja) 1999-10-25
KR960004736B1 (ko) 1996-04-12

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