DE3903486C2 - - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Vorrichtung zur Bitspaltenauswahl in einem Halbleiterspeicher gemäß dem Oberbegriff des Hauptanspruches.

In einer Schaltung aus MOS-Transistoren zum Lesen und Speichern von Daten aus einer und in eine Speicherzelle gibt es eine normale Bitspalte und eine redundante Bitspalte. Wenn mit der normalen Bitspalte etwas nicht stimmt, ist es weithin üblich, daß die Daten aus einer und in eine Speicherzelle gelesen und geschrieben werden, die mit der redundanten Bitspalte verbunden ist.

Aus der DE 34 41 473 A1 ist eine Halbleiterspeichereinrichtung bekannt, die einen programmierbaren redundanten Schaltungsteil aufweist, der mit Hilfe eines redundanten Dekoders eine fehlerhafte Speicherzelle ersetzen kann. Ein Nicht-Auswählsignal schaltet den eigentlichen Dekoder ab, wenn der redundante Dekoder gewählt ist.

Nach dem Stand der Technik zur Wahl einer mit einer redundanten Bitspalte verbundenen redundanten Zeileneinheit gibt jedoch ein durch Unterbrechen einer Sicherung der redundanten Bitspalte erzeugtes Taktsignal einen redundanten Dekoder nach Sperren des normalen Spaltendecoders frei. Diese Methode verursacht die weiter unten beschriebenen Fehler.

Zum ersten: Da die Ersatzspalte nach Sperren des Normalspaltendecoders gewählt werden muß, vergeht einige Zeit, wodurch die Geschwindigkeit bei Benutzung der Ersatzspalte abnimmt. Wenn die Ersatzspalte und die normale Spalte zusammen ohne diesen Zeitverzug gewählt werden, bildet sich im Falle eines Lesezyklus ein Gleichstrompfad durch eine Eingangs/Ausgangszeile zwischen einem Leseverstärker der redundanten Bitspalte und einem solchen einer normalen Bitspalte während des Lesezyklus; während im Falle eines Schreibzyklus der Belastungseffekt einer Bitspalte verdoppelt wird, weil die Daten gleichzeitig in die redundante Bitspalte und die normale Bitspalte geschrieben werden.

Zum zweiten: Wenn die redundante Bitspalte gewählt wird, wird der Aufbau der Logik komplizierter, da das Taktsignal zur Wahl der redundanten Bitspalte an den Normaldecoder gelegt wird, um den Normalspaltendecoder freizugeben.

Es ist Aufgabe der Erfindung, eine Vorrichtung in einem Halbleiterspeicher zu schaffen, welche die Wahl einer redundanten Bitspalte so ermöglicht, daß dabei kein Geschwindingkeitsverlust auftritt und die für die Wahl der redundanten Bitspalte sowie für die Wahl der Normalspalte jeweils benötigte Zeit ohne Bezug aufeinander definiert werden kann.

Diese Aufgabe wird gelöst durch den kennzeichnenden Teil des Hauptanspruchs. Weitere Ausführungsbeispiele ergeben sich aus den Unteransprüchen.

Bei der erfindungsgemäßen Vorrichtung kann beim Lesezyklus die Gleichstromquelle zwischen dem Leseverstärker der redundanten Bitspalte und dem der normalen Bitspalte ausgeschaltet werden. Und da die normale Eingangs/Ausgangszeile in diesem Falle offen ist, geht die Wirkung des Bitspaltenbelastungseffektes bei der Wahl der Ersatzspalte auf einen sehr kleinen Wert zurück. Infolgedessen kann ein schneller Lese- und Schreibvorgang erfolgen.

Weiter führt der Wegfall des Sperrens des Normalspaltendecoders zu einer Vereinfachung der Decodierlogik, weil sich das Taktsignal zur Wahl der redundanten Bitspalte nicht auf das Decodieren des Normalspaltendecoders bezieht.

Der Auswahlschaltkreis für die redundanten Bitspalten nach der Erfindung kann eine redundante Bitspalte von einer normalen Bitspalte bei der Wahl des Spaltendecoders trennen. Eine Zeilen-Schalteinheit ist intern mit der mit der redundanten Bitspalte verbundenen E/A-Einheit verbunden, sowie mit der mit der normalen Bitspalte verbundenen E/A-Einheit; und sie ist weiter mit dem normalen Aktivierungskreis (pull-up circuit) verbunden, welcher in der mit der normalen Bitspalte verbundenen E/A-Einheit aufgebaut ist; und diese beiden Kreise werden durch die Ausgabe des Decoders für die redundante Bitspalte gesteuert.

Deshalb wird im Falle der Wahl der redundanten Bitspalte die mit der redundanten Zeileneinheit verbundene E/A-Einheit von der mit der normalen Bitspalte verbundenen E/A-Einheit getrennt, während die E/A-Einheit der normalen Bitspalte für den nächsten Arbeitszyklus bereitsteht, bei unabhängiger Aktivierung. Die für die Wahl der redundanten Bitspalte benötigte Zeit kann daher unabhängig von der Wahl der Normalspalte bestimmt werden, so daß der bei der Wahl der redundanten Bitspalte entstehende Zeitverzug aus den Überlegungen des Benutzers ausscheiden kann.

Zusätzlich kann bei der Wahl der Bezugsspalte der Decodierkreis des Normalspaltendecoders vereinfacht werden, weil das Sperren des Normalspaltendecoders entfällt.

Ein Ausführungsbeispiel der Erfindung ergibt sich aus der nachfolgenden detaillierten Beschreibung im Zusammenhang mit den Zeichnungen.

Fig. 1 zeigt das Schaltungsdiagramm einer Vorrichtung zur Bitspaltenauswahl gemäß der vorliegenden Erfindung.

Fig. 2 gibt eine grafische Darstellung der verschiedenen Takte für die Wahl der redundanten Bitspalte nach Fig. 1 wieder.

Gemäß Fig. 1 steht ein Wählkreis für eine redundante Bitspalte, in dem eine äußere Pfadeinheit PATH der Übermittlung von Daten während der Lese- und Schreibzyklen dient, in Verbindung mit einem Aktivierungskreis 17, der eine konstante Versorgungsspannung V_CC liefert.

Ein Paar von redundanten Zeilen-Eingangs/Ausgangseinheiten 4 und 4′, die mit dem PATH verbunden sind, sind symmetrisch jeweils mit einem redundanten Bitspaltenpaar 3 bzw. 3′ über MOS-Transistorenpaare MS1-MS4 bzw. MS1′-MS4′ gekoppelt. Jede Klemme der Bitspalte des redundanten Bitspaltenpaars ist an einen zugehörigen Leseverstärker angeschlossen, der eine (nicht dargestellte) Speicherzelle besitzt.

In gleicher Weise ist ein Paar von Normalzeilen-Eingangs/Ausgangseinheiten 5 und 5′ symmetrisch jeweils an normale Bitspaltenpaare 6 bzw. 6′ über MOS-Transistorenpaare MN1-MN4 bzw. MN1′-MN4′ gekoppelt. Jede Klemme der Bitspalte des normalen Bitspaltenpaars ist an einen zugehörigen Leseverstärker angeschlossen, der eine (nicht dargestellte) Speicherzelle besitzt. Sowohl die Eingangs/Ausgangseinheiten 4 und 4′ der redundanten Bitspalte, als auch die Eingangs/Ausgangseinheiten 5 und 5′ der normalen Bitspalte sind jeweils mit dem zugehörigen Zeilenschaltpaar 10 und 10′ bzw. mit dem Normalzeilen-Aktivierungspaar 20 und 20′ (pull-up pair) gekoppelt, wobei alle Paare aus MOS-Transistoren bestehen. Ein Dekoder 1 für redundante Bitspalten ist mit dem Zeilenschaltpaar und dem Normalzeilen-Aktivierungspaar gekoppelt. Das Zeilenschaltpaar 10 und 10′ sowie die Normal Zeilenpotential-Anhebeschaltung 20 und 20′ werden komplementär zueinander durch einen Taktpuls ⌀_D des Dekoder 1 für redundante Bitspalten gesteuert.

Ein mit dem Dekoder 1 für redundante Bitspalten verbundener Inverter I₁ veranlaßt ein Taktsignal ⌀_SCD, welches beim Wählen des redundanten Bitspaltenpaars zur Kopplung des redundanten Bitspaltenpaares 3 und 3′ mit dem PATH erzeugt wird, und zwar durch das Anlegen des Taktsignals ⌀_SCD an die MOS-Transistorpaare MS1-MS4 und MS1′-MS4′. Ein Taktsignal ⌀_NCD, das eine Ausgabe des Normalspaltendecoders 11 ist, wird an die Gates der MOS-Transistorenpaare MN1-MN4 und MN1′-MN4′ angelegt, so daß das normale Bitspaltenpaar 6 und 6′ und das PATH miteinander verbunden werden.

An den Dekoder 1 für redundante Bitspalten wird ein Spaltenadreßsignal COLADD, ein redundante-Spalten-Wähltaktsignal ⌀_SC und ein Taktsignal ⌀_Y geliefert, welches die Information bringt, daß die Bitabtastungsoperation (bit sensing) abgeschlossen ist. Durch die Anschaltung oder Trennung einer Sicherung wird bestimmt, ob der Logikpegel des redundante-Spalten-Wähltaktsignals ⌀_SC zu hoch oder zu niedrig ist.

Aufgrund des oben beschriebenen Schaltungsaufbaus sei nun die Wirkungsweise der Schaltung beschrieben.

Beim Betrieb der normalen Spalte erzeugt eine Ausgabe des Dekoder 1 für redundante Bitspalten, der sich auf hohem Pegel befindet, ein Taktsignal ⌀_D, das eine normale Eingangs/Ausgangseinheit öffnet, während sich das Taktsignal ⌀_SCD durch den Inverter I₁ auf kleinem Pegel befindet. Das Kleinpegel-Taktsignal ⌀_SCD wird an das Gate der MOS-Transistoren MS1-MS4, MS1′-MS4′ gelegt, um sie abgeschaltet zu halten. Infolgedessen wird das redundante Bitspaltenpaar 3 und 3′ vom redundanten Eingangs/Ausgangs-Zeilenpaar 4 und 4′ in den geöffneten Zustand getrennt.

Das Paar der Normalzeilen-Eingangs-Ausgangseinheit 5 und 5′ und das Paar der redundanten Zeilen-Eingangs/Ausgangseinheit 4 und 4′ werden miteinander durch das Zeilenschaltpaar 10 und 10′ verbunden. Das normale Bitspaltenpaar 6 und 6′ wird mit dem äußeren PATH durch das normale Spaltendecodier-Taktsignal ⌀_NCD hohen Pegels verbunden, das vom Normalspaltendecoder 11 erzeugt wird, so daß die Information einer Speicherzelle transferiert werden kann. In diesem Zeitpunkt liefert der Aktivierungskreis 17 die Versorgungsspannung V_CC an die Zeilen der PATH-Einheit, für Dauerbetrieb.

Zur Wahl der redundanten Bitspalte erscheint das Taktsignal ⌀_D mit kleinem und das Taktsignal ⌀_SCD mit großem Pegel, da das Taktsignal ⌀_SC in Übereinstimmung mit der Abtrennung der Sicherung zur redundanten Bitspalte erzeugt wird.

In diesem Moment macht das Hochpegel-Taktsignal ⌀_SCD, weil die PMOS-Transistoren der Normalzeilen-Aktivierungskreise 20 und 20′ durch Anlegen des Kleinpegel-Tatksignals ⌀_D leitend gemacht werden, durch den Inverter I₁ das MOS-Transistorenpaar MS1-MS4 und MS1′-MS4′ leitend, nachdem das Normalzeilen-Eingangs/Ausgangspaar 5 und 5′ aktiviert wurde, so daß das redundante Bitspaltenpaar 3 und 3′ mit der äußeren PATH-Einheit verbunden wird.

Das die Wahl der redundanten Bitspalte anzeigende Taktsignal ⌀_SC steuert nicht den Spaltendecoder 11, während das vom Normalspaltendecoder 11 erzeugte Taktsignal ⌀_NCD durch das Spaltenadreßsignal gesteuert wird. Bei hohem Pegel werden das Paar der redundanten Zeilen-Eingangs/Ausgangseinheit 4 und 4′ und das Paar der Normalzeilen-Eingangs/Ausgangseinheit 5 und 5′ voneinander getrennt, womit die äußere PATH-Einheit nicht länger mit ihnen verbunden ist, so daß die Eingangs/Ausgangs-Zeileneinheit mit Bezug auf die normalen Bitspalten den nächsten Zyklus abwartet, wobei der Status durch die Normalzeilen-Aktivierungskreise 20 und 20′ eingestellt wird. Da das Taktsignal ⌀_SCD stets nach der Trennung des Paares der redundanten Zeilen-Eingangs/Ausgangseinheit 4 und 4′ vom Paar der Normalzeilen-Eingangs/Ausgangseinheit 5 und 5′ erzeugt wird, kann die zur Verbindung des redundanten Bitspaltenpaars 3 und 3′ mit dem Normal-Bitspaltenpaar 6 und 6′ benötigte Zeit logisch ausgeschaltet, und die zur Wahl der redundanten Bitspalte durch den Dekoder 1 für redundante Bitspalten benötigte Zeit ohne Beziehung zu der für die Wahl der Normalspalte benötigten Zeit definiert werden.

Die Fig. 2 gibt eine grafische Darstellung der verschiedenen Takte für die Wahl der redundanten Bitspalte nach Fig. 1 wieder. Das Taktsignal stellt ein Reihenadreß-Strobesignal und ein Spaltenadreß-Strobesignal dar, und bei jedem kleinen Pegel jedes der Signale werden zutreffende Reihen- oder Spaltenadreßsignale an Adressenleitungen geliefert. Nach Ablauf einer vorbestimmten Zeit, die bei einer verschiedenen Logik am -Signal verschieden ist, ist die Abtastung (bzw. das Lesen) der Bitspalten beendet und es wird ein Taktsignal ⌀_Y erzeugt, welches die Anschaltung an die Eingangs/Ausgangszeilen anzeigt. In Übereinstimmung mit dem Signal ⌀_Y wird das Signal ⌀_NCD des Ausgangssignals des Normalspaltendecoders 11 zur Verbindung der PATH-Einheit mit den Normal-Eingangs/Ausgangs-Zeileneinheiten bei der Wahl der Normalbitspalte erzeugt, während bei der Wahl der redundanten Bitspalte das Taktsignal ⌀_SC aus dem Spaltenadreßsignal zur Anzeige der Wahl der redundanten Bitspalte erzeugt wird. Die Wahl der Normalspalte oder der redundanten Bitspalte wird entsprechend dem Ein- oder Aus-Status der Sicherung definiert. Bei der Wahl der redundanten Bitspalte wird das Taktsignal ⌀_NCD aus dem Spaltensignal der Spaltenadresse erzeugt, während die für die Wahl der redundanten Bitspalte sowie für die Wahl der Normalspalte jeweils benötigte Zeit ohne Bezug aufeinander definiert werden können. Deshalb kann der bei der Wahl der Spalte auftretende Zeitverzug aus der Betrachtung ausscheiden.

Bei der Wahl der redundanten Bitspalte muß aber als erstes das Taktsignal ⌀_D erzeugt werden, welches die Normalzeilen-Eingangs/Ausgangseinheiten leitend macht, während im ausgeschalteten Zustand der Normalbitspalte das Taktsignal ⌀_SCD des Dekoders für redundante Bitspalten zur Verbindung der redundanten Bitspalten mit der PATH-Einheit erzeugt wird.

Wie oben beschrieben, sind in der erfindungsgemäßen Schaltung die redundante Eingangs/Ausgangseinheiten, die mit den redundanten Bitspaltenpaaren verbunden sind, von den Normal-Eingangs/Ausgangseinheiten, die mit den Normalbitspaltenpaaren verbunden sind, getrennt angeordnet, und jede Bitspalte wird mit Hilfe der entsprechenden Zeilenschalteinheit gewählt, die durch den Dekoder für redundante Bitspalten gesteuert wird.

Claims (4)

1. Vorrichtung zur Bitspaltenauswahl in einem Halbleiterspeicher, bei dem zumindest eine Normal-Bitspalte und zumindest eine redundante Bitspalte sowie zumindest ein Normalspaltendecoder und zumindest ein Decoder für die redundante Bitspalte vorgesehen sind, dadurch gekennzeichnet, daß die Vorrichtung umfaßt:.

• - eine Normal-Eingangs/Ausgangs-Zeileneinheit (5, 5′), die mit der Normal-Bitspalte (6, 6′) verbunden ist;
• - wenigstens eine redundante Eingangs/Ausgangs-Zeileneinheit (4, 4′), die mit der zumindest einen redundanten Bitspalte (3, 3′) verbunden ist;
• - wenigstens eine Zeilenschalter-Einheit (10, 10′), welche zwischen der Normal-Eingangs/Ausgangs-Zeileneinheit (5, 5′) und der zumindest einen redundanten Eingangs/Ausgangs-Zeileneinheit (4, 4′) vorgesehen ist, um auf ein erstes Taktsignal (⌀_D) von dem Decoder (1) für die redundante Bitspalte hin die Normal-Eingangs/Ausgangs-Zeileneinheit (5, 5′) mit der redundanten Eingangs/Ausgangs-Zeileneinheit (4, 4′) zu verbinden bzw. von dieser zu trennen, wenn die normalen bzw. redundanten Bitspalten gewählt werden;
• - wenigstens eine Zeilen-Potentialanhebeschaltung (20, 20′), welche zwischen der Zeilenschalter-Einheit (10, 10′) und der Normal-Eingangs/Ausgangs-Zeileneinheit (5, 5′) angeschlossen ist, um für die Normalbitspalte einen nächsten Schreib/Lese-Zyklus durch Aktivieren der Potentialanhebeschaltung (20, 20′) auf das erste Taktsgignal hin vorzubereiten, nachdem die Zeilenschalter-Einheit (10, 10′) die Zeileneinheiten voneinander getrennt hat; und
• - eine Einrichtung (I₁) mit endlicher Signallaufzeit, die aus dem ersten Taktsignal (⌀_D) ein zweites Taktsignal (⌀_SCD) erzeugt, das den Zugriff auf die redundante Bitspalte steuert und nach dem ersten Taktsignal auftritt.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Einrichtung (I₁) mit endlicher Signallaufzeit ein Inverter ist.

3. Vorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß durch die Aktivierung der Zeilen-Potentialanhebeschaltung (20, 20′) die mit der Normal-Bitspalte (6, 6′) verbundene Normal-Eingangs/Ausgangs-Zeileneinheit (5, 5′) ein gehobenes Potential erhält, um den nächsten Schreib/Lese-Zyklus vorzubereiten.

4. Vorrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Zeilen-Potentialanhebeschaltung (20, 20′) eine Vielzahl von MOS-Transistoren einschließt.