DE2335785B2 - Schaltungsanordnung zum Prüfen einer Matrixverdrahtung - Google Patents
Schaltungsanordnung zum Prüfen einer MatrixverdrahtungInfo
- Publication number
- DE2335785B2 DE2335785B2 DE2335785A DE2335785A DE2335785B2 DE 2335785 B2 DE2335785 B2 DE 2335785B2 DE 2335785 A DE2335785 A DE 2335785A DE 2335785 A DE2335785 A DE 2335785A DE 2335785 B2 DE2335785 B2 DE 2335785B2
- Authority
- DE
- Germany
- Prior art keywords
- test
- connection
- signal
- rail
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
- G01R31/66—Testing of connections, e.g. of plugs or non-disconnectable joints
- G01R31/67—Testing the correctness of wire connections in electric apparatus or circuits
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
Die Erfindung betrifft eine Schaltungsanordnung zum Prüfen einer Matrixverdrahtung nach dem Oberbegriff
des Patentanspruches 1.
Die Erfindung ist insbesondere für ein sogenanntes »Rückwandprüfgerät« geeignet, um festzustellen, ob
eine Vielzahl von Anschlußpunkten in einem gewünschten Netzwerkmuster miteinander verbunden ist und ob
irgendwelche unerwünschten Verbindungen vorhanden sind.
Eine Schaltungsanordnung der eingangs genannten Art ist bekannt (DE-OS 16 16 386). Bei dieser Schaltungsanordnung
werden zunächst zwei ausgewählte Anschlußpunkte mit einer ersten bzw. zweiten Schiene
verbunden. Diese Anschlußpunkte werden der Reihe nach durch die anderen Anschlußpunkte ersetzt, wobei
jedesmal auf Unterbrechungsfreiheit geprüft wird, was aber aufwendig und zeitraubend ist.
Da elektronische Schaltungen immer ausgefeilter und komplizierter werden, ist es immer schwieriger
festzustellen, ob die Verdrahtung korrekt aufgebaut ist, und Fehler zu lokalisieren, falls einmal das Vorhandensein
eines Fehlers festgestellt wurde. In einigen Digitalrechnersystemen z. B. ist eine große Zahl von
Schaltplatten oder -karten vorhanden, wobei jede in der Größenordnung von 100 Anschlußpunkten liegt, die
nebeneinander in einen Gestellrahmen eingesteckt werden, der eine entsprechende Vielzahl von Kantensteckerfassungen
aufweist. Die Verbindungen zwischen den Platten werden durch eine Verdrahtung hergestellt,
die die Steckerfassungsanschlüsse z. B. durch Lot- oder »wire-wrap«-Verbindungen zusammenschaltet.
Da das Verbindungsmuster in einer solchen Schaltung in der Regel kompliziert ist und das die Zahl von
Anschlußpunkten in jedem Netzwerk ferner veränderlich sein kann, ist die Möglichkeit eines Verdrahtungsfehlers relativ hoch. Ein derartiger Fehler kann z. B. in
einer fehlenden gewünschten Verbindung bestehen. Um sicherzugehen, daß eine derartige Schaltung einwandfrei
verdrahtet ist, muß deshalb festgestellt werden, ob alle gewünschten Verbindungen existieren und ob keine
unerwünschten Verbindungen vorhanden sind. Eine
solche Operation von Hand durchzuführen, erforden einen enormen Zeitaufwand, wobei noch die Möglichkeit
von Fehlern beim Prüfprozeß selbst hinzukommt.
Da der Prüfprozeß selbst von Natur aus iterativ ist und die erschöpfende Bewertung einer großen Zahl von
Verbindungskombinationen oder -permutationen erfordert, ist bereits erwogen worden, diesen Prüfprozeß
rechnergesteuert durchzuführen. Wenn jedoch die Zahl der Anschlußpunkte in einer gegebenen Schaltung
zunimmt, wird die erforderliche Zeit sogar füi die Rechnerprüfung bemerkenswert hoch. Damit der
Rechner v* i'lkürlich ausgewählte Paare aus der Vielzahl
von beteiligten Anschlußpunkten prüft, müssen weiterhin Verbindungen zwischen jeweils allen Anschlußpaaren
in der zu prüfenden Matrix hergestellt werden. Eine große Zahl von Verbindungen, die zurück zum Rechner
führen, bedingt eine lange Zeitdauer für das Prüfen. Weiterhin nimmt die statistische Möglichkeit eines
Leiterbruchs oder von fehlerhaften Verbindungen merklich zu.
Es ist daher Aufgabe der Erfindung, eine Schaltungsanordnung zum Prüfen einer Matrixverdrahtung der
eingangs genannten Art anzugeben, die bei einer verhältnismäßig kleinen Anzahl von Verbindungen fin
schnelles und zuverlässiges Prüfen ermöglicht.
Die Lösung dieser Aufgabe ist erfindungsgemäö durch die Merkmale des kennzeichnenden Teils des
Patentanspruches 1 gegeben.
Die Erfindung ermöglicht eine Schaltungsanordnung der eingangs genannten Art, mit der auch eine
verhältnismäßig kleine Anzahl von Verbindungen schnell und zuverlässig geprüft werden kann.
Durch die Erfindung wird also eine Schaltungsanordnung zum Prüfen von insbesondere Rückwandverdrahtungen
angegeben, um festzustellen, ob alle gewünschten Verbindungen existieren und ob irgendwelche
unerwünschten Verbindungen vorhanden sind. Solche Rückwandverdrahtungen enthalten eine Vielzahl von
Anschlußpunkten, die in willkürlicher Weise miteinander verbunden werden können, um so mehrere
Netzwerke aus zusammengeschalteten Anschlußpunkten zu bilden. Die Schaltungsanordnung verwendet eine
Prüfschalteinrichtung für jeden Anschlußpunkt. Bei Adressierung wird jeder Anschlußpunkt zunächst mit
einer ersten Schiene verbunden und nach Beendigung des Adressiervorganges mit einer zweiten Schiene,
wobei diese zweite Verbindung unter der Kontrolle der Speichereinheit verbleibt, die jeder Prüfschalteinrichtung
zugeordnet ist. Vor der Adressierung ist jeder Anschlußpunkt tatsächlich von der Prüfschalteinrichtung
getrennt, und sein Potential kann »schwimmen« bzw. erdfrei sein. Da die aufeinanderfolgenden Anschlußpunkte
in einem gegebenen Netzwerk adressiert sind, prüft die Schaltungsanordnung die Unterbrechungsfreiheit
zwischen der ersten und der zweiten Schiene, um festzustellen, ob die gewünschten Verbindungen
existieren. Nachdem alle Anschlußpunkte, die sich in dem ausgewählten Netzwerk befinden sollten, in
eine gespeicherte Verbindung mit der zweiten Schiene gebracht sind, werden alle verbleibenden Punkte
gemeinsam in eine Verbindung mit der ersten Schiene geschaltet. Eine Trennungsprüfung zu diesem Zeitpunkt
stellt fest, ob irgendwelche unerwünschten, das ausgewählte Netzwerk beeinflussende Verbindungen vorhanden
sind.
Die Erfindung wird nachfolgend an Hand der Zeichnung beispielsweise näher erläutert. Es zeigt
F i g. 1 ein Schaltbild der erfindungsgemäßen Schaltungsanordnung mit einer Gruppe von acht Anschlußpunkten
und den zugehörigen Decodierern,
Fi g. 2 eine Funktionstabelle für eine Decodiermatrix
der Schaltungsanordnung von F i g. 1, und
F i g. 3 eine sequentielle Funktionstabelle für eine in der Schaltungsanordnung von F i g. 1 verwendete Prüfschalteinrichtung,
F i g. 3 eine sequentielle Funktionstabelle für eine in der Schaltungsanordnung von F i g. 1 verwendete Prüfschalteinrichtung,
Fig.4 ein Schaltbild mit der Zusammenschaltung
einer Gruppe von Schaltungsanordnungen nach F i g. 1,
ίο zusammen mit weiteren Adressier- und Durchschalt-Schaltkreisen,
die ein Feld bilden, das auf einer einzelnen Prüfschaltplatte in einem bevorzugten Ausführungsbeispiel
der Erfindung benutzt wird,
F i g. 5 eine perspektivische Ansicht zur Verdeutlichung der gegenständlichen Anordnung und Zusammenschaltung mehrerer Prüfschaltplatten des in F i g. 4 gezeigten Typs, zusammen mit einer zu prüfenden Rückwandanordnung, und
Fig.6 ein Blockschaltbild der Steuerschaltung zur Adressierung und zum Ansprechen auf die durch die Prüfschaltplatten erzeugten Prüfoperationen.
F i g. 5 eine perspektivische Ansicht zur Verdeutlichung der gegenständlichen Anordnung und Zusammenschaltung mehrerer Prüfschaltplatten des in F i g. 4 gezeigten Typs, zusammen mit einer zu prüfenden Rückwandanordnung, und
Fig.6 ein Blockschaltbild der Steuerschaltung zur Adressierung und zum Ansprechen auf die durch die Prüfschaltplatten erzeugten Prüfoperationen.
Es folgt nun eine Beschreibung eines bevorzugten Ausführungsbeispiels. Die bevorzugte Ausführung einer
Schaltungsanordnung nach der Erfindung benutzt integrierte komplementär-symmetrische Metall-Oxid-Halbleiter-Schaltkreise.
Solche integrierten Schaltungen werden gewöhnlich als COS/MOS- oder C-MOS-Schaltungen
bezeichnet. Wie nachstehend genauer erklärt wird, passen die Eigenschaften solcher Schaltungen
genau zu den Entwurfseigenschaften, die im dargestellten Ausführungsbeispiel gebraucht werden.
Allgemein kann festgestellt werden, daß konventionelle Logikfamilien von Schaltungen zum größten Teil
aus einzelnen Logikgattern aufgebaut sind, von denen jedes sowohl P- als auch N-Kanal-Feldeffekttransistoren
enthält, die durch Anwendung des MOS-Herstellungsprozesses gefertigt werden. Die Verwendung des
Komplementär-Symmetrie-Entwurfs erlaubt, daß die einzelnen Gatter in beiden binären logischen Zuständen
im wesentlichen stromlos arbeiten. Weiterhin resultiert die MOS-Technologie in einem Aufbau mit isoliertem
Tor, was sicherstellt, daß in beiden binären Zuständen praktisch kein Steuerstrom für ein Gatter erforderlich
ist. Es gibt breite Fertigungsprogramme von Standard-C-MOS-Logikschaltkreisen,
die von einzelnen Gattern bis zur sogenannten Mittelschaltkreisintegration (MSI)
und zur Großschaltkreisintegration (LSI) reichen, und kundendefinierte Logikschaltkreise, die durch Baueinheiten
aus konventionellen Logikelementen aufgebaut sind.
Bekanntlich müssen die Ausgangstransistoren in einer typischen integrierten C/MOS-Schaltung eine wesentlich
größere Fläche auf dem Chip einnehmen als jene Transistoren, aus denen die inneren logischen Gatter
bestehen. Der Grund dafür ist, daß die Ausgangstransistoren mehrere Eingangsschaltungen oder eine wesentliche
Leiterlänge betreiben sollen, was z. B. eine große Ausgangsbelastbarkeit bedeutet, oder daß sie andererseits
einen merklichen Strom in eine Last liefern müssen.
Demgemäß wird das Schalten von Strom am Ausgang üblicherweise getrennt oder entkoppelt von den
internen Logikschaltungen behandelt. Weiterhin spielen in der Ausgangsschaltung der Erfindung weitere
Überlegungen eine Rolle, die die lineare Aussteuerbarkeit und die notwendigen logischen Funktionen
betreffen. Die Ausgangstransistoren in F i g. 1 sind deshalb individuell gekennzeichnet, obwohl die Steuerschaltungen
für diese Ausgangstransistoren in der
konventionellen Symbolik für NAND/NOR-Logik definiert sind.
Die in F i g. 1 gezeigte Schaltung wird angeschlossen, um den Zustand einer Gruppe von acht Anschlußpunkten
zu prüfen; die Schaltung wird vorzugsweise auf einen einzigen Halbleiterchip aufgebaut. Wie weiter
unten verdeutlicht wird, ist die Zahl der erforderlichen Anschlüsse für diese spezielle Logikschaltung für eine
industrielle Standard-Verpackung geeignet, z. B. für ein »Dual-in-line«-Gehäuse mit 16 Anschlüssen. Oben
wurde festgestellt, daß die gesamte Matrix der zu prüfenden Anschlußpunkte in der Größenordnung
100 000 Punkte umfassen kann, wodurch ein gesamtes Prüfsystem gemäß vorliegender Erfindung eine große
Zahl kundendefinierter integrierter Schaltkreise nach F i g. 1 umfaßt. Für jeden der acht durch die Schaltung
von Fig. 1 behandelten Anschlußpunkte ist je eine entsprechende Prüfschalteinrichtung 10—17 vorgesehen.
Die Prüfschalteinrichtungen 10 bis 17 sind identisch und nur die erste Prüfschalteinrichtung 10 ist im Detail
dargestellt.
Zwei der äußeren Leitungen an die Schaltung von Fig. 1 sind die Erdleitung oder -schiene 20 und eine
positive Stromversorgungsschiene 21. Mit diesen Versorgungspotentialen ist jede der Einrichtungen
10—17 versehen, wobei die Versorgungsklemmen an den Ausgangsschaltungen in üblicher Weise mit den
Bezeichnungen Vdd und Vss gekennzeichnet sind. Vdd kennzeichnet die positive Stromversorgung, Vss die
Erdstromversorgung. Wie nachstehend genauer beschrieben wird, steuert jede Einrichtung 10—17 den
Zustand eines zugehörigen Anschlußpunktes in der zu prüfenden Matrix, wobei diese Verbindungen durch
entsprechende Schaltungsausgangsleitungen 30—37 hergestellt werden. Vj
Jede Einrichtung 10—17 enthält vier FET-Ausgangstransistoren,
einen P-Kanai-Transistor 25 und drei N-Kanal-Transistoren 27, 28 und 29. Wie nachstehend
genauer erklärt wird, kann diese Ausgangsanordnung als 3-Zustands-Schaltung arbeiten; sie bewirkt, daß die
entsprechende Ausgangsleitung 30—37 entweder mit einer der Stromversorgungsschienen verbunden oder
von dieser getrennt wird. Die Verbindungen der einzelnen Transistoren sind wie folgt: Der P-Kanal-Transistor
25 wird zwischen der positiven Stromversorgungsschiene 21 und der entsprechenden Ausgangsleitung
30 angeschlossen, während der N-Kanal-Transistor 27 zwischen der negativen Stromversorgungsschiene 20
und der Ausgangsleitung liegt. Dem Leitweg durch den Transistor 27 ist ein anderer Weg parallel geschaltet, ν
der aus den beiden in Serie geschalteten Transistoren 28 und 29 besteht. Mit andern Worten: Die Ausgangsleitung
30 kann an die Erdstromversorgungsschiene entweder über den Transistor 27 oder über die
Serienschaltung aus den Transistoren 28 und 29 ">r>
angeschlossen werden. Wie nachstehend näher erklärt wird, wird der zuletzt genannte Serienweg benutzt, um
das Vorhandensein von unerwünschten Verbindungen zu prüfen.
Jede Einrichtung 10—17 enthält ferner eine Flipflop- fco
oder Speichereinheit 39, die aus einem Paar über Kreuz geschalteter NOR-Gatter 40 und 41 besteht. Die
Ausgangssignale von Flipflop 39 sind wie üblich mit Q und Q bezeichnet. An einem der Eingänge der Schaltung
von Fig. 1 liegt ein Rücksetzsignal (Löschsignal), das >
>r> allen Einrichtungen 10—17 über eine Schaltungseingangsleitung
43 gemeinsam zugeführt wird. Dieses Signal ist mit R bezeichnet und wird an das Flipflop 39
so angelegt, daß dieses einen Löschzustand einnimmt, bei dem das Ausgangssignal Q auf niedrigem Potential
ist.
Drei der Eingänge (Ai- A 3) der Schaltung von
F i g. 1 dienen für codierte Adressiersignale, während ein vierter Eingang für die Zuführung eines Chip-Durchschaltsignals
CEdient. Das Chip-Durchschaltsignal und
die Adressiersignale werden an einen im wesentlichen konventionellen Decodierer 50 angelegt. Die Adressiersignale
Ai-/4 3 werden in üblicher l-aus-8-Technik
decodiert, um ein entsprechendes Auswahlsignal für jede der Prüfschalteinrichtungen 10—17 zu erzeugen,
wobei die entsprechenden Prüfsignale mit So-Si
bezeichnet sind. Eine einzelne Prüfschalteinrichtung 10—17 kann als durchgeschaltet oder adressiert
betrachtet werden, wenn das entsprechende Auswahlsignal auf hohem logischem Potential liegt. Die
Erzeugung eines hohen oder bejahenden Auswahlsignals für jede Einrichtung ist ebenfalls von der
Anwesenheit eines hohen logischen Potentials am Chip-Durchschalteingang abhängig. Die Funktionstabelle
für diesen Decodierer ist in F i g. 2 wiedergegeben, in der L einen niedrigen Ein- oder Ausgangszustand, H
einen hohen Ein- oder Ausgangszustand und X einen indifferenten Zustand kennzeichnet.
Innerhalb jeder Einrichtung 10—17 wird das entsprechende
Auswahlsignal direkt an das Tor des N-Kanal-Transistors 27 und auch an den Setzeingang des
F.ipflops 39 gelegt. Das entsprechende Auswahlsignal wird ferner über einen Inverter 53 an ein NAND-Gatter
55 gelegt, wo es mit dem Ausgangssignal Q vom Flipflop 39 verknüpft wird. Das Ausgangssignal des NAN D-Gatters
55 wird an das Tor des P-Kanal-Transistors 25 angelegt. Da der Transistor 25 vom P-Kanal-Typ ist,
wird sein Kanal durch die Anwendung eines niedrigen Signals leitend gemacht, im Gegensatz zu den
N-Kanal-Transistoren 27—29, die durch ein hohes Signal leitend gemacht werden.
Die Leitung durch den N-Kanal-Transistor 28 wird
vom Ausgangssignal Q des Flipflops 39 gesteuert, während die Leitung durch den N-Kanal-Transistor 29
durch ein Torsignal G gesteuert wird. G stellt einen der Eingänge des Systems von F i g. 1 dar und wird
gemeinsam an alle Prüfschalteinrichtungen 10—17 angelegt. Da das Torsignal G direkt an die Torklemme
jedes Transistors 29 angeschaltet wird, ohne Zwischenschaltung von logischen digitalen oder schaltbaren
Verbindungsgattern, ist ersichtlich, daß die Leitung des Transistors 29 stetig oder linear gesteuert werden kann,
im Unterschied zur abrupten sprungförmigen Übergangscharakteristik
der digitalen Steuersignale.
In Übereinstimmung mit dem Vorhergehenden ist die interne Arbeitsweise jeder der Einrichtungen 10—17
wie folgt, wobei Bezug auf die sequentielle Funktionstabelle von F i g. 3 genommen wird. Wenn das Löschsignal
in den hohen Zustand geht, wird das Flipflop 39 gelöscht, so daß sein Ausgangssignal Qm den niedrigen
und das Ausgangssignal Q in den hohen Zustand geht Unter der Annahme, daß das entsprechende Auswahlsignal
nicht im hohen Zustand ist, ist der N-Kanal-Transistor 27 ausgeschaltet und der P-Kanal-Transistor 25
wird durch den niedrigen Zustand des Signals Q am Einschalten gehindert. Während der N-Kanal-Transistor
28 durch das Signal Q eingeschaltet wird, kann keine wirkliche Leitung über diesen Weg entstehen,
solange der N-Kanal-Transistor 29 nicht eingeschaltet ist. Da die Ausgangsleitung 30 somit weder auf die
Erdschiene noch auf die positive Stromvcrsorgungs-
schiene geschaltet ist, ist sie tatsächlich isoliert oder in einem frei schwimmenden Potential zwischen den
beiden Stromversorgungspegeln. Dieser Zustand ist in der Funktionstabelle von F i g. 3 durch die Bezeichnung
»Aus« gekennzeichnet.
Wenn der Speicher 39 gelöscht ist, stellt das Anlegen des Torsignals einen leitenden Weg her, indem der
Transistor 29 eingeschaltet wird und somit die Ausgangsleitung 30 auf Erdpotential gelegt wird, wie im
zweiten Schritt der sequentiellen Funktionstabelle von F i g. 3 gezeigt wird. Wie die Schritte 3 und 4 der
Funktionstabelle zeigen, kann das Torsignal G den Zustand der Ausgangsleitung 30 zwischen seinem
isolierten und seinem niedrigen Zustand steuern, sogar nachdem das Löschsignal beendet ist, solange das
Flipflop 39 in seinem Löschzustand verbleibt.
Wenn das entsprechende Auswahlsignal als Antwort auf die geeignete Verknüpfung der Adressier- und
Durchschaltsignale an eine gegebene Prüfschalteinrichtung 10—17 gelegt wird, wird ihr Flipflop 39 in den
Setzzustand gebracht und der entsprechende N-Kanal-Transistor 27 durch das Auswahlsignal direkt eingeschaltet.
Während der_ N-Kanal-Transistor 28 direkt vom Ausgangssignal Q des Flipflops 39 ausgeschaltet
wird, wird verhindert, daß das Ausgangssignal Q des Flipflops sofort den P-Kanal-Transistor 25 einschaltet,
indem das invertierte Auswahlsignal als eines der Eingangssignale des NAND-Gatters 55 dient. Somit
wird während der tatsächlichen Anwendung des entsprechenden Auswahlsignals die entsprechende
Ausgangsleitung 30 mit der Erdschiene über den Transistor 27 verbunden und nicht mit der positiven
Schiene über den P-Kanal-Transistor 25. Dieser Zustand ist in der vierten Zeile der Funktionstabelle von F i g. 3
dargestellt. Nach Beendigung des Auswahlsignals kehrt sich die Situation um. Durch die Rückkehr des
Auswahlsignals in den niedrigen Pegel wird der Transistor 27 abgeschaltet, während das resultierende
Hochpegelsignal des Inverters 53 das Ausgangssägnal Q des Flipflops 39 durchschaltet und nach Durchlaufen des
NAND-Gatters 55 den P-Kanal-Transistor 25 einschaltet. Dies ist im Schritt 6 der sequentiellen Funktionstabelle
von F i g. 3 dargestellt. Wenn die Lösch- und Auswahlsignale beide gleichzeitig angelegt werden, ein
Zustand, der normalerweise nicht vorkommt, wird die Ausgangsleitung 30 auf ihren niedrigen Zustand
gezogen, unabhängig vom Zustand des Torsignals.
Wie bereits oben festgestellt wurde, kann eine Rückwand- oder Matrixanordnung aus zu prüfenden
Anschlußpunkten leicht die Größenordnung von 100 000 Anschlußpunkten umfassen. Dementsprechend
hat die erfindungsgemäße Schaltungsanordnung eine große Zahl von Schaltungen nach F i g. 1, zusammen mit
weiteren Adressier- und Auswahlschaltungen, damit diese Schaltungen individuell durchgeschaltet werden
können. Während eine besondere Schaltungsanordnung zur Adressierung und Steuerung eines derartigen Feldes
von Prüfschalteinrichtungen in einer Parallelanmeldung derselben Anmelderin (P 23 35 824.9-35) mit gleichem
Anmelde- und Prioritätstag beschrieben ist, sollte ersichtlich sein, daß andere derartige Systeme direkt
abgeleitet werden könnten, um diese Prüfschalteinrichtungen vorteilhaft einzusetzen. Es ist deshalb an dieser
Stelle zweckmäßig, zu beschreiben, wie die interne Arbeitsweise dieser einzelnen Prüfschalteinrichtung die
verallgemeinerte Prüfung von Netzwerkmatrizen stark erleichtert.
Ebenfalls wurde bereits erwähnt, daß der Senkenstrom der in dem dargestellten Ausführungsbeispiel
benutzten Logikgatter bei Verwendung des C/MOS-Aufbaus so gering ist, daß eine zwischen der positiven
und der Erdstromversorgungsschiene hergestellte Verbindung bzw. die Unterbrechungsfreiheit durch die
Ausgangstransistoren der Schaltung leicht erkennbar ist durch Betrachtung des erhöhten Senkenstroms in der
Stromversorgung, unabhängig vom Zustand der verschiedenen internen Gatter und Speicher. Demgemäß
ίο kann die Existenz eines Netzwerkes aus Drahtverbindungen
zwischen einer Vielzahl von Anschlußpunkten durch aufeinanderfolgende Adressierung der Prüfschalteinrichtungen,
die zu diesen Anschlußpunkten in der Folge gehören, bestimmt oder geprüft werden, und
durch Messen, ob eine derartige Ausgangsschaltungsverbindung zwischen den Versorgungsschienen vorhanden
ist, wenn der sequentielle Prüfvorgang fortschreitet. Falls das Netzwerk vorhanden ist, wird eine derartige
angeschlossene Ausgangsschaltung gemessen, da jeder auf den ersten folgenden Anschlußpunkt adressiert ist.
Dies geschieht wie folgt: Während des Zeitraumes, in dem jede Prüfschalteinrichtung adressiert wird, wird der
entsprechende Anschlußpunkt mit der Erdstromversorgungsschiene über den entsprechenden N-Kanal-Transistor
27 verbunden. Da das Auswahlsignal auch das Setzen des entsprechenden Flipflops 39 verursacht,
bewirkt die folgende Beendigung des Auswahlsignals, daß der Anschlußpunkt dann über den P-Kanal-Transistor
25 mit der positiven Stromversorgungsschiene verbunden wird.
Wenn der erste Anschlußpunkt eines gegebenen Netzwerkes adressiert ist, wird keine Verbindung der
Ausgangsschaltung zwischen den Stromversorgungsschienen hergestellt, da sich alle anderen Anschlußpunk-
te in der Matrix in ihrem Anfangs- oder isolierten Zustand befinden. Wenn jedoch der zweite und die
folgenden Anschlußpunkte, die das gewünschte Netzwerk bilden, adressiert werden, wird eine derartige
Verbindung vorhanden sein, falls das tatsächliche
-to Netzwerk mit dem gewünschten Netzwerk übereinstimmt.
Der Verbindungsweg führt, von der Erdschiene ausgehend, durch den nun adressierten Transistor 27 der
Prüfschalteinrichtung zum entsprechenden Anschlußpunkt in der Matrix, durch das gerade geprüfte
Netzwerk zu den vorher adressierten Anschlußpunkten und durch die P-Kanal-Transistoren 25 in den vorher
adressierten Prüfschalteinrichtungen zur positiven Stromversorgungsschiene. Wie oben festgestellt wurde,
werden die P-Kanal-Transistoren in den vorher adressierten Prüfschalteinrichtungen durch die entsprechenden
Flipflop- oder Speicherschaltungen, die als jedem Anschlußpunkt zugeordnete Speicherelemente
wirken, im leitenden Zustand gehalten.
Während des Prüfvorganges an einem einzelnen Netzwerk wird jeder Anschlußpunkt des Netzwerkes
der Reihe nach in eine gespeicherte Verbindung mit der positiven Schiene gebracht. Nachdem der letzte
Anschlußpunkt adressiert wurde, befinden sich demnach alle zum Netzwerk gehörenden Anschlußpunkte in
einer gespeicherten leitenden Verbindung mit der positiven Schiene. Um danach die Trennung des
ausgewählten Netzwerkes von allen anderen Anschlußpunkten der Matrix zu prüfen, d. h. um festzustellen, daß
keine falschen Verbindungen existieren, die dieses Netzwerk beeinflussen, wird nun das Torsignal G
angelegt, während der Versorgungsstrom angezeigt wird, um die Existenz einer Ausgangsschaltungsverbindung
zwischen den Versorgungsschienen festzustellen.
Die Wirkung des gemeinsam angelegten Torsignals besteht darin, alle verbleibenden Anschlußpunkte in der
Matrix gleichzeitig mit der Erdstromversorgungsschiene zu verbinden, indem die entsprechenden Transistoren
29 eingeschaltet werden. Da die interne Speicherschaltung 39 jeder Prüfschalteinrichtung 10—17 im
gesetzten Zustand so arbeitet, daß der Transistor 28 in Reihe mit dem Transistor 29 abschaltet, werden nur jene
Einrichtungen vom gemeinsamen Torsignal betätigt, die nicht vorher adressiert waren, um momentan einen
leitenden Weg zwischen der entsprechenden Ausgangsleitung und der Erdschiene herzustellen. Man kann
somit zeigen, daß der zu jeder Prüfschalteinrichtung gehörende interne Speicherschaltkreis oder das
Speicherelement diese Operation ebenfalls erleichtert. Wenn keine falschen, das gerade geprüfte Netzwerk
beeinflussende Verbindungen vorhanden sind, bewirkt das Anlegen des Torsignals keinen Anstieg im
Versorgungssenkenstrom, der als Zeichen für eine Verbindung der Ausgangsschaltung mit den Versorgungsschienen
dient. Mit anderen Worten: Das geprüfte Netzwerk kann als isoliert oder getrennt von den
anderen Anschlußpunkten der Matrix angesehen werden.
Wie bereits früher beschrieben wurde, erlaubt der direkte Zugriff zu den Toranschlüssen des Transistors
29 die Verwendung einer Sägezahnspannung, um diese Prüfung durchzuführen. Dies ist vorteilhaft, da während
der Trennungsprüfung eine große Zahl von Transistoren 29 plötzlich eingeschaltet wird. Während ein
einzelner Feldeffekt-Transistor, wie bereits erwähnt, eine Strombegrenzung eingebaut hat, könnte ein sich
durch die parallelgeschalteten Kanäle zahlreicher derartiger Transistoren erstreckender Leitweg die
Stromversorgung so stark belasten, daß ein steiler Abfall der Versorgungsspannung auftreten könnte, der
die in den verschiedenen Flipflops 39 gespeicherten Daten zerstören könnte. Durch Verwendung einer
Sägezahnspannung zum Ansteuern der Transistoren 29 kann ein erhöhter Senkenstrom, der eine Anzeige für
eine Ausgangsschaltungsverbindung darstellt, bei einem relativ geringen Strompegel gemessen werden, wonach
das angelegte gemeinsame Torsignal beendet werden kann, damit eine derartige Überlastung verhindert wird.
Wie bereits früher erwähnt wurde, können konventionelle Schaltplatten-Ausführungen mit Kantenanschlüssen
in die Größenordnung von 100 Anschlüssen kommen. Gemäß der Erfindung wird eine Anzahl von
integrierten Schaltkreisen der F i g. 1 auf einer Prüfschaltplatte mit einer Anzahl von Anschlüssen zusammengefaßt,
die der Anzahl von Anschlüssen auf den in dem geprüft werdenden System verwendeten Schaltplatten
entspricht. Der logische Schaltungsaufbau auf jeder dieser Prüfschaltplatten eines bevorzugten Ausführungsbeispiels
ist in F i g. 4 dargestellt. In F i g. 4 sind die einzelnen kundenspezifischen integrierten Schaltkreise
von Fig. 1 mit /Cl-/C13 bezeichnet. Die Erd-
und die positive Stromversorgungsschienen sind für jede Platte vorgesehen und auf der Platte direkt an die
integrierten Schaltkreise /Cl- IC 13 angeschlossen. Die oben genannten codierten Adressiersignale
Ai-A3 werden den Schaltplatten in invertierter Form
zur Verfügung gestellt und heißen dementsprechend Al — AU; sie werden parallel über NAND-Gatter
61—63 in die integrierten Schaltkreise /Cl-IC 13 eingekoppelt. Ferner wird ein Platten-Sperrsignal ß/als
zweiter Eingang jedem dieser Gatter zugeführt, so daß die Anwendung der Adressiersignale an die /Cabhängig
davon ist, ob sich das ß/-Signal in seinem hohen Zustand befindet.
Zusätzlich zu den oben erwähnten codierten Adressiersignalen werden jeder Prüfschaltplatte ferner drei
weitere codierte Adressiersignale A4—A 6 zugeführt.
Diese letzteren Adressiersignale werden über entsprechende NAND-Gatter 64—66 an ein Paar von
Decodiermatrizen 67 und 68 angelegt. Das Platten-Sperrsignal BI wird als zweites Eingangssignal jedem
der Gatter 64—66 zugeführt. Jede Decodiermatrix arbeitet so, daß eine l-aus-8-Decodierung der angelegten
codierten Adressiersignale durchgeführt wird, d. h. ähnlich wie die l-aus-8-Decodierung innerhalb eines
jeden kundenspezifischen integrierten Schaltkreises /Cl- IC 13. Die Erzeugung eines Ausgangssignals an
irgendeiner der acht Ausgangsleitungen für jede Matrix ist wiederum davon abhängig, ob ein entsprechendes
viertes Eingangssignal angelegt wird, wobei dieses Signal als Gruppen-Durchschaltsignal dient. Das Gruppen-Durchschaltsignal
für die Decodiermatrix 67 ist mit GEi bezeichnet, während das Gruppen-Durchschaltsignal
für die Matrix 68 mit GE 2 bezeichnet ist. Die entsprechenden Ausgangssignale, die von jeder der
Decodiermatrizen 67 und 68 erzeugt werden, werden je einem entsprechenden kundenspezifischen integrierten
Schaltkreis /Cl- IC 13 als dessen entsprechendes Chip-Durchschaltsignal CE zugeführt. In dem dargestellten
Ausführungsbeispiel ist die Prüfplatte für die Versorgung von 100 Anschlüssen ausgelegt, und nicht
für eine Anzahl von Anschlüssen, die gleich einer geraden binären Zahl ist. Die Decodiermatrizen 67 und
68 sind Standard-IC-Chips und erzeugen acht decodierte Ausgangssignale; somit werden drei der Ausgangssignale
der zweiten Decodiermatrix nicht verwendet. In ähnlicher Weise werden auch vier der Ausgangsleitungen
aus dem letzten kundenspezifischen integrierten Schaltkreis /C13 nicht verwendet.
Gemäß einem weiteren Merkmal der Erfindung sind die einzelnen Prüfschaltplatten von F i g. 4 so angeordnet,
daß mehrere derartige Platten in Form einer Kette zusammengeschaltet werden können. In F i g. 4 sind die
Stecker bzw. Buchsen mit 91 bzw. 93 bezeichnet; sie dienen dazu, Signale und Versorgungsspannungen in
jede Prüfplatte hinein und aus jeder Prüfplatte heraus zu bringen.
Wie in F i g. 5 dargestellt ist, sind einzelne Prüfplatten 95 so angepaßt, daß sie in entsprechende Fassungen 97
einer Rückwandanordnung 99 eingeschoben werden können, und zwar an Stelle der Schaltplatten, die diese
Fassungen bei der endgültigen Verwendung der gerade geprüften Rückwandanordnung belegen. Die Stecker 91
auf jeder Platte sind auf flexible Kabel 92 montiert und — mit Ausnahme der letzten Platte in der Folge — an
die Buchsen 93 auf der jeweils benachbarten Platte angekoppelt. Die Endstecker werden auf ein Prüfsteuersystem
94 über längere Kabel 96 und 98 zurückgeführt. Das Prüfsteuersystem, das die Signale zur Steuerung des
Betriebs der Prüfplatten erzeugt, und das auf gemessene Unterbrechungsfreiheit- und Trennungszustände anspricht,
wird in Zusammenhang mit Fig.6 näher beschrieben. Das Prüfsteuersystem arbeitet in Verbindung
mit einem programmgespeicherten Digitalrechner 100, der Prüfparameter und Anschlußadressen lädt
sowie Prüfergebnisse ausliest, d. h. Daten, die das Vorhandensein einer Netzwerk-Unterbrechungsfreiheit
und -Trennung darstellen.
Die Anschlüsse in jedem der Stecker 91 und 93 sind in F i g. 4 durch das daran anliegende Signal bzw. die
Spannung bezeichnet. Wie zu erkennen ist, sind die meisten der zusammengehörenden Ein- und Ausgangsanschlüsse
direkt zusammengeschaltet, so daß dieselben Signale tatsächlich allen Platten parallel zugeführt
werden. Die Hauptausnahme betrifft jene Anschlüsse, die das Schiebesignal führen und die sich auf das
Plattenauswahlsystem beziehen, welches in dem dargestellten Ausführungsbeispiel verwendet wird.
Um die Adressierung einer speziellen Prüfschaltplatte aus einer Reihe derartiger Platten durchzuführen,
benutzt das dargestellte Ausführungsbeispiel ein Serienadressierschema
mit einer Schieberegisteranordnung, in der aufeinanderfolgende Teile des Schieberegisters sich
auf aufeinanderfolgenden Platten in der Plattenreihe befinden. Im dargestellten Ausführungsbeispiel umfaßt
jede Platte zwei Gruppen der integrierten Schaltungen aus Fig. 1, die zu den entsprechenden Decodiermatrizen
67 und 68 gehören und somit enthält jede Schaltplatte zwei Stufen des Schieberegisters. Jede
Stufe enthält ein Flipflop 71 bzw. 73 vom D-Typ. Ein Schiebesignal 5 steuert die Taktierung der D-Flipflops
und wird allen Schieberegister-Flipflops auf allen Platten gemeinsam zugeführt. Jedes D-Flipflop hat
einen Dateneingang D und_komplementäre Ausgänge,
die wie üblich mit Q und Q bezeichnet sind. Wenn drs Schiebesignal S an den Takteingang jedes Flipflops
angelegt wird, nimmt sein Ausgangsanschluß Q im Augenblick des positiven Übergangs des Schiebesignals
den Zustand des entsprechenden Eingangssignals an. Das Löschsignal R wird ebenfalls gemeinsam allen
D-Flipflops 71—73 zugeführt, so daß diese Schaltungen auch in einen Anfangszustand versetzt werden, in dem
das Ausgangssignal Q zur gleichen Zeit niedrig wird, zu der die Speicher der Prüfschalteinrichtungen gelöscht
werden.
Das Ausgangssignal Q jedes D-Flipflops 71 und 73 wird mit einem gemeinsamen Durchschaltsignal EN in
entsprechenden NAND-Gattern 75 und 77 verknüpft, damit sich die entsprechenden Gruppen-Durchschaltsignale
GEl und GE 2 ergeben. Wie bereits früher festgestellt wurde, wird ein ausgewähltes Chip der
Chips ICi- IC 13 nur dann durchgeschaltet, wenn das zugehörige Gruppendurchschaltesignal GEi oder
GE 2 zur Verfügung steht. Die Signale Q aus beiden D-Flipflops auf einer einzelnen Platte werden in einem
NAND-Gatter 76 verknüpft, um das Plattensperrsignal BI zu erzeugen, das alle codierten Adressiersignale
daran hindert, irgendeinen weiteren Teil der Plattenschaltung zu beeinflussen, falls keine Gruppe auf der
Platte ausgewählt wurde.
Im dargestellten Ausführungsbeispiel sind alle Prüfschaltplatten identisch. Es ist somit ersichtlich, daß
durch erstes Setzen des ersten D-Flipflops in der Kette, d.h. durch Einbringen einer binären »1«- oder eines
»hohen« Signals in das erste D-Flipflop und anschließendes Halten seines Einganges auf einem niedrigen
Pegel, während eine Folge von Schiebeimpulsen angelegt wird, das anfangs eingeführte Bit das
Schieberegister stufenweise durchläuft, indem es von einem D-Flipflop zum nächsten und auch von einer
Schaltplatte zur nächsten läuft. Indem eine Kette von Schiebeimpulsen mit einer geeigneten Anzahl von
Impulsen erzeugt wird, wird demgemäß nur dasjenige D-Flipflop durchgeschaltet, das zu einer ausgewählten
Gruppe gehört. Im dargestellten Ausführungsbeispiel umfaßt eine einzelne Gruppe z. B. die kundenspezifischen
integrierten Schaltkreise ICt- ICS, die zu einer
einzelnen der Gruppen-Decodiermatrizen 67 und 68 gehören; somit können in diesem Ausführungsbeispiel
bis zu 64 Anschlußpunkte in einer Gruppe erfaßt werden.
Wie bereits früher festgestellt wurde, erlaubt der direkte Zugriff auf den Toranschluß eines jeden
N-Kanal-Transistors 29, daß sein Leitzustand stetig oder linear geändert wird. Im dargestellten bevorzugten
Ausführungsbeispiel kann die Leitung durch die Transistoren 29 entweder durch ein Auswahltorsignal
to SG oder ein Haupttorsignal MG gesteuert werden, wobei diese beiden Signale allen Platten parallel zur
Verfügung gestellt werden. Innerhalb jeder Gruppe nimmt die Torleitung, die z. B. allen kundenspezifischen
integrierten Schaltkreisen ICi- ICS gemeinsam ist,
entweder das Auswahltorsignal SG über ein lineares Übertragungstor 77 oder das Haupttorsignal MG über
ein Übertragungstor 78 auf. Das Übertragungstor 77 wird durch das Ausgangssignal Q des entsprechenden
D-Flipflops gesteuert, während das Übertragungstor 78 durch das komplementäre Ausgangssignal Q gesteuert
wird. Selbstverständlich sind die Übertragungstore 77 und 78 im wesentlichen zweiseitige Impulsschaltungen,
die ähnlich wie ein Relais arbeiten und so ausgelegt sind, daß sie Analogsignale unter der Steuerung eines binären
Torsignals vom Ein- auf den Ausgang übertragen kcr.nen. Diese Schaltungen stellen für das Analogsignal
entweder einen Leerlauf oder einen Kurzschluß dar, je nach dem Zustand des binären Steuersignals.
Aus den vorhergegangenen Erklärungen ist ersichtlieh,
d;.3 die in dem dargestellten Ausführungsbeispiel verwendete Kombination aus serieller und paralleler
Adressierung oder Auswahl einer individuellen Prüfschalteinrichtung innerhalb der ganzen Vielzahl von
Prüfschalteinrichtungen erlaubt, da für jeden Anschlußpunkt in der zu prüfenden Matrix eine Prüfschalteinrichtung
vorhanden ist. Zusammenfassend ist zu sagen, daß das serielle Adressierungssystem, das das aus D-Flipflops
71, 73 aufgebaute Schieberegister benutzt, die Durchschaltung einer speziellen Gruppe von Prüfschalteinrichtungen
erlaubt; die parallelcodierten Adressiersignale Α~Ά—Af>
wählen aus, welcher der kundenspezifischen integrierten Schaltkreise innerhalb der ausgewählten
Gruppe durchgeschaltet wird, und die parallelcodierten Adressiersignale A~~i — /4~3 wählen aus, welche
der Prüfschalteinrichtungen in dem ausgewählten integrierten Schaltkreis tatsächlich adressiert wird. Die
genaue Antwort jeder auszuwählenden oder zu adressierenden Prüfschalteinrichtung wurde bereist
beschrieben.
Bereits oben wurde gezeigt, daß die gesamte Schaltungsanordnung so aufgebaut ist, daß sie unter der
Steuerung eines programmgespeicherten Digitalrechners arbeiten kann, von dem sie Prüfparameter und
Definitionen der Netzwerkanschlüsse erhält und an den sie Hinweise über Unterbrechungsfreiheit oder Trennung
eines jeden gerade geprüften Anschlußpunktes abgibt. Die Meß- und Schnittstellenvorrichtung, die
dazu dient, das Feld von Prüfschaltplatten an den Rechner anzukoppeln, ist in Form eines Schemas in
Fig.6 dargestellt. Die codierten parallelen Adressiersignale werden in ein geeignetes Speicherregister 101
geladen und auf die parallelen Adressiersignalleitungen Ai-A 6 gegeben. In ähnlicher Weise wird eine
codierte Zahl, die die serielle Adresse darstellt, zum Abspeichern in ein Register 103 geladen.
Es wurde bereits beschrieben, daß die serielle Adressierung durchgeführt wird, indem ein einzelnes
Durchschaltbit durch ein Schieberegister geschoben
wird, das der Reihe nach auf den zahlreichen Prüfschaltplatten verteilt ist. Das cich wiederholende
Schiebesignal wird durch einen gegatterten Oszillator 113 erzeugt. Das Schiebesirnal betreibt nach Durchlaufen
der Kettenschleife einen Zähler 115, der dadurch vorrückt und den Stand des Durchschaltbits längs des
Schieberegisters anzeigt. Wenn der Stand des Zählers 115 den in das serielle Adressierregister eingegebenen
Stand erreicht, was durch einen Vergleicher 117 fesigesielli wird, wird der gegatterte Oszillator angehalten,
so daß die gewünschte Gruppe von Prüfelementen durchgeschaltet wird. Wie Fig.4 zeigt, werden die
Schiebeimpulse in zur Schieberichtung entgegengesetzter Richtung im Kreis geleitet, so daß Zeitbedingungen
vermieden werden. Zum Löschen des über die Prüfplatten verteilten Schieberegisters wird das sequentielle
Adressierregister 103 auf Null gesetzt. Der Oszillator 113 wird somit durchgeschaltet und läuft, bis
ein vorher eingegebenes Bit vom Schieberegister abgearbeitet ist und ein Flipflop 121 setzt. Das
Ausgangssigna] des Flipflops 121, das in einem UND-Gatter 123 mit einem »NULL«-Signal aus dem
Register 103 verknüpft wird, dient als Setzsignal für ein Flipflop 125, das das Anfangsbit auf der »ÜBERGABE«-
Leitung erzeugt, so daß die nächste serielle Adresse eingegeben werden kann. Das Flipflop 125 wird dann
durch den ersten »SCHIEBE«-Impuls gelöscht, so daß nur ein Bit in das Schieberegister eingegeben wird.
Da jeder Anschlußpunkt adressiert und durchgeschaltet wird, prüft die Schaltungsanordnung auf Unterbrechungsfreiheit
oder auf Verbindung, indem ein kennzeichnender Senkenstrom zwischen der positiven und
der Erdstromversorgungsschiene gemessen wird. In dem dargc-: eilten Ausführungsbeispiel wird der Senkenstrom
dui ch einen Strom-Spannungswandler 105 auf der Erd- oder negativen Seite gemessen, obgleich es
selbstverständlich ist, daß diese Messung auch auf der positiven Seite durchgeführt werden könnte.
Wie bereits früher festgestellt wurde, ziehen die komplementärsymmetrischen MOS/FET-Logikschaltungen
in beiden statischen Zuständen einen unmerklichen Strom, wodurch eine Verbindung zwischen zwei
Anschlußpunkten, die über die verschiedenen Ausgangstransistoren 25, 27, 28 und 29 an die entgegengesetzten
Stromversorgungsschienen geschaltet werden, leicht an Hand des Senkenstroms festgestellt werden
kann, der durch die Gruppe von Platten gezogen wird.
Wenn jedoch verschiedene Logikfamilien verwendet werden sollen, können getrennte Meß- und Stromversorgungsschienen-Anordnungen
benutzt werden. Damit die Schaltungsanordnung flexibel arbeiten kann, kann der Pegel des Stromes vorgegeben sein, der als
Darstellung einer Verbindung angenommen wird. Der vorher gewählte, durch eine binär codierte Zahl
dargestellte Wert wird durch den Rechner in ein Schwellwertregister 106 eingegeben. Wie üblich, wird
die Eingabe von Daten in die verschiedenen Register über die gemeinsame Rechner-Ein-Ausgangschiene 107
durch entsprechende Schreibimpulse gesteuert. Dieser Wert wird dann in einem Digital-Analog-Wandler 109
in ein Spannungssigna] umgesetzt, das — wie im Vergleicher Ul angegeben — mit dem analogen
Senkenstrom verglichen wird. Wenn der Schwellwert überschritten wird, wird ein Signal erzeugt, das durch
den Rechner gelesen und gemäß der durchgeführten Prüfung ausgewertet wird.
Es wurde bereits erwähnt, daß es nicht nur wünschenswert ist, durch Prüfung festzustellen, ob alle
gewünschten Verbindungen vorhanden sind, sondern auch sicherzugehen, daß keine unerwünschten Verbindungen
existieren. Nachdem alle Anschlußpunkte, die ein gegebenes einzelnes Netzwerk definieren, adressiert
worden sind, wird eine Trennung dieses Netzwerkes von allen anderen Anschlußpunkten durch eine
Gatterung der verbleibenden Anschlußpunkte mit der Erdstromversorgangsschiene festgestellt, indem das
gemeinsame Torsignal verwendet wird. Wie bereits festgestellt wurde, beeinflußt das gemeinsame Torsignal
nur jene Priifschalteinrichtungen, in denen die Flipflop-Schaltungen 39 nicht gesetzt worden sind. Da eine
große Zahl von Transistoren 29 durch das gemeinsame Torsignal C gleichzeitig eingeschaltet wird und da diese
Transistoren Parallelschaltungen darstellen, wirkt sich der innere Strombegrenzungsfaktor, der oben im
Hinblick auf die Prüfungen auf Unterbrechungsfreiheit diskutiert wurde, hier nicht aus. Gemäß einem weiteren
Merkmal der Erfindung werden die Transistoren 29 stetig durch ein Sägezahnsignal eingeschaltet, während
der Versorgungsstrom aufgezeichnet wird. Entsprechend gekennzeichnet F i g. 6 wird eine langsam
ansteigende Steuerspannung entweder mit Hilfe eines Sägezahngenerators 141 oder 143 erzeugt, wobei der
Beginn des Sägezahns in beiden Fällen durch Rechnersteuerung ausgelöst wird. Wenn während des Sägezahnverlaufs
der von den Stromversorgungsschienen gezogei e Strom den Wert übersteigt, der im Schwellwertregister
106 festgehalten ist, löscht der Vergleicher 111 der — wie oben erwähnt — dem Rechner zusätzlich ein
Auslösezeichen mittelt, das Steuerflipflop 145 oder 147 des entsprechenden Sägezahngenerators. Wenn das
geprüfte Netzwerk tatsächlich nicht mit irgendeinen· der verbleibenden Anschlußpunkte verbunden ist, d. h
wenn es tatsächlich eine Trennung dieses Netzwerk: von den anderen Schaltungen in der Matrix gibt, kanr
das Sägezahnsignal die volle Amplitude annehmen unc die Transistoren 29 werden voll eingeschaltet. Die in dei
Schaltung 141 erzeugte Sägezahnspannung wird wahl weise an die Haupttorschiene angelegt, während da;
durch den Generator 143 erzeugte an die Gruppentor schiene angelegt wird.
Wenn die verschiedenen Adressen und Werte gesetz sind, setzt der Rechner auch die Flipflops 151 bzw. 153
die die Durchschalt- bzw. Löschsteuersignale erzeugen Aus der vorhergehenden Beschreibung ist ersichtlich
daß diese Signale kombiniert und/oder der Reihe nacr unter der Steuerung des Rechnerprogramms angeleg
werden, um die verschiedenen beschriebenen Prüfope rationen zu erzeugen.
In der obigen allgemeinen Erklärung der gesamtei Prüfung und der Vorteile der Prüfschalteinrichtungei
des in F i g. 1 dargestellten Ausführungsbeispiels wurd< angenommen, daß das an die Torklemmen dei
Transistoren 29 angelegte Torsignal G allen Transisto ren 29 im gesamten System gemeinsam zur Verfügunj
steht. Infolgedessen wurde eine Steuerung beschrieben die die auf eine ausgewählte Gruppe von Prüfschaltein
richtungen begrenzte Anwendbarkeit der Sägezahn spannung unter Programmsteuerung erlaubte. Wii
beschrieben, kann die spezielle auszuführend* Programmanweisung bestimmen, ob die während de
Trennungsprüfung erzeugte Sägezahnspannung an di< Haupttorleitung MG oder an die Auswahltorleitung SC
gelegt wird. Wenn die Sägezahnspannung nur an di Auswahltorleitung gelegt wird, wird die Sägezahnspan
nung nur an jene Prüfschalteinrichtungen in jene Gruppe von Einrichtungen gelegt, die vorher durch di
serielle Adressierung durchgeschaltet worden ist. Wenn z. B. die serielle Adresse verursacht hat, daß das Flipflop
71 in Fig.4 in seinem Setzzustand bleibt, wird die Auswahltorleitung mit den Tor-Eingangsanschlüssen
der acht integrierten Schaltungsciiips /Cl-ICS innerhalb
dieser Gruppe verbunden. Da die Übertragungstore 78, die zu jedem der verbleibenden, das Schieberegister
bildende, D-Flipflops gehören, dementsprechend ausgeschaltet werden, kann keine der anderen integrierten
Schaltungsanordnungen des in Fig. 1 dargestellten Typs die Sägezahnspannung empfangen. Diese Fähigkeit,
die sich nicht in einer gespeicherten Verbindung befindlichen Anschlußpunkte, Gruppe für Gruppe, mit
der Erdschiene zu verbinden, erleichtert die Trennung einer falschen, d. h. kurzgeschlossenen, das geprüfte
Netzwerk beeinflussenden Verbindung, indem sie innerhalb einer Gruppe lokalisiert werden kann.
Da es die Schaltungsanordnung nach der vorliegenden Erfindung zuläßt, mit dem steuernden Rechner
Prüfungen auf Unterbrechungsfreiheit auszuführen zwischen irgendeinem ausgewählten Paar von Anschlüssen
innerhalb der gesamten Matrix, ebenso jeden Anschluß oder eine Gruppe von Anschlüssen auf
Trennung zu den verbleibenden Anschlußpunkten der gesamten Matrix hin zu überprüfen, ist ersichtlich, daß
unter Verwendung von adaptiver Programmierung nach der Entdeckung eines Fehlers ein Suchprogramm
loslaufen kann, und durch Prüfung und Ausschöpfen der verschiedenen Möglichkeiten jede einzelne falsche
Querverbindung isoliert werden kann. Die Länge des zu einer solchen Prüfung benötigten Programms wird
beträchtlich dadurch verkürzt, daß die Schaltungsanordnung eine Prüfung der Trennung des gerade geprüften
Netzwerkes gegenüber ausgewählten Gruppen von Anschlußpunkten erlaubt, so daß der Fehler allgemein
lokalisiert werden kann, bevor eine punktweise Prüfung zur Fehlerlokalisierung erfolgt.
Unter Ausnutzung der Vorteile der vorliegenden Schaltungsanordnung kann in stark vereinfachter Weise
sowohl das Vorhandensein und der Ort einer unbekannten Verbindung überprüft werden, als auch die Existenz
einer Verbindung zwischen irgendeinem ausgewählter Paar von Anschlußpunkten innerhalb der Matrix und in
ähnlicher Weise auch die Trennung irgendeiner Gruppe von Anschlußpunkten, die aus dem Rest der Matrix ein
Netzwerk bilden, bestimmt werden. Weiterhin isl ersichtlich, daß ein adaptives oder Lernprogramm
geschrieben werden kann, das ohne Vorkenntnis irgendeiner der Matrixverbindungen die Matrix vollständig
durchprülen kann, um alle vorhandenen
ίο Verbindungen festzustellen. Die Ergebnisse dieser
Feststellung können als empirisch abgeleitete Verdrahtungsliste gebraucht werden. Während ein solches
untersuchendes Analyseprogramm natürlich wesentlich mehr Zeit als ein Prüfprogramm benötigt, das lediglich
mit der Annahme arbeitet, daß gewünschte, vorher definierte Verbindungen existieren, erlaubt die erleichterte
Prüfoperation der Schaltungsanordnung nach der vorliegenden Erfindung, daß eine derartige empirische
Lernprozedur in relativ kurzer Zeit hergestellt werden kann, d. h. es ist eine Angelegenheit von Minuten,
verglichen mit derjenigen Zeit, die erforderlich wäre, die Information über die Definition der Zwischenverbindungen
einer Matrix lediglich in einen Rechnerspeicher zu bringen. Somit kann die Schaltungsanordnung nach
der vorliegenden, mit Rechner-Steuerung arbeitenden Erfindung dann, wenn eine richtig verdrahtete Matrix
von Anschlußpunkten gegeben ist, diese Matrix analysieren und die Daten zur Definition der verschiedenen
Netzwerke abspeichern, die die Anschlußpunkte der Matrix miteinander verbinden. Infolgedessen
können andere Matrizen durch diese gespeicherte Information in relativ .kurzen Zeitabständen geprüft
werden, um festzustellen, ob ihre Verdrahtung mit der des Originals übereinstimmt. Solch eine Prozedur kann
im Falle von verhältnismäßig kleinen Produktionsläufen höchst wünschenswert sein, wenn die Kosten für die
manuelle Eingabe oder Definition der Prüfinformation nicht über einen langen Produktionslauf abgeschrieben
werden können. Ähnliche Vorteile ergeben sich, wenn die Muster der Netzwerke, die die aus Anschlußpunkten
gebildete Matrix verbinden, häufig geändert werden.
Hierzu 4 Blatt Zeichnungen
Claims (6)
1. Schaltungsanordnung zum Prüfen einer Matrixverdrahtung, die mehrere erste elektrische Leiter
mit jeweils mehreren Verbindungs-Anschlußpunkten verbindet, auf die Richtigkeit der Verbindungen,
mit einer Prüfsichalteinrichtung,
mit einer Speichereinheit, und
mit einer Adressierungseinrichtung, ι ο
dadurch gekennzeichnet,
daß mehrere zu prüfende Leiterplatten (SS) jeweils einen zweiten elektrischen Leiter haben, der einem
der ersten Leiter zugeordnet ist,
daß je eine Prüfschalteinrichtung für jeden '5
Anschluß aufweist einen ersten Zustand, in dem der entsprechende Anschluß getrennt ist, einen zweiten
Zustand, in dem der entsprechende Anschluß mit einer ersten Schiene verbunden ist, und einen dritten
Anschluß, in dem der entsprechende Anschluß mit einer zweiten Schiene verbunden ist,
daß die Speichereinheit (39) für jede Prüfschalteinrichtung durch ein entsprechendes Auswahlsignal
setzbar ist und bei angelegtem Auswahlsignal die entsprechenden Prüfschalteinrichtungen in ihren
zweiten Zustand sowie diese nach Beendigung des entsprechenden Auswahlsignals in ihrem dritten
Zustand hält,
daß die Adressierungseinrichtung Adreß-Signale in alle Leiterplatten (95) einkoppelt, und
daß auf jeder Leiterplatte (95) ein Decodierer (50) vorgesehen ist, der auf die Adreß-Signale anspricht
und ein der Adresse entsprechendes Auswahlsignal erzeugt, um zu wählen, welche der Prüfschalteinrichtungen
anzusteuern ist, so daß jedes Netzwerk innerhalb der Matrixverdrahtung prüfbar ist, indem
einerseits nacheinander die Anschlußpunkte des zu prüfenden Netzwerks angesteuert sind, um das
Vorliegen von richtigen Verbindungen zu überprüfen und indem andererseits ein Torsignal eingespeist
ist, um das Vorliegen von Unterbrechungen dieses Netzwerkes von allen übrigen Anschlußpunkten zu
überprüfen.
2. Anordnung nach Anspruch 1, dadurch gekennzeichnet,
daß jede Prüfeinrichtung aufweist einen MOS-Feldeffekttransistor eines Leitfähigkeitstyps, der
den entsprechenden Anschlußpunkt mit der ersten Schiene verbindet, und einen zweiten MOS-Feldeffekttransistor
(25) des entgegengesetzten Leitfähigkeitstyps, der den entsprechenden Anschlußpunkt
mit der zweiten Schiene verbindet, und
daß eine Trennungs-Prüfschalteinrichtung zwei MOS-Feldeffekttransistoren (28,29) eines Leitfähigkeitstyps
enthält, die in Reihe geschaltet sind, um einen leitenden Weg zwischen den entsprechenden
Punkten und der ersten Schiene parallel zum ersten Feldeffekttransistor (27) zu bilden, wobei einer der
zwei MOS-Feldeffekttransistoren (28, 29) von der Speichereinheit (39) gesteuert ist, um den leitenden
Weg zu öffnen, wenn die Speichereinheit (39) gesetzt ist, und wobei die Leitfähigkeit des anderen
MOS-Feldeffekttransistors durch das Torsignal proportional steuerbar ist.
3. Anordnung nach Anspruch 1, dadurch gekennzeichnet,
daß jede Speichereinheit (39) durch ein gemeinsam an alle Speichereinheiten (39) gelegtes Rücksetzsignal
rücksetzbar ist, um die Prüfschalteinrichtung in ihren ersten Zustand zurückzuschalten.
4. Anordnung nach Anspruch 1, gekennzeichnet durch
eine Trennungs-Prüfschalteinrichtung für jeden Anschluß, die auf ein an alle Trennungs-Prüfschalteinrichtungen
gleichzeitig angelegtes Torsignal anspricht, um den entsprechenden Anschluß mit der
ersten Schiene zu verbinden, wenn die entsprechende Speichereinheit (39) nicht gesetzt ist.
5. Anordnung nach Anspruch 1, dadurch gekennzeichnet,
daß der Decodierer (50) eine Einrichtung aufweist, die auf einen ersten Teil der Adreß-Signale
anspricht, um zu wählen, welche Leiterplatte (95) auf die übrigen Adreß-Signale anspricht.
6. Anordnung nach Anspruch 1, dadurch gekennzeichnet,
daß der Decodierer (50) ein Schieberegister hat, dessen aufeinanderfolgende Stufen unter den Leiterplatten
(95) verteilt sind, um wahlweise eine vorgewählte Gruppe der Prüfschalteinrichtungen
auf eine Leiterplatte (95) zu bringen.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US27126872A | 1972-07-13 | 1972-07-13 |
Publications (3)
Publication Number | Publication Date |
---|---|
DE2335785A1 DE2335785A1 (de) | 1974-01-31 |
DE2335785B2 true DE2335785B2 (de) | 1978-11-02 |
DE2335785C3 DE2335785C3 (de) | 1984-07-12 |
Family
ID=23034867
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2335785A Expired DE2335785C3 (de) | 1972-07-13 | 1973-07-13 | Schaltungsanordnung zum Prüfen einer Matrixverdrahtung |
Country Status (7)
Country | Link |
---|---|
US (1) | US3784910A (de) |
JP (1) | JPS5610660B2 (de) |
DE (1) | DE2335785C3 (de) |
FR (1) | FR2193204B1 (de) |
GB (1) | GB1390140A (de) |
IT (1) | IT991743B (de) |
NL (1) | NL7309700A (de) |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3988670A (en) * | 1975-04-15 | 1976-10-26 | The United States Of America As Represented By The Secretary Of The Navy | Automatic testing of digital logic systems |
JPS537656U (de) * | 1976-07-07 | 1978-01-23 | ||
US4114093A (en) * | 1976-12-17 | 1978-09-12 | Everett/Charles, Inc. | Network testing method and apparatus |
US4218745A (en) * | 1978-09-11 | 1980-08-19 | Lockheed Corporation | Microcomputer assisted electrical harness fabrication and testing system |
US4271472A (en) * | 1979-05-18 | 1981-06-02 | Honeywell Information Systems Inc. | Wire wrap operator check system |
US4277831A (en) * | 1979-05-18 | 1981-07-07 | Honeywell Information Systems Inc. | Computer aided wire wrap operator check system |
US4342959A (en) * | 1979-06-22 | 1982-08-03 | Genrad, Inc. | Method of electrical short testing and the like |
US4290013A (en) * | 1979-06-22 | 1981-09-15 | Genrad, Inc. | Method of and apparatus for electrical short testing and the like |
US4384249A (en) * | 1980-09-05 | 1983-05-17 | Alvaro Medina | Cable testing apparatus and method |
US4395767A (en) * | 1981-04-20 | 1983-07-26 | Control Data Corporation | Interconnect fault detector for LSI logic chips |
US4480315A (en) * | 1982-08-16 | 1984-10-30 | Fairchild Camera & Instrument Corp. | Dynamically controllable addressing in automatic test equipment |
DE3244081A1 (de) * | 1982-11-29 | 1984-05-30 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zur adressierung von baugruppen |
AU3299884A (en) * | 1983-09-19 | 1985-03-28 | International Standard Electric Corp. | Electronic gating arrangement |
GB2157006A (en) * | 1984-04-05 | 1985-10-16 | Int Computers Ltd | Testing printed circuit board assemblies |
US4644265A (en) * | 1985-09-03 | 1987-02-17 | International Business Machines Corporation | Noise reduction during testing of integrated circuit chips |
US4949035A (en) * | 1989-01-06 | 1990-08-14 | Digital Equipment Corporation | Connector alignment verification and monitoring system |
DE19640120A1 (de) * | 1996-09-28 | 1998-04-02 | Pks Systemtechnik | Schaltungsanordnung und Verfahren zur Überprüfung einer Schaltungs-Matrix |
JP3137034B2 (ja) * | 1997-06-06 | 2001-02-19 | 日本電気株式会社 | 故障検証を容易にするアドレストラップ比較回路 |
US6816933B1 (en) * | 2000-05-17 | 2004-11-09 | Silicon Laboratories, Inc. | Serial device daisy chaining method and apparatus |
US7024603B1 (en) * | 2001-03-05 | 2006-04-04 | Advanced Micro Devices, Inc. | Arrangement for verifying that memory external to a network switch and the memory interface are free of defects |
US6928501B2 (en) * | 2001-10-15 | 2005-08-09 | Silicon Laboratories, Inc. | Serial device daisy chaining method and apparatus |
US7265556B2 (en) * | 2005-09-28 | 2007-09-04 | Lucent Technologies Inc. | System and method for adaptable testing of backplane interconnections and a test tool incorporating the same |
CN201149608Y (zh) * | 2007-09-11 | 2008-11-12 | 上海电缆研究所 | 多子单位的电缆测试装置 |
US8190953B2 (en) * | 2008-10-03 | 2012-05-29 | Chakravarthy Sameer H | Method and system for selecting test vectors in statistical volume diagnosis using failed test data |
CN102540004A (zh) * | 2010-12-08 | 2012-07-04 | 鸿富锦精密工业(深圳)有限公司 | 测试装置 |
CN106872849B (zh) * | 2017-02-24 | 2019-12-31 | 今创科技有限公司 | 设备内部io采样方法、装置以及系统 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3535633A (en) * | 1967-06-21 | 1970-10-20 | Western Electric Co | Systems for detecting discontinuity in selected wiring circuits and erroneous cross connections between selected and other wiring circuits |
US3665299A (en) * | 1970-03-02 | 1972-05-23 | Kenneth A Yarbrough | Test apparatus for determining continuity paths on a multiterminal arrangement |
JPS5219939B2 (de) * | 1972-05-17 | 1977-05-31 |
-
1972
- 1972-07-13 US US00271268A patent/US3784910A/en not_active Expired - Lifetime
-
1973
- 1973-07-02 GB GB3138873A patent/GB1390140A/en not_active Expired
- 1973-07-12 FR FR7325659A patent/FR2193204B1/fr not_active Expired
- 1973-07-12 IT IT69101/73A patent/IT991743B/it active
- 1973-07-12 NL NL7309700A patent/NL7309700A/xx not_active Application Discontinuation
- 1973-07-13 JP JP7855373A patent/JPS5610660B2/ja not_active Expired
- 1973-07-13 DE DE2335785A patent/DE2335785C3/de not_active Expired
Also Published As
Publication number | Publication date |
---|---|
FR2193204A1 (de) | 1974-02-15 |
US3784910A (en) | 1974-01-08 |
DE2335785A1 (de) | 1974-01-31 |
GB1390140A (en) | 1975-04-09 |
DE2335785C3 (de) | 1984-07-12 |
FR2193204B1 (de) | 1977-02-18 |
NL7309700A (de) | 1974-01-15 |
JPS4953348A (de) | 1974-05-23 |
IT991743B (it) | 1975-08-30 |
JPS5610660B2 (de) | 1981-03-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2335785C3 (de) | Schaltungsanordnung zum Prüfen einer Matrixverdrahtung | |
DE3913219C2 (de) | ||
DE3130714C2 (de) | ||
DE4026326C2 (de) | Integriertes Halbleiterschaltungsplättchen (Chip) mit mitintegrierter Identifizierungsschaltungseinrichtung | |
DE4025151C2 (de) | Halbleiterspeichereinrichtung und Betriebsverfahren für eine Halbleiterspeichereinrichtung | |
DE3716518C2 (de) | ||
DE3520003C2 (de) | ||
DE3318829C2 (de) | Ausgangsstufe einer Schnittstelle in einem Bussystem | |
DE2633079B2 (de) | Anordnung zum elektrischen Verbinden von auf einem Halbleiternteilchen aufgebauten Schaltungseinheiten mit einer gemeinsamen Sammelleitung | |
DE2555435A1 (de) | Monolithische hochintegrierte halbleiterschaltung | |
EP0197363A1 (de) | Verfahren zum Betreiben eines Halbleiterspeichers mit integrierter Paralleltestmöglichkeit und Auswerteschaltung zur Durchführung des Verfahrens | |
EP0046499A1 (de) | Schieberegister für Prüf- und Test-Zwecke | |
DE4328605A1 (de) | Halbleiterspeichereinrichtung | |
DE2247704A1 (de) | Aus monolithisch integrierten schaltkreisen aufgebaute datenverarbeitungsanlage | |
DE4243592C2 (de) | Paralleltestschaltung für einen Halbleiter-Speicherchip | |
DE4023015C1 (de) | ||
EP1205938B1 (de) | Integrierte Schaltung mit Testbetriebsart und Verfahren zum Testen einer Vielzahl solcher integrierter Schaltungen | |
EP0186040B1 (de) | Integrierter Halbleiterspeicher | |
EP0186051B1 (de) | Integrierter Halbleiterspeicher | |
DE2335824C3 (de) | Schaltungsanordnung und Verfahren zum Prüfen der Richtigkeit von Verbindungen | |
DE2914678A1 (de) | Pruefgeraet zum pruefen digitaler schaltungen | |
EP0214508B1 (de) | Integrierter Halbleiterspeicher | |
EP0283906A1 (de) | Verfahren und Schaltungsanordnung zum Prüfen eines Halbleiterspeichers | |
DE19651713C2 (de) | Bauelement-Testgerät zum Testen elektronischer Bauelemente | |
DE60223043T2 (de) | Elektronischer schaltkreis und testverfahren |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8228 | New agent |
Free format text: HEIDRICH, U., DIPL.-PHYS. DR.JUR., PAT.- U. RECHTSANW., 8000 MUENCHEN |
|
C3 | Grant after two publication steps (3rd publication) |