DE69022537T2

DE69022537T2 - Halbleiterspeicheranordnung.

Info

Publication number: DE69022537T2
Application number: DE69022537T
Authority: DE
Inventors: Kenichi Nakamura; Makoto Segawa
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-11-10
Filing date: 1990-11-09
Publication date: 1996-04-11
Anticipated expiration: 2010-11-10
Also published as: KR910010506A; EP0427286B1; DE69022537D1; EP0427286A2; US5043944A; JPH03154290A; KR930011785B1; EP0427286A3; JP2534782B2

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung, und insbesondere eine Halbleiterspeichervorrichtung, die durch ihren Ausgabeschaltungsabschnitt gekennzeichnet ist.
Figur 1 ist ein Schaltungsdiagramm einer Halbleitervorrichtung des Standes der Technik, welche ein Beispiel der Struktur eines Halbleiterspeichers zeigt, insbesondere ihres Ausgabepufferschaltungsabschnitts. Mit Bezug auf Figur 1 hat ein Speicherzellenfeld MCA eine Vielzahl von Speicherzellen MC, welche jeweils in der Lage sind, einen Datenwert zu speichern. Eine Adresse Ai wählt eine Speicherzelle MC aus. Ein Datenwert in der ausgewählten Speicherzelle MC wird ausgegeben als KomplementärDatenwert und eingegeben über Datenleitungen D und D< quer> an einen Ausgabepuffer OB. Insbesondere wird der komplementäre Datenwert zur Verfügung gestellt über Ausgabegateschaltungen OG1 und OG2 an Ausgabetransistoren Tr1 und Tr2. Ein Ein/Aus der Ausgabegateschaltungen OG1 und OG2 wird gesteuert durch ein Ausgabeaktivierungssignal OE< quer> . Ein Angleichtransistor Tr0 ist angeschlossen zwischen den Datenleitungen D und D< quer> . Dieser Transistor Tr0 gleicht die Datenleitungen D und D< quer> beim Empfang des Angleichsignals φEq< quer> an, das zeitweilig zur Zeit des Adressenübergangs eingegeben wird an. Die Transistoren Tr1 und Tr2 arbeiten auf eine komplementäre Art und Weise. Ein Ausgabesignal von der Verbindung zwischen den Transistoren Tr1 und Tr2 wird an einen I/O-Stift übertragen.
Der Betrieb der Halbleitervorrichtung, die wie oben konstruiert ist, wird nachstehend beschrieben werden. Komplementäre Ausgabesignale von einer ausgewählten Speicherzelle MC werden ausgegeben auf die Datenleitungen D und D< quer> . Wenn eine Adresse übergeht und eine unterschiedliche Speicherzelle gewählt wird, veranlassen Ausgabesignale von der Speicherzelle, daß sich der Datenpegel der Datenleitungen D und D< quer> ändert. Um einen Hochgeschwindigkeitszugriff auf eine Speicherzelle zu erlauben, werden die Datenleitungen D und D< quer> angeglichen. Der Transistor Tr0 wird zu diesem Zweck benutzt. Wenn das Angleichsignal φEq< quer> angelegt wird an den Transistor Tr0, werden die Datenleitungen D und D< quer> angeglichen auf einen mittleren Pegel zwischen VCC und VSS In diesem Fall werden zum Verhindern, daß ein Durchgangsstrom von der Leistungsguelle VCC zur Leistungsquelle VSS über die Ausgabetransistoren Tr1 und Tr2 fließt, die Ausgabegateschaltungen OG1 und OG2 beide geschlossen durch das Ausgabeaktivierungssignal OE< quer> , so daß die Ausgabetransistoren Tr1 und Tr2 zur selben Zeit ausgeschaltet werden. Der I/O-Stift bekommt daher eine hohe Impedanz. Als nächstes werden, nachdem die Datenleitungen D und D< quer> voll angeglichen sind und der Ausgabedatenwert von der ausgewählten Speicherzelle etabliert ist, die Ausgabegateschaltungen OG1 und OG2 geöffnet durch das Ausgabeaktivierungssignal OE< quer> . Dann wird der Datenwert auf den Datenleitungen D und D< quer> zugeführt an die Gates der Transistoren Tr1 und Tr2 über die Ausgabegateschaltungen OG1 und OG2. Daraus resultierend schaltet einer der Transistoren Tr1 und Tr2 ein, und der andere schaltet aus, so daß der Datenwert von der Speicherschaltung an den I/O- Stift ausgegeben wird.
Während solcher oben beschriebener Operationen arbeitet eine Schaltung zum Erfassen eines Adressenübergangs der Speicherschaltung manchmale irrtümlicher Weise wegen Fluktuationen des Leistungsversorgungsspannung.
Beispielsweise tritt ein Fall auf, in dem das Angleichsignal φEq< quer> irrtümlicher Weise für eine sehr kurze Zeit lang ausgegeben wird. Daraus resultierend schaltet der Transistor Tr0 irrtümlicher Weise ein, und die Datenleitungen D und D< quer> werden angeglichen. Diese irrtümlicher Angleichung verursacht einen temporär unstabilen Zustand der Potentiale auf den Datenleitungen D und D< quer> , d.h. den Eingabespannungen an die zwei Gates der Transistoren Tr1 und Tr2. Falls mit anderen Worten die irrtümliche Angleichung auftritt, wenn der Ausgabedatenwert auf den Datenleitungen D und D< quer> sich ändert in Übereinstimmung mit den Ausgaben von einer neuerlich ausgewählten Speicherzelle, wird die Etablierung der Ausgabedaten zeitweilig gestoppt. Eine Datenausgabe von den Ausgabetransistoren Tr1 und Tr2 an den I/O-Stift ist deshalb verzögert, was einen Hochgeschwindigkeitszugriff verhindert.
Eine Halbleitervorrichtung, die in Figur 2 gezeigt ist, wurde zum Lösen des obigen Problems vorgeschlagen. Wie in Figur 2 gezeigt, sind Halteschaltungen L1 und L2 vorgesehen an den Gateseite der Ausgabetransistoren Tr1 und Tr2. Die Halteschaltungen L1 und L2 verhindern, daß Gateeingaben an die Ausgabetransistoren Tr1 und Tr2 einen unstabilen Zustand eingehen durch Rauschen, welches auf dieselbe Art und Weise operiert wie das Angleichsignal φEq< quer> . Insbesondere halten die Halteschaltungen L1 und L2 den Gateeingabezustand, so daß eine Datenausgabeverzögerung verhindert werden kann. Weiterhin bestehen die Ausgabepuffer, die mit den Ausgabetransistoren Tr1 und Tr2 verbunden sind aus Drei-Zustands-Puffern. Bei solch einer Anordnung gibt, während die Datenleitungen D und D< quer> angeglichen werden durch eine Ausgabe von einer Puffersteuerschaltunge BC, die Puffersteuerschaltung BC Signale aus zum Steuern der Ausgabepufferschaltungen B1 und B2, so daß die Ausgaben, die an die Gates der Ausgabetransistoren Tr1 und Tr2 von den Schaltungen B1 und B2 zugeführt werden, eine hohe Impedanz haben. In diesem Fall ist es, falls das Ausgabeaktivierungssignal OE< quer> nicht an die Puffersteuerschaltung BC eingegeben wird, klar, daß die Ausgabepufferschaltungen B1 und B2 die Gates der Ausgabetransistoren Tr1 und Tr2 ausschalten. Falls jedoch andererseits das Ausgabeaktivierungssignal OE< quer> eingegeben wird an die Puffersteuerschaltung BC, erlauben die Ausgabepufferschaltungen B1 und B2, daß die Pegel an sich auf den Datenleitungen D und D< quer> zugeführt werden an die Gates der Ausgabetransistoren Tr1 und Tr2. Unter dieser Bedingung wird, falls das Angleichsignal φEq< quer> eingegeben wird an die Puffersteuerschaltung BC, das Ausgeben des Ausgabeaktivierungssignal OE< quer> verhindert, so daß die Ausgaben der Ausgabepufferschaltungen B1 und B2 eine hohe Impedanz haben. Dementsprechend werden die Gatespotentiale der Ausgabetransistoren TR1 und Tr2 gehalten auf dem Datenwert in den Halteschaltungen L1 und L2.
Bei der in Figur 2 gezeigten Schaltungsanordnung wird, sogar falls ein Rauschsignal, das als das Angleichsignal φEq< quer> operiert eingegeben wird, nicht verhindert, daß die Ausgaben der Ausgabetransistoren etabliert werden, um dadurch eine schnelle Etablierung der Ausgabedaten am I/O-Stift zu erlauben.
Der Betrieb der zwei Halbleitervorrichtungen, die in Figuren 1 und 2 gezeigt sind, wird nachstehend detaillierter beschrieben werden.
Der Schaltungsbetrieb der Halbleitervorrichtung, die in Figur 1 gezeigt ist, zum Lesen eines "0"-Pegels, der zu ändern ist von einem "1"-Pegel, von einer Speicherzelle MC wird beschrieben werden mit Bezug auf die Zeitablaufpläne, die in Figuren 3A bis 3F gezeigt sind. Figur 3A zeigt eine Änderung im Potential des Angleichsignals φEq< quer> mit der Zeit, Figur 3B zeigt eine Änderung im Potential der Datenleitungen D und D< quer> mit der Zeit, Figur 3C zeigt eine Änderung im Gatepotential der Ausgabetransistoren Tr1 und Tr2 mit der Zeit, Figur 3D zeigt eine Änderung im Potential am I/O-Stift, der verbunden ist mit der Verbindung zwischen den Ausgabetransistoren Tr1 und Tr2, mit der Zeit, Figur 3E zeigt eine Änderung in VCC und VSS innerhalb des Chips der Halbleiterschaltung, und Figur 3F zeigt eine Veränderung im Potential der externen Eingabe an einen Adresspuffer von der Außenseite des Chips mit der Zeit, und zwar relativ zum Referenzpotential von VSSin innerhalb der Halbleiterschaltung.
Wie in Figur 3F gezeigt, sei der Fall betrachtet, in dem eine Spannung, die an einen Adresspuffer (nicht gezeigt) eingegeben wird, sich ändert von einer niedrigeren Spannung auf eine höhere Spannung als ein Schwellwert VthADB der Pufferschaltung. Wenn die Pufferschaltung arbeitet, nimmt das Angleichsignal φEq< quer> zeitweilig einen "0"-Pegel zu einer Zeit t1 an, so daß die Datenleitungen D und D< quer> angeglichen werden, um einen mittleren Pegel anzunehmen. Als nächstes erfassen die Ausgabegateschaltungen OG1 und OG2, den mittleren Pegel zu VIH und veranlassen, daß die Gatepotentiale VGTr1 und VGTr2 der Ausgabetransistoren Tr1 und Tr2 einen "0"-Pegel annehmen. Beide Ausgabetransistoren Tr1 und Tr2 schalten deshalb aus. Als nächstes endet zur Zeit t2 die Angleichung, und ein neuerlich ausgelesener Datenwert wird so erreicht, daß die Datenleitung D sich von einem "1"- Pegel auf einen "0"-Pegel ändert, wohingegen sich die Datenleitung D< quer> sich von einem "0"-Pegel auf einen "1"- Pegel ändert. Daraus resultierend nimmt der Gatepegel VGTr2 des Ausgabetransistors Tr2 einen "1"-Pegel an und wird eingeschaltet. Der Transistor Tr1 bleibt in einem Aus- Zustand. Deshalb fließt ein großer Strom über den Transistor Tr2 vom I/O-Stift zum Inneren des Halbleiterschaltungschips, was in einem temporären Anstieg der Leistungsversorgungsspannungen VCCin und VSSin innerhalb des Chips um ΔV resultiert. Dementsprechend hat das Potential Vin des Eingabesignals an den Adresspuffer eine Potentialdifferenz von der Spannung VSSin innerhalb des Chips, d.h. wird niedriger als letztere um ΔV.
Falls das Eingabepotential Vin zunächst ein Potential hat, das höher ist als der Adresspufferschaltungs-Schwellwert VthADB um den Betrag kleiner als ΔV, betrachtet der Adresspuffer fälschlicherweise und zeitweilig das Eingabepotential nicht als das reelle VIH, sondern als VIL, was in einem irrtümlichen Betrieb resultiert. Deshalb nimmt das Angleichsignal φEq< quer> wieder einen "0"-Pegel zur Zeit t3 an, was verursacht, daß die Datenleitungen D und D< quer> den mittleren Pegel einnehmen. Daraus resultierend ändern sich in gleicher Art und Weise wie oben die Gatepotentiale, die eingegeben werden an die Ausgabetransistoren Tr1 und Tr2, von einem "1"-Pegel auf einen "0"-Pegel, so daß beide Transistoren Tr1 und Tr2 ausschalten, was zeitweilig die elektrische Entladung von dem I/O-Stift zum Inneren des Chips unterbricht. Die elektrische Entladung geht zur Zeit t4 weiter. Aus dem obigen Grund verzögert sich die Datenlesegeschwindigkeit.
Als nächstes wird der Schaltungsbetrieb der Halbleitervorrichtung, die in Figur 1 gezeigt ist zum Lesen eines "1"-Pegels, der zu ändern ist von einem "0"-Pegel, von einer Speicherzelle MC beschrieben werden mit Bezug auf Zeitablaufpläne, die in Figuren 4A bis 4F gezeigt sind. Figur 4A zeigt eine Änderung im Potential des Angleichsignals φEq< quer> mit der Zeit, Figur 48 zeigt eine Änderung im Potential der Datenleitungen D und D< quer> mit der Zeit, Figur 4C zeigt eine Änderung im Gatepotential der Ausgabetransistoren Tr1 und Tr2 mit der Zeit, Figur 4D zeigt eine Änderung im Potential am I/O-Stift, der verbunden ist mit der Verbindung zwischen den Ausgabetransistoren Tr1 und Tr2, mit der Zeit, Figur 4E zeigt eine Änderung im VCCin und VSSin innerhalb des Chips der Halbleiterschaltung, und Figur 4F zeigt eine Änderung im Potential des externen Eingabe an einen Adresspuffer von der Außenseite des Chips mit der Zeit, und zwar relativ zum Referenzpotential von Vssin innerhalb der Halbleiterschaltung.
Wie in Figur 4F, sei der Fall betrachtet, in dem eine Spannung, die an einen Adresspuffer (nicht gezeigt), eingegeben wird, sich ändert von einer höheren Spannung auf eine niedrigere Spannung als ein Schwellwert VthADB der Pufferschaltung. Wenn die Pufferschaltung arbeitet, nimmt das Angleichsignal φEq< quer> zeitweilig einen "0"-Pegel zur Zeit t1 an, so daß die Datenleitungen D und D< quer> angeglichen werden, um einen mittleren Pegel anzunehmen. Als nächstes erfassen die Ausgabegateschaltungen OG1 und OG2 den mittleren Pegel VIH und veranlassen, daß die Gatepotentiale VGTr1 und VGTr2 der Ausgabetransistoren Tr1 und Tr2 der Ausgabetransistoren Tr1 und Tr2 einen "0"-Pegel anzunehmen. Beide Ausgabetransistoren Tr1 und Tr2 schalten deshalb aus. Als nächstes endet zur Zeit t2 die Angleichung, und ein neuerlich ausgelesener Datenwert wird so erreicht, daß sich die Datenleitung D von einem "0"-Pegel auf einen "1-Pegel ändert, wohingegen die Datenleitung D< quer> sich von einem "1"-Pegel auf einen "0"-Pegel ändert. Daraus resultierend nimmt der Gatepegel VGTr1 des Ausgabetransistor Tr1 einen "1"-Pegel an und schaltet ein. Der Transistor Tr2 bleibt in einem Aus-Zustand. Deshalb fließt ein großer Strom über den Transistor Tr1 von dem I/O-Stift an das Innere des Halbleiterschaltungschips, was in einem temporären Abfall der Leistungsversorgungsspannung VCCin und VSSin innerhalb des Chips um ΔV resultiert. Demenstprechend hat das Potential Vin des Eingabesignals an den Adresspuffer eine Potentialdifferenz von der Spannung VSSin innerhalb des Chips, d.h. wird höher als letztere um ΔV.
Falls das Eingabepotential Vin zunächst ein Potential niedriger als der Adresspufferschaltungs-Schwellwert VthADB hat um den Betrag kleiner als ΔV, betrachtet der Adresspuffer fälschlicher Weise und zeitweilig das Eingabepotential nicht als das reelle VIL,sondern als das VIH, was in einem irrtümlichen Betrieb resultiert. Deshalb nimmt das Angleichsignal φEq< quer> wieder den "0"-Pegel zur Zeit t3 an, was veranlaßt, daß die Datenleitungen D und D< quer> den mittleren Pegel annehmen. Daraus resultierend ändern sich auf die gleiche Art und Weise wie oben die Gatepotentiale, die eingegeben werden an die Ausgabetransistoren Tr1 und Tr2, von einem "1"-Pegel auf den "0"-Pegel, so daß die beiden Transistoren Tr1 und Tr2 ausschalten, was die elektrische Ladung vom Inneren des Chips zum I/O-Stift über den Transistor Tr1 zeitweilig unterbricht. Die elektrische Ladung beginnt wieder zur Zeit t4. Aus dem obigen Grund ist die Datenlesegeschwindigkeit reduziert.
Die in Figur 2 gezeigte Schaltung wurde vorgeschlagen zum Lösen der obigen Probleme. Mit der in Figur 2 gezeigten Schaltung werden, sogar falls Rauschen erzeugt wird zur Zeit des Adressenübergangs, das auf die gleiche Art und Weise arbeitet wie das Angleichsignal φEq< quer> , die Gatepotentiale der Ausgabetransistoren Tr1 und Tr2 durch die Halteschaltung L1 und L2 gehalten, um eine Verzögerung in den Operationen zu verhindern.
Als nächstes wird der Schaltungsbetrieb der in Figur 2 gezeigten Halbleitervorrichtung zum Lesen des "0"-Pegels der zu ändern ist von dem "1"-Pegel, von einer Speicherzelle MC beschrieben werden mit Bezug auf die Zeitablaufpläne, die in Figuren 5A bis 5F gezeigt sind. Figur 5A zeigt eine Änderung im Potential des Angleichsignals φEq< quer> mit der Zeit. Figur 5B zeigt eine Änderung im Potential der Datenleitungen D und D< quer> mit der Zeit. Figur 5C zeigt eine Änderung im Gatepotential der Ausgabetransistoren Tr1 und Tr2 mit der Zeit, Figur 5D zeigt eine Änderung im Potential I/O-Stift der verbunden ist mit der Verbindung zwischen den Ausgabetransistoren Tr1 und Tr2, mit der Zeit, Figur 5E zeigt eine Änderung VCCin und VSSin innerhalb des Chips der Halbleiterschaltung, und Figur 5F zeigt eine Änderung im Potential der externen Eingabe an einen Adresspuffer von der Außenseite des Chips mit der Zeit, und zwar relativ zum Potential von VSSin innerhalb der Halbleiterschaltung.
Wie in Figur 5F gezeigt, sei der Fall betrachtet, in dem eine Spannung, die an einem Adresspuffer (nicht gezeigt) eingegeben wird, sich ändert von einer niedrigeren Spannung auf eine höhere Spannung als ein Schwellwert VthADB der Pufferschaltung. Wenn die Pufferschaltung arbeitet, nimmt das Angleichsignal φEq< quer> zeitweilig den "0"-Pegel zur Zeit t1 an, so daß ein p-Kanal-Transistor Tr0 einschaltet zum Angleichen der Datenleitungen D und D< quer> , welche wiederum einen mittleren Pegel annehmen. Während das Angleichsignal φEq< quer> den "0"-Pegel einnimmt, gehen die Ausgabepufferschaltungen B1 und E2, welche die Gatepotentiale VGTr1 und VGTr2 der Ausgabetransistoren steuern, einen Hochimpedanzzustand ein. Daraus resultierend halten die Halteschaltungen L1 und L2 die vorherigen Gatepotentiale. Als nächstes endet die Angleichung zur Zeit t2, und das Angleichsignal φEq< quer> nimmt den "1"-Pegel an. Deshalb gehen die Ausgabepufferschaltungen B1 und B2 einen Niedrigimpedanzzustand ein. Die Ausgabepufferschaltung B1 und B2 erfassen den mittleren Pegel zu VIH und veranlassen, daß die Gatepotentiale VGTr1 und VGTr2 die Ausgabetransistoren Tr1 und r2 sich ändern von dem "1"-Pegel auf den "0"-Pegel. Als nächstes erreicht ein neuerlich ausgelesener Datenwert die Datenleitungen D und D< quer> . Die Datenleitung D ändert sich nämlich vom "1"-Pegel auf den "0"-Pegel, wohingegen sich die Datenleitung D< quer> sich vom "0"-Pegel auf den "1"-Pegel ändert. Daraus resultierend nehmen die Gatepegel VGTr1 und VGTr2 der ausgabetransistoren Tr1 und Tr2 den "0"- Pegel bzw. den "1"-Pegel an, um den Ausgabetransistor Tr1 auszuschalten und den Ausgabetransistor Tr2 einzuschalten. Deshalb fließt ein großer Strom von I/O-Stift zum Inneren des Halbleiterschaltungschips, was zum zeitweiligen Anstieg der Leistungsversorgungsspannung VCCin und VCCin innerhalb des Chips um ΔV resultiert. Dementsprechend hat das Potential Vin des Eingabesignals an den Adresspuffer eine Potentialdifferenz von der Spannung VSSin innerhalb des Chips, d.h. wird höher als das letztere ΔV, und zwar im Vergleich zum Fall vor der große Strom von dem I/O-Stift zum Inneren des Halbleiterschaltungschips fließt.
Falls das Eingabepotentials Vin zunächst ein Potential höher als der Adresspufferschaltungs-Schwellwert VthADB um den Betrag kleiner als ΔV hat, betrachtet der Adresspuffer fälschlicherweise und zeitweilig das Eingabepotential zu VIH, was in einem irrtümlichen Betrieb resultiert. Deshalb nimmt das Angleichsignal φEq< quer> wieder den "0"-Pegel zur Zeit t3 an, was veranlaßt, daß die Datenleitungen D und D< quer> den mittleren Pegel annehmen. Da in diesem Fall jedoch die Ausgabepufferschaltungen B1 und B2 im Hochimpedanzzustand sind, werden die Gatepotentiale der Ausgabetransistoren Tr1 und Tr2 gehalten auf dem "0"-Pegel bzw. "1"-Pegel, nämlich durch die Halteschaltungen L1 und L2.
Die Ausgabepufferschaltungen B1 und B2 jedoch gehen einen niedrigen Impedanzzustand ein, wenn das Angleichsignal φEq< quer> den "1"-Pegel zur Zeit t4 annimmt. Deshalb erfaßt die Ausgabepufferschaltung B2 den mittleren Pegel auf der Datenleitung zu VIH, wozu das Gatepotential des Ausgabetransistors Tr2 den "0"-Pegel annimmt. Daraus resultierend wird, während der Zeitspanne vom Punkt, wenn ein neuerlich ausgelesener Datenwert, wie die Datenleitungen D und D< quer> reicht, bis zum Punkt, wenn das Gatepotential des Ausgabetransistors Tr2 wieder den "1"-Pegel annimmt, die elektrische Entladung vom I/O-Stift zum Inneren des Chips unterbrochen, was in einer Verzögerung in der Datenlesegeschwindigkeit resultiert.
Als nächstes wird der Schaltungsbetrieb der in Figur 2 gezeigten Halbleitervorrichtung zum Lesen des "1"-Pegels, der zu ändern ist von dem "0"-Pegel, von einer Speicherzelle MC des Speicherzellenfeldes MCA beschrieben werden mit Bezug auf die Zeitablaufpläne, die in Figuren 6A bis 6F gezeigt sind. Figur 6A zeigt eine Änderung im Potential des Angleichsignals φEq< quer> mit der Zeit, Figur 6B zeigt eine Änderung im Potential der Datenleitungen D und D< quer> mit der Zeit, Figur 6C zeigt eine Änderung im Gatepotential der Ausgabetransistoren Tr1 und Tr2 mit der Zeit, Figur 6D zeigt eine Änderung im Potential am I/O-Stift, der verbunden ist mit der Verbindung zwischen den Ausgabetransistoren Tr1 und Tr2, mit der Zeit, Figur 6E zeigt eine Änderung in VCCin und VSSin innerhalb der Halbleiterschaltung, und Figur 6F zeigt eine Änderung im Potential der externen Eingabe an einen Adresspuffer von der Außenseite des Chips mit der Zeit, und zwar relativ zum Referenzpotential von VSSin innerhalb der Halbleiterschaltung.
Wie in Figur 6F gezeigt ist, sei der Fall betrachtet, in dem eine Spannung, die an einen Adresspuffer (nicht gezeigt), eingegeben wird, sich ändert von einer höheren Spannung auf eine niedere Spannung als ein Schwellwert VthADB der Pufferschaltung. Wenn die Pufferschaltung arbeitet, nimmt das Angleichsignal φEq< quer> zeitweilig einen "0"-Pegel zur Zeit t1 an, so daß der p-Kanal-Transistor Tr0 einschaltet, um die Datenleitungen D und D< quer> anzugleichen, welche wiederum einen mittleren Pegel annehmen. Während das Angleichsignal φEq< quer> den "0"-Pegel annimmt, gehen die Ausgabepufferschaltungen B1 und B2, welche die Gatepotentiale VGTr1 und VGTr2 der Ausgabetransistoren steuern, einen Hochimpedanzzustand ein. Daraus resultierend halten die Halteschaltungen L1 und L2 die vorherigen Gatepotentiale. Als nächstes endet die Angleichung zur Zeit t2, und das Angleichsignal φEq< quer> nimmt den "1"-Pegel an. Deshalb gehen die Ausgabepufferschaltungen B1 und B2 einen niedrigen Impedanzzustand ein. Die Ausgabepufferschaltungen B1 und B2 erfassen den mittleren Potentialpegel zu VIH und veranlassen, daß die Gatepotentiale VGTr1 und VGTr2 der Ausgabetransistoren Tr1 und Tr2 sich ändern von dem "1"- Pegel auf einen "0"-Pegel. Als nächstes erreicht ein neuerlich ausgelesener Datenwert die Datenleitungen D und D< quer> . Es ändert sich nämlich die Datenleitung B vom "0"- Pegel auf den "1"-Pegel, wohingegen sich die Datenleitung D< quer> von dem "1"-Pegel auf den "0"-Pegel ändert. Daraus resultierend nehmen die Gatepegel VGTr1 und VGTr2 die Ausgabetransistoren Tr1 und TR2 den "1"-Pegel bzw. den "0"- Pegel ein, um den Ausgabetransistor TR1 einzuschalten. Deshalb fließt ein großer Strom vom Inneren des Halbleiterschaltungschips zum I/O-Stift über den Ausgabetransistor Tr1, was in einem temporären Abfall der Leistungsversorgungsspannung VCCin und VSSin innerhalb des Chips um ΔV resultiert. Dementsprechend hat das Potential Vin des Eingabesignals an den Adresspuffer eine Potentialdifferenz von der Spannung VSSin innerhalb des Chips, d.h. wird höher als das letztere um ΔV, und zwar im Vergleich mit dem Fall, bevor der große Strom von dem Inneren des Chips zum I/O-Stift fließt.
Falls das Eingabepotential Vin ein erstes Potential hat, das niedriger ist als der Adresspufferschaltungs-Schwellwert VthADB um den Betrag kleiner als ΔV, betrachtet der Adresspuffer fälschlicher Weise und zeitweilig das Eingabepotential zu VIH, was in einem irrtumlichen Betrieb resultiert. Deshalb nimmt das Angleichsignal φEq< quer> wieder einen "0"-Pegel zur Zeit t3 an, was veranlaßt, daß die Datenleitungen D und D< quer> den mittleren Pegel annehmen. Da in diesem Fall jedoch die Ausgabepufferschaltungen B1 und B2 im Hochimpedanzzustand sind, werden die Gatepotentiale VGTr1 und VGTr2 der Ausgabetransistoren Tr1 und Tr2 auf dem "1"-Pegel bzw. "0"-Pegel gehalten, nämlich durch die Halteschaltungen L1 und L2.
Die Ausgabepufferschaltungen B1 und B2 jedoch gehen ein Niedrigimpedanzzustand ein wenn das Angleichsignal φEq< quer> den "1"-Pegel zur Zeit t4 annimmt. Deshalb erfaßt die Ausgabepufferschaltung B1 den mittleren Pegel auf der Datenleitung D< quer> zu VIH, so daß das Gatepotential VGTr1 des Ausgabetransistors Tr1 den "0"-Pegel annimmt. Daraus resultierend wird während der Zeitspanne von dem Punkt, wenn ein neuerlich ausgeglichender Datenwert wieder die Datenleitung D und D< quer> erreicht, bis zu dem Punkt, von dem das Gatepotential VGTr1 des Ausgabetransistors Tr1 wieder den "1"-Pegel annimmt, die elektrische Ladung vom Inneren des Chips zum I/O-Stift unterbrochen, was in einer Verzögerung der Datenlesegeschwindigkeit resultiert.
Halbleitervorrichtung nach dem Stand der Technik wurden bis jetzt wie oben beschrieben konstruiert. Falls es nicht eine hinreichende Potentialdifferenz zwischen dem Potential eines externen Eingabesignals, wie z.B. eines Adressignals, und einem Schwellwert einer Pufferschaltung zum Empfangen solch eines externen Eingabesignals gibt, verzögert sich die Datenlesegeschwindigkeit wegen der Variation des Pegels, der Leistungsversorgungsspannung oder Massespannung innerhalb des Halbleiterschaltungschips, was ein Hindernis erhebt gegen einen Hochgeschwindigkeitszugriff auf eine Speicherschaltung.
Die vorliegende Erfindung wurde geschaffen in Anbetracht der obigen Umstände und zielt darauf eine Halbleiterspeichervorrichtung zu schaffen, die in der Lage ist, eine Verzögerung der Datenlesezeit zu verhindern und einen Hochgeschwindigkeits-Schaltungsbetrieb zu realisieren, sogar falls es eine Pegelvariation einer Leistungsversorgungsspannung und einer Massespannung gibt.
Einer Halbleiterspeichervorrichtung nach der Erfindung ist aus den folgenden Elementen aufgebaut:
einem Speicherzellenfeld mit einer Vielzahl von Speicherzellen, jeweils in der Lage, einen Datenwert zu speichern, und durch eine Adresse ausgewählt zu werden;
einem Paar von Datenleitungen, an das ein Paar von komplementären Datenwerten von einer ausgewählten Speicherzelle eingegeben werden;
einer Angleicheinrichtung zum Kurzschließen und Angleichen des Paares der Datenleitungen, wenn ein Angleichsignal angelegt wird;
einer Ausgabeeinrichtung zum Ausgeben eines einzelnen Signals entsprechend dem Paar der komplenentären Datenwerte des Paars der Datenleitungen, angelegt an ein Paar von Steueranschlüssen der Ausgabeeinrichtung;
einem Paar von Halteeinrichtungen, verbunden mit dem Paar von Steueranschlüssen der Ausgabeeinrichtung, wobei das Paar von Halteeinrichtungen das Paar der komplementären Datenwerte hält;
einem Paar von Ausgabepuffereinrichtungen, vorgesehen zwischen dem Paar von Halteeinrichtungen und der Angleicheinrichtung für das Paar von Dateneinrichtungen, wobei das Paar der Ausgabepuffereinrichtungen in der Lage ist, einen Niedrigimpedanzzustand anzunehmen, wobei die Potentiale des Paares der Datenleitungen ausgegeben werden an das Paar der Halteeinrichtungen, und einen Hochimpedanzzustand, wobei die Potentialänderung des Paares der Datenleitungen nicht übertragen wird auf das Paar der Halteeinrichtungen; und
einer Steuereinrichtung zum Erzeugen eines Steuersignals, welches veranlaßt, daß das Paar der Ausgabepuffereinrichtungen den Hochimpedanzzustand eingeht, bevor das Angleichsignal angelegt wird an die Angleicheinrichtung, und ein zweites Steuersignal, welches veranlaßt, daß das Paar von Ausgabepuffereinrichtungen den Niedrigimpedanzzustand eingeht, nachdem das Angleichsignal ausgeschaltet ist.
Die Figuren zeigen im einzelnen:
Figur 1 ein Schaltungsblockdiagramm einer Halbleitervorrichtung nach dem Stand der Technik,
Figur 2 einen Schaltungsblockdiagramm einer weiteren Halbleitervorrichtung des Standes der Technik;
Figuren 3A bis 3F und Figuren 4A bis 4F Zeitablaufpläne benutzt zum Erklären des Betriebs der Halbleitervorrichtung, die in Figur 1 gezeigt ist;
Figuren 5A bis 5F und Figuren 6A bis 6F Zeitablaufpläne, benutzt zum Erklären des Betriebs der Halbleitervorrichtung, die in Figur 2 gezeigt ist;
Figur 7 ein Blockdiagramm einer Halbleitervorrichtung gemäß einer Ausführungsform der Erfindung;
Figuren 8A bis 8F und Figuren 9A bis 9F Zeitablaufpläne, benutzt zum Erklären des Betriebs der Halbleitervorrichtung, die in Figur 7 gezeigt ist; und
Figur 10 ein Blockdiagramm zum Zeigen des Umrisses der Schaltungsstruktur der Halbleitervorrichtung, die in Figur 7 gezeigt ist.
Eine Ausführungsform der Halbleitervorrichtung der Erfindung wird beschrieben werden mit Bezug auf die begleitende Zeichnung.
Figur 7 ist ein Schaltungsdiagramm der Ausführungsform der Erfindung. Mit Bezug auf Figur 7 wird eine Adresse Ai zugeführt über einen Adresspuffer ADB an einen Decoder DC, durch den die Adresse dekodiert wird. Das dekodierte Signal wählt eine Speicherzelle MC innerhalb einer Speicherzellenfeldes MCA aus. Die ausgewählte Speicherzelle MC gibt kompletäre Datenwerte aus entsprechend den gespeicherten Daten, und zwar auf Datenleitungen D und D< quer> . Ein Adressenübergangs-Erfassungsimpuls φATD wird direkt angelegt an logische Schaltungen LG1 und LG2, und über erste und zweite Verzögerungsschaltungen D1 und D2 an dieselben logischen Schaltungen LG1 und LG2. Die logischen Schaltungen LG1 und LG2 geben ein Datenausgabepuffer- Steuersignal φLatch und ein Angleichsignal φEq< quer> aus, und zwar jeweils mit einer verschiedenen Zeitdauer. Das Datenausgabepuffer-Steuersignal φLatch zusammen mit einem Ausgabeaktivierungssignal OE wir eingegeben an eine Puffersteuerschaltung BC, welche Steuersignale an Drei- Zustands-Ausgangspufferschaltungen B1 und B2 zuführt. Das Angleichsignal φEq< quer> wird angelegt an das Gate eines Angleichtransistors Tr0. Die übrige Struktur ist im wesenltichen die gleiche, wie die, die in Figur 2 gezeigt ist, und identische Bezugszeichen sind diesen ähnlichen Elementen gegeben.
Als nächstes wird der Betrieb der wie oben konstruierten Ausführungs formen beschrieben werden.
Zunächst wird der Schaltungsbetrieb der Halbleitervorrichtung, die in Figur 7 gezeigt ist zum Lesen des "0"-Pegels, der zu ändern ist von dem "1"-Pegel, von einer Speicherzelle MC beschrieben werden mit Bezug auf die Zeitablaufpläne, die in Figuren 8A bis 8F gezeigt sind. Figur 8A zeigt eine Änderung im Potential des Angleichsignals φEq< quer> und des Ausgabepuffersteuersignals φLatch mit der Zeit, Figur 8B zeigt eine Änderung mit dem Potential der Datenleitung D und D< quer> mit der Zeit, Figur 8C zeigt eine Änderung im Gatepotential der Ausgabetransistoren Tr1 und Tr2 mit der Zeit, Figur 8D zeigt eine Änderung im Potential am I/O-Stift, der verbunden ist mit der Verbindung zwischen den Ausgabetransistoren Tr1 und Tr2, mit der Zeit, Figur 8E zeigt eine Änderung in VCCin und VSSin innerhalb des Chips der Halbleiterschaltung, und Figur 8F zeigt eine Änderung im Potential der externen Eingabe an einen Adresspuffer von der Außenseite des Chips zur zeit, und zwar relativ zum Referenzpotential von VSSin innerhalb der Halbleiterschaltung.
Wie in Figur 8F gezeigt, sei der Fall betrachtet, in dem ein Eingabesignal (Adresse) Ai an den Adresspuffer ADB sich ändert von einer niedrigeren Spannung auf eine höhere Spannung als ein Schwellwert VthADB der Pufferschaltung ADB. Wenn die Adresspufferschaltung ADB arbeitet, nimmt das Adressenübergangs-Erfassungssignal φATD zeitweilig den "1"- Pegel zur Zeit t1 an, so daß das Steuersignal φLatch zeitweilig den "1"-Pegel annimmt, wohingegen das Angleichsignal φEq< quer> zeitweilig den "0"-Pegel annimmt.
Die Zeitabläufe dieser Signale werden auf folgende Art und Weise eingestellt. Wenn das Adressübergangs-Erfassungssignal φATD sich ändert von dem "0"-Pegel auf den "1"-Pegel, ändert sich das Steuersignal φLatch von dem "0"-Pegel auf den "1"- Pegel, und das Angleichsignal φEq < quer> ändert sich dann "1"-Pegel auf den "0"-Pegel, und zwar mittels der ersten und zweiten Verzögerungsschaltungen D1 und D2 und logischen Schaltungen LG1 und LG2. Andererseits ändert sich, wenn sich das Adressenübergangs-Erfassungssignal φATD ändert von dem "1"-Pegel auf den "0"-Pegel, das Angleichsignal φEq< quer> zunächst von dem "0"-Pegel auf den "1"-Pegel, und das Datenausgabepuffer-Steuersignal φLatch ändert sich dann von dem "1"-Pegel auf den "0"-Pegel, und zwar mittels der Schaltungen D1, D2, LG1 und LG2.
Bei den oben eingestellten Zeitabläufen ändert sich das Steuersignal φLatch von dem"0"-Pegel auf den "1"-Pegel, bevor die Datenleitungen D und D< quer> angeglichen werden und einen mittleren Pegel annehmen. Daraus resultierend gehen die Ausgabepufferschaltungen B1 und B2 einen Hochimpedanzzustand ein, so daß die Gatepotentiale VGTr1 und VGTr2 der Ausgabetransistoren Tr1 und Tr2 gehalten werden auf "1"-Pegel bzw. dem "0"-Pegel, und zwar mittels der Halteschaltung L1 und L2. Der Hochimpedanzzustand der Ausgabepufferschaltung B1 und B2 dauert an bis zur Zeit t2, wenn sich das Angleichsignal φEq< quer> auf den "1"-Pegel ändert und sich das Steuersignal φLatch auf den "0"-Pegel ändert. Wenn das Steuersignal φLatch den "0"-Pegel annimmt, gehen die Ausgabepufferschaltungen B1 und B2 einen Niedrigimpedanzzustand ein. Zu dieser Zeit erreicht ein neuerlich ausgelesener Datenwert die Datenleitungen D und D< quer> , wobei die vorherige den "0"-Pegel und die letztere den "1"-Pegel einnimmt. Dementsprechend ändert sich das Gatesignal VGTr1 des Ausgabetransistors Tr1 von dem "1"-Pegel auf den "0"-Pegel, wohingegen sich das Gatesignal VGTr2 des Ausgabetransistors sich von dem "0"-Pegel auf den "1"-Pegel ändert.
Ein großer Strom fließt deshalb von dem I/O-Stift an das Innere des Halbleiterschaltungschips, was in einem temporären Anstieg der Leistungsversorgungsspannungen VCCin und VSSin innerhalb des Chips um ΔV resultiert. Dementsprechend hat das Potential Vin des Eingabesignals zum Adresspuffer eine Potentialdifferenz von der Spannung VSSin innerhalb des Chips, d.h. wird höher als das letztere ΔV, und zwar im Vergleich mit dem Fall, bevor der große Strom von den I/O-Stift zum Inneren des Halbleiterchips fließt. Falls das Eingabepotential Vin zunächst ein Potential hat, das höher ist als der Adresspufferschaltungs-Schwellwert VthADB um den Betrag kleiner ΔV, betrachtet der Adresspuffer ADB fälschlicher Weise und zeitweilig das Eingabepotential zu VIL, was in einem irrtümlichen Betrieb resultiert. Deshalb nimmt zeitweilig zur Zeit t3 das Angleichsignal φEq< quer> wieder den "0"-Pegel an, und das Steuersignal φLatch nimmt den "1"-Pegel an.
Jedoch nimmt, wie zuvor beschrieben, das Steuersignal φLatch einen "1"-Pegel an, während das Angleichsignal φEq< quer> den "0"-Pegel annimmt. Deshalb sind die Ausgabepufferschaltungen B1 und B2 in einem Hochimpedanzzustand, so daß die Gatepotentiale VGTr1 und VGTr2 der Ausgabetransistor Tr1 und Tr2 auf den "0"-Pegel bzw. dem "1"-Pegel gehalten werden, und zwar durch Halteschaltungen L1 und L2. Weiterhin erreicht, wenn das Steuersignal φLatch den "0"-Pegel zur Zeit t4 annimmt, einen Datenwert wiederum die Datenleitungen D und D< quer> , wobei die vorherige den "0"-Pegel und die letztere den "1"-Pegel annimmt. Daraus resultierend ändern sich die Gatepotentiale VGTr1 und VGTr2 der Ausgabetransistoren Tr1 und Tr2 nicht. Dementsprechend ist es möglich zu verhindern, daß das Gatepotential des Ausgabetransistors Tr2 zeitweilig den "0"-Pegel annimmt, um zu verhindern, daß ein Entladungsstrom im Inneren des Chips über den Transistor Tr2 fließt, was kein Problem auferlegt, wie z.B. eine Verzögerung in der Datenlesezeit.
Als nächstes wird der Schaltungsbetrieb der Halbleitervorrichtung, die in Figur 7 gezeigt ist, zum Lesen des "l"-Pegels, der zu ändern ist von dem "0"-Pegel, von einer Speicherzelle MC beschrieben werden mit Bezug auf die Zeitablaufpläne, die in Figuren 9A bis 9F gezeigt sind. Figur 9A zeigt eine Änderung im Potential des Angleichsignals φEq< quer> , und des Ausgabepuffersteuersignals φLatch mit der Zeit, Figur 9B zeigt eine Änderung im Potential der Datenleitung D und D< quer> mit der Zeit, Figur 9G zeigt eine Änderung im Gatepotential der Ausgabetransistoren Tr1 und Tr2 mit der Zeit, Figur 9D zeigt eine Änderung im Potential am I/O-Stift, der verbunden ist mit der Verbindung zwischen den Ausgabetransistoren Tr1 und TR2, mit der Zeit, Figur 9E zeigt eine Änderung in VCCin und VSSin innerhalb des Chips der Halbleiterschaltung, und Figur 9F zeigt eine Änderung im Potential der externen Eingabe an einen Adresspuffer von der Außenseite des Chips mit der Zeit, und zwar relativ zum Referenzpotential von VSSin innerhalb der Halbleiterschaltung.
Wie in Figur 9F gezeigt, wird der Fall betrachtet, in dem ein Eingabesignal (Adresse) Ai an den Adresspuffer ADB sich ändert von einer höheren Spannung auf eine niedrigere Spannung als ein Schwellwert VthADB der Pufferschaltung ADB. Wenn die Adresspufferschaltung ADB arbeitet, nimmt das Adressübergangs- und Erfassungssignal zeitweilig den "1"- Pegel zur Zeit t1 an, so daß das Datenausgabepuffer- Steuersignal φLatch zeitweilig den "1"-Pegel annimmt, wohingegen das Angleichsignal φEq< quer> zeitweilig den "0"- Pegel annimmt.
Die Zeitabläufe dieser Signale sind auf die folgende Art und Weise in ähnlicher Art und Weise wie oben beschrieben eingestellt. Wenn das Adressübergangs-Erfassungssignal φATD sich ändert, und dem "0"-Pegel auf den "1"-Pegel, ändert sich zunächst das Steuersignal φLatch von dem "0"-Pegel auf den "1"-Pegel, und das Angleichsignal φEq< quer> ändert sich dann von dem "1"-Pegel auf den "0"-Pegel, und zwar durch die ersten und zweiten Verzögerungsschaltungen D1 und D2 und logischen Schaltungen LG1 und LG2. Wenn andererseits sich das Adressübergangs-Erfassungssignal φATD ändert von dem "1"- Pegel auf den "0"-Pegel, ändert sich zunächst das Angleichsignal φEq< quer> von dem "0"-Pegel auf den "1"-Pegel, und das Datenausgabepuffer-Steuersignal φLatch ändert sich dann von dem "1"-Pegel auf den "0"-Pegel.
Bei dem wie oben eingestellten Zeitabläufen ändert sich das Steuersigna φLatch von dem "0"-Pegel auf den "1"-Pegel, bevor die Datenleitungen D und D< quer> angeglichen sind, und einen mittleren Pegel einnehmen. Daraus resultierend gehen die Ausgabepufferschaltungen D1 und D2 einen Hochimpedanzzustand ein, so daß die Gatepotentiale VGTr1 und VGTr2 der Ausgabetransistoren Tr1 und Tr2 auf den "1"-Pegel bzw. dem "0"-Pegel gehalten werden, und zwar mittels der Halteschaltungen L1 und L2. Der Hochimpedanzzustand der Ausgabepufferschaltungen D1 und D2 dauert an bis zur Zeit t2, wenn sich das Angleichsigna φEq< quer> auf den "1"-Pegel ändert und sich das Steuersignal φLatch auf den "0"-Pegel ändert. Wenn das Steuersignal &sup4;)L tch den "0"-Pegel annimmt, gehen die Ausgabepufferschaltungen B1 und B2 einen Niedrigimpedanzzustand ein. Zu dieser Zeit erreicht ein neuerlich ausgelesener Datenwert die Datenleitung D und D< quer> , wobei die vorherige den "1"-Pegel und die letztere den "0"-Pegel annimmt. Dementsprechend ändert sich das Gatesignal VGTr1 des Ausgabetransistors Tr1 von dem "0"-Pegel an auf "1"-Pegel, wohingegen sich das Gatesignal VGTr2 des Ausgabetransistors Tr2 von dem "1"-Pegel auf den "0"-Pegel ändert.
Ein großer Strom fließt deshalb vom Inneren des Halbleiterschaltungschips zum I/O-Stift über den Transistor Tr1, was in einem temporären Abfall der Leistungsversorgungsspannungen VCCin und VSSin innerhalb des Chips um ΔV resultiert. Dementsprechend hat das Potential Vin des Eingabesignals an den Adresspuffers eine Potentialdifferenz von der Spannung VSSin innerhalb des Chips, d.h. wird höher als das letztere um ΔV und zwar im Vergleich mit dem Fall, bevor der große Strom von dem I/O-Stift zum Inneren des Halbleiterschaltungschips fließt. Falls das Eingabepotential Vin zunächst ein Potential hat niedriger als der Adresspufferschaltungs-Schwellwert VthADB um den Betrag kleiner als ΔV, betrachtet der Adresspuffer ADB fälschlicher Weise und zeitweilig das Eingabepotential zu VIH, was in einem irrtümlichen Betrieb resultiert. Deshalb nimmt zeitweilig zur Zeit t3 das Angleichsignal φEq< quer> wieder den "0"-Pegel an, und das Steuersignal φLatch nimmt den "1"- Pegel an.
Wie jedoch zuvor beschrieben, nimmt das Datenausgabepuffer- Steuersignal φLatch den "1"-Pegel an, während das Angleichsignal φEq< quer> den "0"-Pegel annimmt. Deshalb sind die Ausgabepufferschaltungen B1 und B2 in einem Hochimpedanzzustand, so daß die Gatepotentiale VGTr1 und VGTr2 der Ausgabetransistoren Tr1 und Tr2 auf dem "0"-Pegel bzw. dem "1"-Pegel gehalten werden, nämlich durch die Halteschaltungen L1 und L2. Wenn weiterhin das Steuersignal φLatch den "0"-Pegel zur Zeit t4 annimmt, erreicht ein Datenwert wiederum die Datenleitungen D und D< quer> , wobei die vorherige den "1"-Pegel und die letztere den "0"-Pegel annimmt. Daraus resultierend ändern sich die Gatepotentiale VGTr1 und VGTr2 der Ausgabetransistoren Tr1 und Tr2 nicht. Dementsprechend ist es möglich, zu verhindern, daß das Gatepotential des Ausgabetransistors Tr2 zeitweilig den "0"- Pegel einnimmt, um zu verhindern, daß ein großer Strom von dem Inneren des Chips zum I/O-Stift fließt, was kein Problem auferlegt, wie z.B. eine Verzögerung in der Datenlesezeit.
Die in Figur 7 gezeigte Schaltung ist schematisch in Figur 10 in Form eines Blockdiagramms gezeigt. Wie aus diesem Blockdiagramm ersichtlich, werden zunächst von dem Adressenübergangs-Erfassungssignal φATD das Steuersignal φLatch und das Angleichsignal φEq< quer> mit den Zeitabläufen der ansteigenden und abfallenden Flanken, wie gezeigt, erzeugt. Das Steuersignal φLatch wird dann zugeführt an die Drei-Zustands-Ausgabepufferschaltungen B1 und B2. Das Angleichsignal φEq< quer> wird an den Transistor Tr0 zugeführt. Der Datenwert auf den Datenleitungen D und D< quer> wird zugeführt über die Ausgabepufferschaltung B1 und B2 an die Gates der Ausgabetransistoren Tr1 und Tr2. Die Halteschaltungen L1 und L2 sind verbunden mit den Gates der Ausgabetransistoren Tr1 und Tr2. Die Halteschaltungen L1 und L2 halten die Gatepotentiale nur dann, wenn die Ausgabepufferschaltungen B1 und B2 in einem Hochimpedanzzustand sind.
Wie soweit beschrieben, gehen gemäß den Ausführungsformen dieser Erfindung die Ausgabepufferschaltungen einen Hochimpedanzzustand ein, bevor die Datenleitungen angeglichen werden. Nach dem Ende der Angleichung gehen die Ausgabepufferschaltungen einen Niedrigimpedanzzustand ein. Dementsprechend ist es möglich, eine Halbleitervorrichtung zu schaffen, die in der Lage ist, eine Verzögerung der Datenlesezeit zu verhindern.
Bezugszeichen in den Patentansprüchen sollen dem besseren Verständnis dienen und den Schutzumfang nicht beschränken.

Claims

1. Halbleiterspeichervorrichtung mit:

einem Speicherzellenfeld (MCA) mit einer Vielzahl von Speicherzellen (MC), wobei jede der Zellen in der Lage ist, einen Datenwert zu speichern und durch eine Adresse (Ai) ausgewählt zu werden;

einem Paar von Datenleitungen (D, D< quer> ), an das ein Paar komplementärer Datenwerte von einer ausgewählten Speicherzelle (MC) eingegeben wird;

einer Angleicheinrichtung (Tr0) zum Kurzschließen und Angleichen eines Paares von Datenleitungen (D, D< quer> ), wenn ein Angleichsignal (φEq< quer> ) angelegt ist;

einer Ausgabeeinrichtung (Tr1, Tr2) zum Ausgeben eines einzelnen Signals entsprechend dem Paar komplementärer Datenwerte des Paares von Datenleitungen (D, D< quer> ), angelegt an ein Paar von Steueranschlüssen der Ausgabeeinrichtung;

einem Paar von Halteeinrichtungen (L1, L2), verbunden mit dem Paar von Steueranschlüssen der Ausgabeeinrichtung und der Angleicheinrichtung für das Paar von Datenleitungen, wobei das Paar von Halteeinrichtungen (L1, L2) das Paar komplementärer Datenwerte hält;

einem Paar von Ausgabepuffereinrichtungen (B1, B2), vorgesehen zwischen dem Paar der Halteeinrichtungen (L1, L2) und der Angleicheinrichtung (Tr0) für das Paar von Datenleitungen (D, D< quer> ), wobei das Paar von Ausgabepuffereinrichtungen (B1, B2) in der Lage ist, einen Niedrigimpedanzzustand einzunehmen, wobei Potentiale des Paares der Datenleitungen ausgegeben werden an das Paar der Halteeinrichtungen, und einen Hochimpedanzzustand, wobei die Potentialänderung des Paares von Datenleitungen nicht übertragen wird an das Paar der Halteeinrichtungen; und

einer Steuereinrichtung (BC) zum Erzeugen eines ersten Steuersignals, welches veranlaßt, daß das Paar der Ausgabepuffereinrichtungen (B1, B2) den Hochimpedanzzustand eingeht, bevor das Angleichsignal angelegt wird an die Angleicheinrichtung, und eines zweiten Steuersignals, welches veranlaßt, daß das Paar der Ausgabepuffereinrichtung (B1, B2) den Niedrigimpedanzzustand eingeht, nachdem das Angleichsignal ausgeschaltet ist.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuereinrichtung (BC) eine Schaltung beinhaltet zum Empfangen eines Adressenübergangs- Erfassungssignals (φATD), das erzeugt wird, wenn die Adresse übergeht, zum Ausgeben des Angleichssignals, nachdem das erste Steuersignal ausgegeben ist, und danach Erzeugen des zweiten Steuersignals, nachdem das Angleichsignal ausgeschaltet ist.

3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Angleicheinrichtung (Tr0) ein Steuerelement ist, das angeschlossen ist zwischen einem Paar von Datenleitungen (D, D< quer> ), zum Kurzschließen des Paares von Datenleitungen (D, D< quer> ), wenn das Angleichsignal angelegt wird an einen Angleichsteueranschluß.

4. Halbleiterspeichervorrichtung nach Anspruch 1, 2 und 3, wobei die Ausgabeeinrichtung (Tr1, TR2) erste und zweite Steuerelemente (Tr1, Tr2) beinhaltet, die seriell angeschlossen sind zwischen einem Hochspannungsseiten- Leistungsversorgungsanschluß und einem Niedrigspannungsseiten-Leistungsversorgungsanschluß, ein Steueranschluß des ersten Steuerelements (Tr1) verbunden ist mit einem Ausgabeanschluß der einen des Paars von Halteeinrichtungen (L1, L2), und ein Steueranschluß des zweiten Steuerelements (Tr2) verbunden ist mit einem Ausgabeanschluß des weiteren des Paares der Halteeinrichtungen (L1, L2)

5. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet daß die Ausgabeeinrichtung (Tr1, Tr2) in Reihe angeschlossen ist zwischen einem Hochspannungsseiten- Leistungsversorgungsanschluß und einem Niedrigspannungsseiten-Leistungsversorgungsanschluß, ein Steueranschluß des ersten Steuerelements (Tr1) angeschlossen ist an einen Ausgabeanschluß des einen des Paares von Halteeinrichtungen, und ein Steueranschluß des zweiten Steuerelements verbunden ist mit einem Ausgabeanschluß des weiteren des Paares von Halteeinrichtungen.

6. Halbleiterspeichervorrichtung nach Anspruch 1, 2, 4 oder 5, dadurch gekennzeichnet, daß die Ausgabepuffereinrichtung (B1, B2) ein Drei-Zustands-Puffer ist, der den Hochimpedanzzustand einnimmt, wenn das erste Steuersignal angelegt ist, und den Niedrigimpedanzzustand annimmt, wenn das zweite Steuersignal angelegt ist, und eines von Niedrigund Hochpegelsignalen auf dem Paar von Datenleitungen ausgibt.