DE69119511T2

DE69119511T2 - Schnelle Ausgangspufferschaltung mit Vorverschiebung des Ausgangsspannungspegels

Info

Publication number: DE69119511T2
Application number: DE69119511T
Authority: DE
Inventors: Hiroyuki Goto
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: Micron Memory Japan Ltd
Priority date: 1990-08-09
Filing date: 1991-08-08
Publication date: 1997-01-02
Anticipated expiration: 2011-08-09
Also published as: DE69119511D1; US5151621A; KR920005493A; EP0471289A1; KR950002077B1; JP2900559B2; JPH0494212A; EP0471289B1

Description

Schnelle Ausgangspufferschaltung mit vorverschiebung des Ausgangsspannungspegels
Diese Erfindung betrifft eine Ausgangspuffereinheit und insbesondere eine Ausgangspuffereinheit mit vorverschiebung eines Ausgangsspannungspegels zur Geschwindigkeitserhöhung.
Ein typisches Beispiel einer in einer Halbleiterspeichervorrichtung eingebauten Ausgangspuffereinheit ist in Fig. 1 dargestellt und weist im wesentlichen eine Steuerschaltung 1 und eine Treiberschaltung 2 auf. Die Steuerschaltung 1 ist durch zwei NAND-Gatter 1a und 1b, eine Invertierungsschaltung 1c und ein NOR-Gatter 1d ausgeführt. Das NAND-Gatter 1a mit zwei Eingängen wird mit einem Chipauswahlsignal CS hohen aktiven Spannungspegels und mit einem Schreibaktivierungssignal WE niedrigen aktiven Spannungspegels versorgt, und das NAND-Gatter 1a mit zwei Eingängen erhält ein Freigabesignal niedrigen aktiven Spannungspegels, wenn die Halbleiterspeichervorrichtung in eine Auslesephase der Operation eintritt. Das NAND-Gatter 1b und das NOR-Gatter 1d sind von dem Typ mit zwei Eingangsknoten, und ein internes Auslesedatensignal DB wird sowohl an das NAND- als auch das NOR-Gatter ib und 1d verteilt. Das Freigabesignal wird zum NOR-Gatter ld direkt und zum NAND-Gatter 1b über die Invertierungsschaltung 1c geschickt. Aus diesem Grund werden das NOR-Gatter 1d und das NAND-Gatter 1b in Anwesenheit des Freigabesignais niedrigen aktiven Spannungspegels gleichzeitig aktiviert und sprechen auf das interne Auslesedatensignal DB an. Wenn nämlich das interne Auslesedatensignal DB auf hohem Spannungspegel ist, der einem logischen "1"-Pegel entspricht, erhalten sowohl das NAND-Gatter 1b als auch das NOR-Gatter 1d entsprechende Ausgangssignale des niedrigen Spannungspegels. Jedoch verschieben in Anwesenheit des internen Auslesedatensignals DB niedrigen Spannungspegels oder logischen "0"-Pegels sowohl das NAND-Gatter 1b als auch das NOR-Gatter 1d die entsprechenden Ausgangssignale auf den hohen Spannungspegel.
Die Treiberschaltung 2 ist durch eine zwischen einer Quelle mit positivem Spannungspegel Vcc und einem Masseknoten gekoppelte Reihenschaltung aus einem P-Kanal-Verstärkungsfeldeffekttransistor 2a und einem N-Kanal-Verstärkungsfeldeffekttransistor 2b ausgeführt. Der gemeinsame Drain-Knoten 2c ist an einen Ausgangspin 3 und ebenso an eine Reihenschaltung aus Invertierungsschaltungen 4a, 4b und 4c gekoppelt. Die Ausgangssignale werden von dem NAND-Gatter 1b und dem NOR- Gatter 1d jeweils zu dem P-Kanal-Verstärkungsfeldeffekttransistor 2a und dem N-Kanal-Verstärkungsfeldeffekttransistor 2b geschickt, und der P-Kanal-Verstärkungsfeldeffekttransistor 2a und der N-Kanal-Verstärkungsfeldeffekttransistor 2b schalten komplementär ein und aus, um den Spannungspegel am gemeinsamen Drain-Knoten 2c zu ändern. Die Treiberschaltung 2 soll eine große Menge der mit dem Ausgangspin 3 gekoppelten parasitären Kapazität breit steuern, und aus diesem Grund haben sowohl der P-Kanal-Verstärkungsfeldeffekttransistor 2a als auch der N-Kanal-Verstärkungsfeldeffekttransistor 2b eine große Abmessung.
Es wird nun angenommen, daß ein Adreßsignal zur Zeit tl in der Auslesephase der Operation eine Adresse ändert, die Halbleiterspeichervorrichtung das Auslesen eines Datenbits mit logischem "0"-Pegel aus einer durch die neue Adresse angegebenen Speicherzelle erlaubt, und das interne Auslesedatensignal zur Zeit t2 abfällt. Wie vorstehend beschrieben, ist das Freigabesignal bereits zum NAND-Gatter 1b und zum NOR- Gatter 1d geschickt worden, und das NAND-Gatter 1b und das NOR-Gatter 1d erzeugen die jeweiligen Ausgangssignale mit hohem Spannungspegel. Die Ausgangssignale mit hohem Spannungspegel verschieben den N-Kanal-Verstärkungsfeldeffekttransistor 2b in den eingeschalteten Zustand, und der P-Kanal-Verstärkungsfeldeffekttransistor 2a wird in den ausgeschalteten Zustand verschoben. Da eine große Menge parasitärer Kapazität mit der Gate-Elektrode jedes groß bemessenen Teiltransistors 2a und 2b der Treiberschaltung 2 gekoppelt ist, ist die Schaltgeschwindigkeit relativ klein, und eine längere Zeit vergeht, bis zur Zeit t3 der gemeinsame Drain-Knoten 2c einen unterscheidenden Spannungspegel von beispielsweise 0,8 Volt für eine TTL-Schnittstelle erreicht. Auf diese Weise hat die Ausgangspuffereinheit vom Stand der Technik ein Problem mit der niedrigen Operationsgeschwindigkeit.
Ein anderes Problem, das inhärent mit der Ausgangspuffereinheit vom Stand der Technik verbunden ist, ist das in der Quelle mit positivem Spannungspegel Vcc und dem Masseknoten erzeugte Rauschen. Dies aufgrund der Tatsache, daß die groß bemessenen Teiltransistoren 2a und 2b erlauben, daß eine große Strommenge zwischen der Quelle mit positivem Spannungspegel Vcc und dem Masseknoten fließt. Die große Strommenge ist die Ursache für das unerwünschte Rauschen.
Es ist deshalb eine wichtige Aufgabe der vorliegenden Erfindung, eine Ausgangspuffereinheit bereitzustellen, die frei ist von den mit der Ausgangspuffereinheit vom Stand der Technik inhärent verbundenen Problemen.
Um diese Ziele zu erreichen, schlägt die vorliegende Erfindung eine Vorverschiebung des Spannungspegels an einem gemeinsamen Drain-Knoten einer Treiberschaltung vor.
Gemäß der vorliegenden Erfindung wird eine Ausgangspuffereinheit bereitgestellt, die folgendes aufweist:
a) eine auf ein Eingangssignal ansprechende Steuerschaltung zur Bildung eines ersten Steuersignals,
b) eine Treiberschaltung, die durch eine Reihenschaltung aus einem ersten Transistor eines ersten Kanalleitungstyps und einem zweiten Transistor eines zum ersten Kanalleitungstyp entgegengesetzten zweiten Kanalleitungstyps ausgeführt ist, wobei der erste und der zweite Transistor komplementär zwischen einem eingeschalteten und einem ausgeschalteten Zustand verschoben werden, um ein Ausgangssignal an einem Ausgangsknoten zwischen dem ersten und dem zweiten Transistor zu erzeugen,
c) eine Halteschaltung, die vorübergehend ein von dem Ausgangsknoten geliefertes, vorheriges Ausgangssignal speichert und ein zweites Steuersignal erzeugt, und
d) eine Verschiebungsschaltung, die einen mit dem ersten Steuersignal gekoppelten ersten Eingangsanschluß, einen mit dem zweiten Steuersignal gekoppelten zweiten Eingangsanschluß und einen mit der Gate-Elektrode des ersten und des zweiten Transistors gekoppelten Ausgangsanschluß hat und die auf ein Zeitsignal anspricht, um in einer ersten Operationsphase das zweite Steuersignal zu dem ersten und dem zweiten Transistor zu transferieren, wobei die Verschiebungsschaltung in einer zweiten Operationsphase nach der ersten Operationsphase das erste Steuersignal zu dem ersten und dem zweiten Transistor schickt, wobei das zweite Steuersignal in der ersten Phase einen solchen Pegel hat, daß das Ausgangssignal zwischen dem hohen Logikpegel und dem niedrigen Logikpegel eingestellt ist.
Die Merkmale und Vorteile der Ausgangsschaltung gemäß der vorliegenden Erfindung werden aus der folgenden Beschreibung besser verständlich, die in Zusammenhang mit den beiliegenden Zeichnungen vorgenommen wird, in denen:
Fig. 1 ein Schaltplan ist, der die Anordnung der in einer Halbleiterspeichervorrichtung eingebauten Ausgangspuffereinheit vom Stand der Technik zeigt;
Fig. 2 ein Zeitablaufdiagramm ist, das das Schaltkreisverhalten der Ausgangspuffereinheit vom Stand der Technik zeigt;
Fig. 3 ein Schaltplan ist, der die Anordnung der in einer Halbl eiterspeichervorrichtung eingebauten Ausgangspuffereinheit gemäß der vorliegenden Erfindung zeigt;
Fig. 4 ein Zeitablaufdiagramm ist, das das Schaltkreisverhalten der in Fig. 3 gezeigten Ausgangspuffereinheit zeigt;
Fig. 5 ein Schaltplan ist, der die Anordnung einer weiteren Ausgangspuffereinheit gemäß der vorliegenden Erfindung zeigt;
Fig. 6 ein Schaltplan ist, der die Anordnung eines Dreizustands-NAND-Gatters zeigt, das in der in Fig. 5 gezeigten Ausgangspuffereinheit eingebaut ist;
Fig. 7 ein Schaltplan ist, der die Anordnung eines Dreizustands-NOR-Gatters zeigt, das in der in Fig. 5 gezeigten Ausgangspuffereinheit eingebaut ist; und
Fig. 8 ein Schaltplan ist, der die Anordnung einer Dreizustands-Invertierungsschaltung zeigt, die in der in Fig. 5 gezeigten Ausgangspuffereinheit eingebaut ist.
Mit Bezug auf Fig. 3 der Zeichnungen ist eine Halbleiterspeichervorrichtung, die mit einer die vorliegende Erfindung verkörpernden Ausgangspuffereinheit 31 ausgestattet ist, auf einem Halbleiterchip 32 hergestellt und weist ferner eine Adreßänderung-Unterscheidungsschaltung 33, eine Adreßeinheit 34 und eine Speicherzellenanordnung 35 auf. Die Adreßänderung- Unterscheidungsschaltung 33 triggert in der Regel eine Zeitsignalerzeugungsschaltung (nicht gezeigt), und die Anordnung ist Fachleuten gut bekannt. Obwohl andere periphere Einheiten ferner in der Halbleiterspeichervorrichtung eingebaut sind, sind sie in Fig. 3 nicht gezeigt, da die anderen peripheren Einheiten weniger wichtig sind, um das Wesentliche der vorliegenden Erfindung zu verstehen. In der folgenden Beschreibung wird angenommen, daß logisch "1" und logisch "0" jeweils einem hohen Spannungspegel von ungefähr 5 Volt und dem Massespannungspegel entsprechen.
Die Ausgangspuffereinheit 31, die die erste Ausführungsform ausführt, weist im wesentlichen eine Steuerschaltung 31a, eine Treiberschaltung 31b, eine Reihenschaltung aus Invertierungsschaltungen 31c, eine Halteschaltung (nachfolgend bistabile Kippschaltung genannt) 31d und eine Verschiebungsschaltung 31e auf. Jedoch sind die Steuerschaltung 31a, die Treiberschaltung 31b und die Reihenschaltung 31c denjenigen der Ausgangspuffereinheit vom Stand der Technik ähnlich, und aus diesem Grund sind die Schaltungskomponentenelemente mit den in Fig. 1 verwendeten gleichen Bezugszeichen ohne detaillierte Beschreibung versehen. In diesem Beispiel bilden das Ausgangssignal des NAND- Gatters 1b und das Ausgangssignal des NOR-Gatters 1d zusammen ein erstes Steuersignal, und der P-Kanal-Verstärkungsfeldeffekttransistor 2a und der N-Kanal-Verstärkungsfeldeffekttransistor 2b dienen jeweils als erster und als zweiter Transistor. Da in Anwesenheit des Freigabesignals ein NAND- Gatter und ein NOR-Gatter als Invertierungsschaltungen dienen, gibt das erste Steuersignal das komplementäre Bit eines Datenbits an, das das von der Speicherzellenanordnung 35 zugeführte interne Auslesedatensignal DB angibt.
Die bistabile Kippschaltung 31d weist zwei Invertierungsschaltungen 31da und 31db auf, und der Eingangsknoten der einen Invertierungsschaltung 31da und 31db ist mit dem Ausgangsknoten der anderen Invertierungsschaltung 31db und 31da gekoppelt, um eine Flipflop-Anordnung zu bilden. Der Ausgangsknoten der Invertierungsschaltung 4b ist mit dem Eingangsknoten der Invertierungsschaltung 31da gekoppelt, und ein Ausgangsdatensignal am gemeinsamen Drain-Knoten 2c ist in der bistabilen Kippschaltung 31d gespeichert. Der Ausgangsknoten der Invertierungsschaltung 31da ist ferner parallel mit dem Eingangsknoten der Invertierungsschaltungen 31dc und 31dd gekoppelt, und die Ausgangssignale der Invertierungsschaltungen 31dc und 31dd dienen als ein zweites Steuersignal. Das zweite Steuersignal entspricht dem von dem gemeinsamen Drain-Knoten 2c zugeführten Ausgangsdatensignal.
Die Verschiebungsschaltung 31e weist zwischen der Steuerschaltung 31a und der Treiberschaltung 31b gekoppelte erste Transfergatter 31ea und 31eb und zwischen der bistabilen Kippschaltung 31d und der Treiberschaltung 31b gekoppelte zweite Transfergatter 31ec und 31ed auf. Jedes erste und zweite Transfergatter 31ea bis 31ed besteht aus einer Parallelschaltung eines P-Kanal-Verstärkungsfeldeffekttransistors und eines N-Kanal-Verstärkungsfeldeffekttransistors, und die ersten Transfergatter 31ea und 31eb und die zweiten Transfergatter 31ec und 31ed haben jeweils einen mit der Steuerschaltung 31a gekoppelten ersten Eingangsanschluß und einen mit der bistabilen Kippschaltung 31d gekoppelten zweiten Eingangsanschluß Die Adreßänderung-Unterscheidungsschaltung 33 erzeugt bei der durch das Adreßsignal angezeigten Änderung der Adresse ein Zeitpulssignal PS, und das Zeitpulssignal PS wird für eine vorgegebene Zeitdauer in dem hohen Spannungspegel gehalten. Während das Zeitpulssignal PS sich in dem hohen Spannungspegel befindet, bleibt die Ausgangspuffereinheit 31 in einer ersten Operationsphase. Wenn das Zeitpulssignal PS von dem hohen Spannungspegel wieder in den niedrigen Spannungspegel übergeht, tritt die Ausgangspuffereinheit 31 in eine zweite Operationsphase ein. Eine Invertierungsschaltung 31ee erhält das komplementäre Signal des Zeitpulssignals PS, und die ersten und zweiten Transfergatter 31ea bis 31ed sprechen auf das Zeitpulssignal PS und dessen komplementäres Signal an. Während nämlich das Zeitsteuersignal PS in dem hohen Spannungspegel bleibt, schalten die zweiten Transfergatter 31ec und 31ed ein, um das zweite Steuersignal zur Treiberschaltung 31b zu transferieren, und die ersten Transfergatter 31ea und 31eb bleiben ausgeschaltet. Wenn jedoch das Zeitpulssignal PS in den niedrigen Spannungspegel zurückfällt, schalten die ersten Transfergatter 31ea und 31eb ein, um das erste Steuersignal zur Treiberschaltung 31b zu transferieren, und die zweiten Transfergatter 31ec und 31ed schalten aus. Auf diese Weise koppelt die Verschiebungsschaltung 31e in der ersten Operationsphase die bistabile Kippschaltung 31d zur Treiberschaltung 31b und koppelt dann in der zweiten Operationsphase die Steuerschaltung 31a zur Treiberschaltung 31b.
Nachstehend erfolgt mit Bezug auf Fig. 4 die Beschreibung des Schaltkreisverhaltens der Halbleiterspeichervorrichtung. Es wird nun angenommen, daß zu einer Zeit tu das Adreßsignal von der vorherigen Adresse, die einer Speicherzelle zugeordnet ist, die ein Datenbit mit logischem "1"-Pegel speichert, zu einer neuen Adresse übergeht, die einer Speicherzelle zugeordnet ist, die ein Datenbit mit logischem "0"-Pegel speichert, daß die bistabile Kippschaltung 31d das Ausgangsdatensignal, das den logischen "1"-Pegel angibt, bereits gespeichert hat, und daß die Invertierungsschaltungen 31dc und 31dd das zweite Steuersignal mit hohem Spannungspegel erzeugen.
Zur Zeit t12 hebt die Adreßänderung-Unterscheidungsschaltung 33 das Zeitpulssignal PS auf den hohen Spannungspegel, und die Invertierungsschaltung 31ee erzeugt das komplementäre Signal des Zeitpulssignals PS. Jedoch erreicht das interne Auslesedatensignal DB, das das neue Datenbit mit logisch "0" angibt, die Steuerschaltung 31a zur Zeit t12 nicht. Das Zeitpulssignal PS mit hohem Spannungspegel und dessen komplementäres Signal lassen die ersten Transfergatter 31ea und 31eb angeschaltet und erlauben ein Einschalten der zweiten Transfergatter 31ec und 31ed. Dann transferieren die zweiten Transfergatter 31ec und 31ed das zweite Steuersignal zu den Gate-Elektroden des P-Kanal-Verstärkungsfeldeffekttransistors 2a und des N-Kanal-Verstärkungsfeldeffekttransistors 2b. Mit dem zweiten Steuersignal mit hohem Spannungspegel wird der N-Kanal-Verstärkungsfeldeffekttransistor 2b in einen eingeschalteten Zustand verschoben und der P-Kanal-Verstärkungsfeldeffekttransistor 2a wird in einen ausgeschalteten Zustand verschoben. Dann gehen der gemeinsame Drain-Knoten 2c und dementsprechend der Ausgangspin 3 bis auf ungefähr 1,5 Volt nach unten. Somit wird der Ausgangspin 3 auf einen Zwischenspannungspegel vorverschoben, bevor ihn das interne Auslesedatensignal DB erreicht, das das neue Datenbit mit logischem "0"-Pegel angibt. Nachdem der Ausgangspin 3 auf den Zwischenspannungspegel von ungefähr 1,5 Volt zurückgefallen ist, ereicht das interne Auslesedatensignal DB die Steuerschaltung 31a, und das NAND-Gatter 1b und das NOR-Gatter 1d erhalten das erste Steuersignal mit hohem Spannungspegel.
Zur Zeit t13 geht das Zeitpulssignal PS vom hohen Spannungspegel wieder in den niedrigen Spannungspegel zurück, und das Zeitpulssignal mit niedrigem Spannungspegel und dessen komplementäres Signal lassen die zweiten Transfergatter 31ec und 31ed ausschalten. Jedoch schalten die ersten Transfergatter 31ea und 31eb ein und das erste Steuersignal mit hohem Spannungspegel wird an die Gate-Elektrode des P-Kanal- Verstärkungsfeldeffekttransistors 2a und die Gate-Elektrode des N-Kanal-Verstärkungsfeldeffekttransistors 2b geschickt. Dann schaltet der P-Kanal-Verstärkungsfeldeffekttransistor 2a vollständig aus und der N-Kanal-Verstärkungsfeldeffekttransistor 2b schaltet ganz ein. Aus diesem Grund geht der gemeinsame Drain-Knoten 2c und dementsprechend der Ausgangspin 3 von dem Zwischenspannungspegel von ungefähr 1,5 Volt auf den Massespannungspegel nach unten. Der gemeinsame Drain-Knoten 2c und der Ausgangspin 3 überschreiten den Unterscheidungspegel der TTL-Schnittstelle zur Zeit t14, und die Zeitdauer T11 von Ankunft des internen Auslesedatensignals DB bis zum Unterscheidungspegel von 0,8 Volt ist im Vergleich mit dem T1 der Ausgangspuffereinheit vom Stand der Technik (siehe Fig. 2) sicherlich geschrumpft. Der Zwischenspannungspegel ist durch Regelung der Pulsbreite des Zeitpulssignals PS steuerbar und der Grund, warum der Zwischenspannungspegel auf ungefähr 1,5 Volt eingestellt ist, ist der, daß 1,5 Volt der Mittelpunkt zwischen den Unterscheidungspegeln der TTL-Schnittstelle ist, die 2,2 Volt und 0,8 Volt betragen.
Wenn das interne Auslesedatensignal DB vom logischen "0"- Pegel in den logischen "1"-Pegel übergeht, werden der gemeinsame Drain-Knoten 2c und dementsprechend auch der Ausgangspin 3 zu dem Zwischenspannungspegel verschoben und gehen danach auf den hohen Spannungspegel von 5 Volt hoch. Da der Zwischenspannungspegel auf den Mittelpunkt zwischen den zwei Unterscheidungspegeln der TTL-Schnittstelle eingestellt ist, werden die vorstehend beschriebenen Vorteile ebenfalls erreicht.
Wie aus der vorangehenden Beschreibung zu verstehen ist, überschreitet das Ausgangsdatensignal, das das neue Datenbit angibt, schnell die Unterscheidungspegel, und die Ausgangspuffereinheit gemäß der vorliegenden Erfindung verbessert eine Zugriffsgeschwindigkeit einer externen elektronischen Vorrichtung. überdies ändert sich der Spannungspegel am Ausgangspin 3 schrittweise zwischen dem hohen Spannungspegel und dem Massespannungspegel über den Zwischenspannungspegel und aus diesem Grund ist die in den Masseknoten hineinfließende Strommenge pro Zeiteinheit sicherlich verringert. Dies verhindert das unerwünschte Rauschen der Quelle mit positivem Spannungspegel Vcc und des Masseknotens.
Mit Blick auf Fig. 5 der Zeichnungen weist eine die vorliegende Erfindung verkörpernde, andere Ausgangspufferschaltung im wesentlichen eine Steuerschaltung 41a, eine Treiberschaltung 41b, eine Reihenschaltung aus Invertierungsschaltungen 41c, eine bistabile Kippschaltung 41d und eine Verschiebungsschaltung 41e auf. Die Verschiebungsschaltung 41e der zweiten Ausführungsform ist teilweise aus einem NAND- Gatter 41aa und einem NOR-Gatter 41ab der Steuerschaltung 41a und teilweise aus den Invertierungsschaltungen 41da und 41db der bistabilen Kippschaltung 41d hergestellt. Jedoch sind andere Schaltungskomponentenelemente denjenigen der ersten Ausführungsform ähnlich und aus diesem Grund bezeichnen die für die erste Ausführungsform verwendeten gleichen Bezugszeichen jeweils die entsprechenden Elemente der zweiten Ausführungsform.
Im einzelnen ist das NAND-Gatter 41aa von dem in Fig. 6 gezeigten Dreizustandstyp und weist eine zwischen der Quelle mit positivem Spannungspegel Vcc und dem Masseknoten gekoppelte Reihenschaltung aus zwei P-Kanal-Verstärkungsfeldeffekttransistoren Qp1 und Qp2 und drei N-Kanal-Verstärkungsfeldeffekttransistoren Qn3, Qn4 und Qn5, einen parallel mit dem P-Kanal-Verstärkungsfeldeffekttransistor Qp2 gekoppelten P-Kanal-Verstärkungsfeldeffekttransistor Qp6 und eine Invertierungsschaltung IN61 auf. Die zwei P-Kanal verstärkungsfeldeffekttransistoren Qp2 und Qp6 und die zwei N- Kanal-Verstärkungsfeldeffekttransistoren Qn3 und Qn4 führen eine NAND-Operation aus, und der P-Kanal-Verstärkungsfeldeffekttransistor Qp1 und der N-Kanal-Verstärkungsfeldeffekttransistor Qn5 zwingen das NAND-Gatter 41aa, in einen Hochimpedanzzustand einzutreten. In dem Hochimpedanzzustand kann das NAND-Gatter 41aa auf das interne Auslesedatensignal DB nicht ansprechen, da in Anwesenheit des Zeitpulssignals PS mit hohem Spannungspegel der P-Kanal-Verstärkungsfeldeffekttransistor Qp1 und der N-Kanal-Verstärkungsfeldeffekttransistor Qn5 die Feldeffekttransistoren Qp2, Qn3, Qn4 und Qp6 sowohl von der Quelle mit positivem Spannungspegel Vcc als auch von dem Masseknoten isolieren. Der P-Kanal-Verstärkungsfeldeffekttransistor Qp1, der N-Kanal-Verstärkungsfeldeffekttransistor Qn5 und die Invertierungsschaltung IN61 bilden einen Teil der Verschiebungsschaltung 41e.
Gleichermaßen ist das NOR-Gatter 41ab von dem in Fig. 7 gezeigten Dreizustandstyp und weist eine zwischen der Quelle mit positivem Spannungspegel Vcc und dem Masseknoten gekoppelte Reihenschaltung aus drei P-Kanal-Verstärkungsfeldeffekttransistoren Qp11, Qp12 und Qp13 und zwei N-Kanal- Verstärkungsfeldeffekttransistoren Qn14 und Qn15, einen parallel mit dem N-Kanal-Verstärkungsfeldeffekttransistor Qn14 gekoppelten N-Kanal-verstärkungsfeldeffekttransistor Qn16 und eine Invertierungsschaltung IN71 auf. Die P-Kanal verstärkungsfeldeffekttransistoren Qp12 und Qp13 und die N- Kanal-verstärkungsfeldeffekttransistoren Qn14 und Qn16 führen eine NOR-Operation aus, und der P-Kanal-Verstärkungsfeldeffekttransistor Qp11 und der N-Kanal-Verstärkungsfeldeffekttransistor Qn15 isolieren bei Anwesenheit des Zeitpulssignals mit hohem Spannungspegel das NOR-Gatter 41ab sowohl von der Quelle mit positivem Spannungspegel Vcc als auch von dem Masseknoten. Aus diesem Grund bilden der P-Kanal-Verstärkungsfeldeffekttransistor Qp11 und der N-Kanal-Verstärkungsfeldeffekttransistor Qn15 auch einen Teil der Verschiebungsschaltung 41e.
Jede Invertierungsschaltung 41da und 41db ist vom Dreizustandstyp und weist, wie in Fig. 8 gezeigt, eine Reihenschaltung aus zwei P-Kanal-Verstärkungsfeldeffekttransistoren Qp21 und Qp22 und zwei N-Kanal-Verstärkungsfeldeffekttransistoren Qn22 und Qn24 und eine Invertierungsschaltung IN81 auf. Der P-Kanal-Verstärkungsfeldeffekttransistor Qp22 und der N-Kanal-Verstärkungsfeldeffekttransistor Qn23 führen eine Invertierungsoperation aus, und der P-Kanal-Verstärkungsfeldeffekttransistor Qp21 und der N-Kanal-Verstärkungsfeldeffekttransistor Qn24 isolieren bei Abwesenheit des Zeitpulssignals PS mit hohem Spannungspegel die Feldeffekttransistoren Qp22 und Qn23 sowohl von der Quelle mit postivem Spannungspegel Vcc als auch von dem Masseknoten. Mit anderen Worten, der P-Kanal-Verstärkungsfeldeffekttransistor Qp21 und der N-Kanal-Verstärkungsfeldeffekttransistor Qn24 zwingen die Invertierungsschaltung 41da oder 41db, in einen Hochimpedanzzustand einzutreten, und bilden dementsprechend einen Teil der Verschiebungschaltung 41e.
Während in Betrieb das Zeitpulssignal PS in dem hohen Spannungspegel bleibt, werden das NAND-Gatter 41aa und das NOR-Gatter 41ab in den Hochirnpedanzzustand gezwungen, und die Invertierungsschaltungen 41da und 41db werden aktiviert, urn das zweite Steuersignal zur Treiberschaltung 41b zu schicken. Mit dem zweiten Steuersignal werden der gemeinsame Drain- Knoten 2c und der Ausgangsknoten 3 auf den Zwischenspannungspegel vorverschoben. Wenn jedoch das Zeitpulssignal PS vorn hohen Spannungspegel wieder in den niedrigen Spannungspegel zurückgeht, treten die Invertierungsschaltungen 41da und 41db in den Hochimpedanzzustand ein, und das NAND-Gatter 41aa und das NOR-Gatter 41ab werden aktiviert, um das erste Steuersignal zur Treiberschaltung 41b zu schicken. Daher überschreitet der gemeinsame Drain-Knoten 2c und der Ausgangsknoten 3 schnell einen der Unterscheidungspegel und die Operationsgeschwindigkeit ist wie bei der ersten Ausführungsform erhöht. Die verschiebungsschaltung 41e ist durch die Dreizustandsschaltungen 41aa, 41ab&sub1; 41da und 41db ausgeführt und kein Transfergatter ist zwischen der Steuerschaltung 41a, der bistabilen Kippschaltung 41d und der Treiberschaltung 41b gekoppelt. Dies beschleunigt die Ausbreitung des ersten und des zweiten Steuersignals und die Operationsgeschwindigkeit ist weiter erhöht.
Obwohl spezielle Ausführungsformen der vorliegenden Erfindung gezeigt und beschrieben worden sind, ist es für Fachleute offensichtlich, daß verschiedene Änderungen und Abwandlungen vorgenommen werden können, ohne von dem Bereich der vorliegenden Erfindung, wie in den beiligenden Ansprüchen definiert, abzuweichen.

Claims

1. Ausgangspuffereinheit mit:

a) einer auf ein Eingangssignal (DB) mit hohem oder niedrigem Logikpegel ansprechenden Steuerschaltung (31a; 41a) zum Bilden eines ersten Steuersignals, und

b) einer Treiberschaltung (31b; 41b), die durch eine Reihenschaltung aus einem ersten Transistor (2a) eines ersten Kanalleitungstyps und einem zweitentransistor (2b) eines zum ersten Kanalleitungsstyp entgegengesetzten zweiten Kanalleitungstyps ausgeführt ist, wobei der erste und der zweite Transistor komplementär zwischen einem eingeschalteten und einem ausgeschalteten Zustand verschoben werden, um an einem Ausgangsknoten (2c) zwischen dem ersten und dem zweiten Transistor ein Ausgangssignal zu erzeugen, gekennzeichnet durch

c) eine Halteschaltung (31d; 41d), die temporär ein vorausgehendes, von dem Ausgangsknoten geliefertes Ausgangssignal speichert und ein zweites Steuersignal erzeugt, und

d) eine Verschiebungsschaltung (31e; 41e), die einen mit dem ersten Steuersignal gekoppelten ersten Eingangsanschluß, einen mit dem zweiten Steuersignal gekoppelten zweiten Eingangsanschluß und einen mit den Gates des ersten und des zweiten Transistors gekoppelten Ausgangsanschluß hat und auf ein zeitsignal (PS) anspricht, um das zweite Steuersignal in einer ersten operationsphase zu dem ersten und dem zweiten Transistor zu transferieren, wobei die Verschiebungsschaltung in einer zweiten Operationsphase nach der ersten Operationsphase das erste Steuersignal zu dem ersten und dem zweiten Transistor schickt, wobei das zweite Steuersignal in der ersten Phase einen solchen Pegel hat, daß das Ausgangssignal zwischen dem hohen und dem niedrigen Logikpegel eingestellt ist.

2. Ausgangspuffereinheit nach Anspruch 1, in der das erste Steuersignal einen zum Eingangssignal entgegengesetzten Logikpegel hat und einen zum zweiten Steuersignal gleichen Logikpegel hat.

3. Ausgangspuffereinheit nach Anspruch 1 oder 2, in der die Halteschaltung (31d) in einer Flipflopanordnung angeordnete erste Invertierungsschaltungen (31da/31db) und zu dem Ausgangsknoten der Flipflopanordnung parallel gekoppelte zweite Invertierungsschaltungen (31dc/31dd) aufweist, wobei das zweite Steuersignal an den Ausgangsknoten der zweiten Invertierungsschaltungen (31dc/31dd) auftritt.

.4. Ausgangspuffereinheit nach einem der Ansprüche 1 bis 3, in der die Verschiebungsschaltung (31e) zwischen der Steuerschaltung (31a) und der Treiberschaltung (31b) gekoppelte erste Transfergattereinrichtungen (31ea/31eb) und zwischen der Halteschaltung (31d) und der Treiberschaltung (31b) gekoppelte zweite Transfergattereinrichtungen (31ec/31ed) aufweist, wobei das Zeitsignal (PS) die erste und die zweite Transfergattereinrichtung kornplementär zwischen einem eingeschalteten und einem ausgeschalteten Zustand verschiebt.

5. Ausgangspuffereinheit nach Anspruch 3, in der die Steuerschaltung (41a) ein auf das Eingangssignal (DB) ansprechendes Dreizustands-NAND-Gatter (41aa) und ein auf das Eingangssignal (DB) ansprechendes Dreizustands-NOR-Gatter (41ab) aufweist, wobei das Dreizustands-NAND-Gatter in einem aktiven Zustand und das Dreizustands-NOR-Gatter in einem aktiven Zustand das erste Steuersignal erzeugen, und in der die zweiten Invertierungsschaltungen der Halteschaltung (41d) Dreizustands-Invertierungsschaltungen (41da/41db) sind, wobei die Verschiebungsschaltung (41e) durch das Dreizustands-NAND-Gatter, das Dreizustands-NOR-Gatter und die fünfte Dreizustands-Invertierungsschaltung ausgeführt ist, die durch das Zeitsignal zwischen den aktiven Zuständen und den Hochimpedanzzuständen gesteuert werden.