DE69021230T2

DE69021230T2 - Halbleiter-Speichereinrichtung mit einer Ausgangsdaten-Puffereinheit, die entweder die normale Zugriffsbetriebsart oder die Testbetriebsart aufweist.

Info

Publication number: DE69021230T2
Application number: DE69021230T
Authority: DE
Inventors: Hiroyuki Koike
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1989-02-27
Filing date: 1990-02-27
Publication date: 1996-03-21
Anticipated expiration: 2010-02-28
Also published as: JPH02226589A; EP0385704B1; DE69021230D1; EP0385704A3; US4982380A; EP0385704A2

Description

GEBIET DER ERFINDUNG

Die Erfindung betrifft ein Halbleiter-Speicherbauelement und insbesondere ein solches Bauelement mit einer Ausgabedaten-Puffereinheit, die gemeinsam von einer normalen Zugriffsbetriebsart und einer Prüfbetriebsart benutzt wird.

BESCHREIBUNG DES STANDES DER TECHNIK

Ein typisches Beispiel für eine Ausgabedaten-Puffereinheit ist in Fig. 1 der Zeichnungen veranschaulicht und weist hauptsächlich eine Ausgabedaten-Pufferschaltung 1 und einen Multiplexer 2 auf. Die Ausgabedaten-Puffereinheit wird gemeinsam von einer normalen Zugriffsbetriebsart und einer Prüfbetriebsart benutzt, und der Multiplexer 2 ist mit zwei Datensignalwegen Ph1 und Ph2 gekoppelt. Der erste Datensignalweg Ph1 überträgt ein Datensignal mit einem Datenbit, das aus der Speicherzellmatrix in der normalen Zugriffsbetriebsart ausgelesen wird, und der zweite Datenweg Ph2 wird in der Prüfbetriebsart verwendet.
Der erste Datenweg Ph1 ist mit einem Verschiebe-Gate TRS1 gekoppelt, das aus einem p-Kanal-Feldeffekttransistor QP1 und einem N-Kanal-Feldeffekttransistor QN2 besteht; ferner ist das Verschiebe-Gate TRS1 mit einer Reihenkombination aus Inverterschaltungen INV1 und INV2 gekoppelt. Die Inverterschaltungen INV1 und INV2 sind an ihren Ausgabeknoten mit Verschiebe-Gates TRS2 bzw. TRS3 gekoppelt, und die Verschiebe-Gates TRS2 und TRS3 sind jeweils durch eine Parallelkombination aus einem N-Kanal-Feldeffekttransistor QN2 oder QN3 und einem P-Kanal-Feldeffekttransistor QP2 oder QP3 realisiert. Zwischen einer Quelle mit positivem Spannungspegel Vdd und dem Eingabeknoten der Inverterschaltung INV1 ist ein P-Kanal-Feldeffekttransistor QP4 gekoppelt, der den positiven Spannungspegel Vdd zur Inverterschaltung INV1 bei Fehlen eines Betriebsarten-Umschaltsignals MD1 als Anzeige der Prüfbetriebsart (oder bei niedrigem Spannungspegel) führt. Nimmt jedoch das Betriebsarten-Umschaltsignal MD1 einen hohen Spannungspegel an, schaltet sich der P-Kanal-Feldeffekttransistor QP4 aus, und das Verschiebe-Gate TRS1 wird leitend, da das Betriebsarten-Umschaltsignal MD1 und sein komplementäres Signal CMD1 zu den N-Kanal- und P-Kanal-Feldeffekttransistoren QN1 bzw. QP1 geführt werden.
Zum Erzeugen des komplementären Betriebsarten-Umschaltsignals CMD ist eine Inverterschaltung INV3 (gemäß Fig. 2) in Zugehörigkeit zum Multiplexer 2 vorgesehen. Den N-Kanal-Feldeffekttransistoren QN2 und QN3 wird ein erstes Taktsignal CL1 zugeführt, während das komplementäre Taktsignal CCL1 den P- Kanal-Feldeffekttransistoren QP2 und QP3 zugeführt wird.
Der zweite Datenweg Ph2 ist direkt mit einem Verschiebe- Gate TRS5 und ferner über eine Inverterschaltung INV4 mit einem Verschiebe-Gate TRS6 gekoppelt, wobei die Verschiebe- Gates TRS5 und TRS6 jeweils durch eine Parallelkombination aus einem P-Kanal-Feldeffekttransistor QPS oder QP6 und einem N-Kanal-Feldeffekttransistor QN6 oder QN6 realisiert sind. Den N-Kanal-Feldeffekttransistoren QN5 und QN6 wird ein zweites Taktsignal CL2 zugeführt, während das komplementäre Taktsignal CCL2 den P-Kanal-Feldeffekttransistoren QP5 und QP6 zugeführt wird. Das erste oder zweite Taktsignal CL1 oder CL2 und sein komplementäres Signal werden durch eine Taktzeiterzeugungseinheit 3 gemäß Fig. 3 erzeugt, wobei die Taktzeiterzeugungseinheit 3 vier Inverterschaltungen INV5, INV6, INV7 und INV8, ein NAND-Gate NA1 und zwei NOR-Gates NR1 und NR2 aufweist. Ein Funktionssignal TOIZ als Anzeige einer Grundprüffunktion oder einer Drei-Zustands-Prüffunktion wird zur Inverterschaltung INV5 geführt. Das Funktionssignal TOIZ mit dem niedrigen Spannungspegel zeigt die Grundprüffunktion an, indessen das Funktionssignal TOIZ mit dem hohen Spannungspegel die Drei-Zustands-Prüffunktion anzeigt. In der Grundprüffunktion soll eine Diagnoseeinheit 4 (siehe Fig. 4) mehrere Datenbits untersuchen, die gleichzeitig aus einer (nicht gezeigten) Speicherzellmatrix ausgelesen werden, um ein Diagnosesignal TFAIL zu erzeugen. Haben alle Datenbits einen identischen logischen Pegel, wird das Diagnosesignal TFAIL auf den niedrigen Spannungspegel umgeschaltet, während das Diagnosesignal TFAIL den hohen Spannungspegel beibehält, wenn sich mindestens ein Datenbit von den anderen Datenbits unterscheidet. Das Diagnosesignal TFAIL wird für ein Ausgabedatensignal Dout mit entweder dem hohen oder dem niedrigen Spannungspegel verwendet. Ist andererseits für das Halbleiter- Speicherbauelement die Drei-Zustands-Prüffunktion hergestellt, zeigt das Ausgabedatensignal Dout mit dem hohem oder dem niedrigen Spannungspegel eine Übereinstimmung des logischen Pegels im hohen oder niedrigen Pegel an; unterscheidet sich jedoch mindestens ein Datenbit von den anderen Datenbits, wird eine solche Nichtübereinstimmung durch den hochohmigen Zustand des Ausgabeknotens Nout dargestellt. Das auf diese Weise die Grund- oder Drei-Zustands-Prüffunktion anzeigende Funktionssignal TOIZ wird zur Inverterschaltung INV5 geführt, und die Inverterschaltung INV5 liefert das komplementäre Funktionssignal CTOIZ.
Ein Prüfsignal PTEST wird zum NAND-Gate NA1 geführt, und das NAND-Gate NA1 erzeugt ein Ausgabesignal mit entweder dem hohen oder dem niedrigen Spannungspegel bei Vorhandensein des Prüfsignals PTEST mit dem hohen Spannungspegel; dagegen verbleibt das Ausgabesignal des NAND-Gates NA1 bei Fehlen des Prüfsignals PTEST fest auf dem hohen Spannungspegel. Erzeugt das NAND-Gate NA1 das Ausgabesignal mit dem hohen Spannungspegel, reagiert das NOR-Gate NR1 nie auf ein Taktzeitsteuersignal DLA, und das zweite Taktsignal CL2 sowie sein komplementäres Signal CCL2 verbleiben fest auf dem niedrigen bzw. dem hohen Pegel. Durch das zweite Taktsignal CL2 mit dem niedrigen Spannungspegel und das komplementäre Signal CCL2 werden die Verschiebe-Gates TRS5 und TRS6 zwangsweise im Ausschaltzustand gehalten, so daß kein Diagnosesignal TFAIL die Ausgabedaten-Pufferschaltung 1 erreicht. Ferner wird das Ausgabesignal mit dem hohen Spannungspegel zur Inverterschaltung INV6 geführt, und die Inverterschaltung INV6 führt das Signal mit niedriger Spannung zum NOR-Gate NR2, so daß das NOR-Gate NR2 auf das Taktzeitsignal DLA reagiert, um das erste Taktsignal CL1 und sein komplementäres Signal zu erzeugen. Durch das erste Taktsignal CL1 und sein komplementäres Signal können die Verschiebe-Gates TRS2 und TRS3 das in der normalen Zugriffsbetriebsart erzeugte Datensignal weiterleiten. Wird jedoch das Prüfsignal PTEST mit dem hohen Spannungspegel zum NAND-Gate NA1 geführt, erzeugt das NAND-Gate NA1 ein Ausgabesignal mit dem niedrigen Spannungspegel, und dieses Ausgabesignal mit dem niedrigen Spannungspegel bewirkt eine Erzeugung des zweiten Taktsignals CL2 und seines komplementären Signals CCL2 für die Verschiebe-Gates TRS5 und TRS6 sowie eine Isolierung der Ausgabedaten-Pufferschaltung 1 vom Datensignal, das aus einer Speicherzelle in der normalen Betriebsart zugeführt wird.
Unter erneutem Bezug auf Fig. 1 der Zeichnungen weist die Ausgabedaten-Pufferschaltung 1 zwei N-Kanal-Entladetransistoren QN7 und QNB, zwei NOR-Gates NR3 und NR4, zwei NAND- Gates NA2 und NA3 sowie drei Inverterschaltungen INV9, INV10 und INV11 auf. Da das erste oder zweite Taktsignal CL1 oder CL2 komplementär zwischen dem hohen und niedrigen Spannungspegel im Hinblick auf das Taktzeitsteuersignal DLA geändert wird, werden auch die Entladetransistoren QN7 und QNB sowie die Verschiebe-Gates TRS2, TRS3, TRS5 und TRS6 komplementär zwischen dem Ein- und Ausschaltzustand umgeschaltet. Das bedeutet, daß das Datensignal oder das Diagnosesignal TFAIL mit Sicherheit die NOR-Gates NR3 und NR4 über die Verschiebe- Gates TRS2 und TRS3 oder TRS5 und TRS6 erreicht. Während die Verschiebe-Gates TRS2 bis TRS6 jedoch ausgeschaltet sind, wird das vorhergehende Datensignal oder das vorhergehende Diagnosesignal TFAIL zwangsweise über die Entladetransistoren QN7 und QNB an Masse abgeleitet. Die Ausgabeknoten der NOR- Gates NR3 und NR4 und ihre jeweiligen Eingabeknoten sind auf die gezeigte Weise so kreuzgekoppelt, daß die NOR-Gates NR3 und NR4 Steuersignale erzeugen und halten, die einen entgegengesetzten Spannungspegel haben. Diese Steuersignale werden parallel zu den NAND-Gates NA2 und NA3 geführt. Ferner wird ein Zustands-Steuersignal STATE zu den NAND-Gates NA2 und NA3 geführt, und ihre Ausgabesignale werden ihrerseits über die Inverterschaltungen INV9 und INV10 zur Ausgabeinverterschaltung INV11 geführt, die aus zwei N-Kanal-Feldeffekttransistoren QN9 und QN10 besteht.
Wie vorstehend beschrieben wurde, wird für die bekannte Ausgabedaten-Pufferschaltung 1 die Prüfbetriebsart zum Durchführen der Grund- oder der Drei-Zustands-Prüffunktion hergestellt, und eine Zustandssteuereinheit 5 gemäß Fig. 5 ist in Zugehörigkeit zur Ausgabedaten-Puffereinheit vorgesehen. Bei Auswahl der Drei-Zustands-Prüffunktion wird das Funktionssignal TOIZ auf den hohen Spannungspegel umgeschaltet, und die Inverterschaltung INV13 aktiviert das NOR-Gate NR3. Das komplementäre Ausgabefreigabesignal COE aktiviert periodisch das NOR-Gate NR4. Anschließend veranlaßt'das komplementäre Diagnosesignal CTFAIL als Anzeige des hochohmigen Zustands das NOR-Gate NR3, ein Ausgabesignal mit hohem Spannungspegel zu erzeugen, durch das seinerseits das NOR-Gate NR4 das Zustands-Steuersignal STATE mit dem niedrigen Spannungspegel liefern kann. Mit dem Zustands-Steuersignal STATE auf dem niedrigen Spannungspegel erzeugen die NAND-Gates NA2 und NA3 gleichzeitig Ausgabesignale mit dem hohen Spannungspegel unabhängig von den Steuersignalen, die von den NOR-Gates NR3 und NR4 zugeführt werden, und die Inverterschaltungen INV9 und INV10 zwingen die N-Kanal-Feldeffekttransistoren QN9 und QN10 auszuschalten. Somit werden beide N-Kanal-Feldeffekttransistoren QN9 und QN10 gleichzeitig ausgeschaltet, und der Ausgäbeknoten Nout nimmt den hochohmigen Zustand ein.
Verbleibt das Zustands-Steuersignal jedoch auf dem hohen Spannungspegel, reagieren die NAND-Gates NA2 und NA3 auf die von den NOR-Gates NR3 und NR4 zugeführten Steuersignale und erzeugen die Ausgabesignale mit entgegengesetztem Spannungspegel in Abhängigkeit vom Datensignal oder vom Diagnosesignal TFAIL. Die Ausgabesignale der NAND-Gates NA2 und NA3 werden über die Inverterschaltungen INV9 und INV10 zu den N-Kanal- Feldeffekttransistoren QN9 und QN10 geführt, wodurch die N- Kanal-Feldeffekttransistoren QN9 und QN10 komplementär zwischen dem Ein- und Ausschaltzustand umgeschaltet werden und daher ein Ausgabedatensignal Dout mit entweder dem hohen oder dem niedrigen Spannungspegel am Ausgabeknoten Nout erzeugen.
Die so angeordnete bekannte Ausgabedaten-Puffereinheit reagiert auf ein Daten- oder Diagnosesignal, wobei jedoch der erste und zweite Datenweg Ph1 und Ph2 zur Übertragung des Daten- bzw. Diagnosesignals erforderlich sind. Solche doppelten Signalwege belegen nicht nur eine große Fläche auf einem Halbleitersubstrat, sondern komplizieren auch die Schaltungsanordnung. Beispielsweise ist der komplizierte Multiplexer 2 in die Ausgabedaten-Pufferschaltung eingebaut, und die komplizierte Taktzeiterzeugungseinheit 3 und die Zustandssteuereinheit 5 sind für die Takt- und Steuersignale CL1, CL2 und STATE vorgesehen. Auch diese Einheiten belegen eine große Fläche, so daß das Halbleitersubstrat mit der Integrationsdichte der Speicherzellmatrix tendenziell größer wird.
Daher besteht eine wichtige Aufgabe der Erfindung darin, eine Ausgabedaten-Puffereinheit vorzusehen, deren Schaltungsanordnung einfach ist.
Zur Lösung dieser Aufgabe schlägt die Erfindung einen einzelnen Signalweg vor, der zu einer Hilfs-Gatesteuereinheit gehört und gemeinsam von einer normalen Zugriffsbetriebsart und einer Diagnosebetriebsart verwendet wird.
Die Erfindung ist im beigefügten Patentanspruch definiert.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die Merkmale und Vorteile eines erfindungsgemäßen Halbleiter-Speicherbauelements mit einer Ausgabedaten-Puffereinheit gehen aus der nachfolgenden Beschreibung im Zusammenhang mit den beigefügten Zeichnungen deutlicher hervor. Es zeigen:
Fig. 1 ein Schaltbild der Anordnung der bekannten Ausgabedaten-Puffereinheit;
Fig. 2 eine zur bekannten Ausgabedaten-Puffereinheit gehörende Inverterschaltung zum Erzeugen des komplementären Betriebsartensignals;
Fig. 3 ein logisches Schaltbild der Anordnung einer zur bekannten Ausgabedaten-Puffereinheit gehörenden Taktzeiterzeugungseinheit;
Fig. 4 ein logisches Schaltbild der Anordnung einer in die bekannte Ausgabedaten-Puffereinheit eingebauten Zustandssteuereinheit;
Fig. 5 ein Schaltbild der Anordnung eines Halbleiter- Speicherbauelements der Erfindung;
Fig. 6 ein logisches Schaltbild der Anordnung einer in das Halbleiterbauelement von Fig. 5 eingebauten Sperrsignal- Erzeugungsschaltung;
Fig. 7 ein logisches Schaltbild der Anordnung einer in das Halbleiterbauelement von Fig. 5 eingebauten Drei-Zustands-Steuersignal-Erzeugungsschaltung;
Fig. 8 ein Diagramm der Wellenformen wesentlicher Signale, die im Halbleiter-Speicherbauelement für eine Grundprüffunktion erzeugt werden;
Fig. 9 ein Diagramm der Wellenformen der wesentlichen Signale für eine Drei-Zustands-Prüffunktion;
Fig. 10 ein Schaltbild der Anordnung einer weiteren Ausgabepuffereinheit, die zu einer erfindungsgemäßen Hilfs-Gatesteuerschaltung gehört;
Fig. 11 ein logisches Schaltbild eines Teils einer Steuereinheit, die zur Hilfs-Gatesteuerschaltung von Fig. 10 gehört;
Fig. 12 ein logisches Schaltbild der Anordnung eines weiteren Teils der Steuereinheit;
Fig. 13 ein Schaltbild noch einer weiteren Ausgabepuffereinheit, die zu einer erfindungsgemäßen Hilfs-Gatesteuerschaltung gehört;
Fig. 14 ein logisches Schaltbild eines Teils einer Steuereinheit, die zur Hilfs-Gatesteuerschaltung von Fig. 13 gehört; und
Fig. 15 ein logisches Schaltbild der Anordnung eines weiteren Teils der Steuereinheit.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Erste Ausführungsform

Gemäß Fig. 5 der Zeichnungen wird ein erfindungsgemäßes Halbleiter-Speicherbauelement auf einem einzelnen Halbleiterchip 100 hergestellt und weist hauptsächlich auf: eine Taktzeiterzeugungseinheit 101, eine Speicherzellmatrix 102, eine Zeilenadreß-Decodiereinheit 103, eine Spaltenadreß-Decodiereinheit 104 und eine Kombinationseinheit 105 aus Leseverstärkern und einem Spaltenwähler; solche Einheiten 101 bis 105 sind als Komponenten jedoch gut bekannt, so daß sie im folgenden nicht näher beschrieben werden. Das Halbleiter-Speicherbauelement kann zwischen einer normalen Zugriffsbetriebsart und einer Prüfbetriebsart ähnlich wie das bekannte Halbleiter-Speicherbauelement umschalten.
Ferner weist das Halbleiter-Speicherbauelement eine Ausgabedaten-Puffereinheit 110, eine Diagnoseeinheit 111 und eine Steuereinheit 112 auf, wobei die Diagnoseeinheit zwei unterschiedliche Funktionen realisiert, d. h., eine Grundprüffunktion und eine Drei-Zustands-Prüffunktion. In der Grundprüffunktion erzeugt die Diagnoseeinheit 111 ein erstes Diagnosesignal TFAIL1 mit niedrigem Spannungspegel als Anzeige für eine Übereinstimmung mehrerer aus der Speicherzellmatrix 102 ausgelesener Datenbits oder mit hohem Spannungspegel als Anzeige für mindestens ein Datenbit, dessen logischer Pegel sich von den anderen Datenbits unterscheidet. Das erste Diagnosesignal TFAIL1 mit einem der beiden logischen Pegel führt zu einem Ausgabedatensignal Dout mit einem der beiden Spannungspegel. Bei Durchführung der Drei-Zustands-Prüffunktion an mehreren gleichzeitig aus der Speicherzellmatrix 102 ausgelesenen Datenbits zeigt der hochohmige Zustand an einem Ausgabedatenanschluß Pout an, daß sich mindestens ein Datenbit im logischen Pegel von den anderen Datenbits unterscheidet, wohingegen eine Übereinstimmung in einem der beiden logischen Pegel durch ein Ausgabedatensignal Dout mit einem der beiden Spannungspegel wie bei der bekannten Ausgabedateneinheit angezeigt wird. In der Drei-Zustands-Prüffunktion erzeugt die Diagnoseeinheit 111 ein zweites und drittes Diagnosesignal TFAIL2 und TFAIL3.
Die Ausgabedaten-Puffereinheit 110 gehört zu einem einzelnen Datenweg 113, der von der Kombinationsschaltung 105 aus Leseverstärkern und Spaltenwähler verläuft und aufweist: ein Verschiebe-Gate TRS10, das aus einem P-Kanal-Feldeffekttransistor QP21 und einem N-Kanal-Feldeffekttransistor QN21 besteht, eine Ausgabedaten-Pufferschaltung 114 und eine Hilfs-Gatesteuerschaltung 115, die zwischen dem einzelnen Datenweg 113 und der Ausgabedaten-Pufferschaltung 114 eingreift. Der N-Kanal-Feldeffekttransistor QN21 wird durch ein Sperrsignal BL angesteuert, das durch die Steuereinheit 112 erzeugt wird, und der P-Kanal-Feldeffekttransistor QP21 wird durch das komplementäre Signal CBL des Sperrsignals umgeschaltet. Die Ausgabedaten-Pufferschaltung 114 weist auf: eine Flipflopschaltung FF1, bestehend aus zwei darstellungsgemäß kreuzgekoppelten NAND-Gates NA23 und NA24, zwei mit den NAND-Gates NA23 bzw. NA24 gekoppelten Inverterschaltungen INV22 und INV23 und einer Ausgabeinverterschaltung INV24, die durch eine Reihenkombination aus zwei N-Kanal-Feldeffekttransistoren QN24 und QN25 realisiert ist, die zwischen der Quelle eines positiven Spannungspegels Vdd und dem Masseknoten gekoppelt sind. Die so angeordnete Ausgabedaten-Pufferschaltung 114 hält ein Datenbit, das durch eine Kombination aus einem Ausgabedatensignal und seinem komplementären Signal dargestellt ist, und schaltet die N-Kanal-Feldeffekttransistoren QN24 und QN25 der Ausgabeinverterschaltung INV24 über die Inverterschaltungen INV22 und INV23 komplementär um.
Die Hilfs-Gatesteuerschaltung 115 weist auf: eine erste Reihenkombination aus zwei P-Kanal-Feldeffekttransistoren QP22 und QP23, eine zweite Reihenkombination aus zwei N-Kanal-Feldeffekttransistoren QN22 und QN23, eine Inverterschaltung INV21, zwei ODER-Gates OR1 und OR2 sowie zwei NAND-Gates NA21 und NA22. Die erste Reihenkombination ist zwischen der Quelle des positiven Spannungspegels Vdd und dem einzelnen Datenweg 113 gekoppelt, während die zweite Reihenkombination zwischen dem einzelnen Datenweg 113 und dem Masseknoten gekoppelt ist. Der P-Kanal-Feldeffekttransistor QP22 und der N- Kanal-Feldeffekttransistor QN23 werden durch das erste oder zweite Diagnosesignal TFAIL1 oder TFAIL2 angesteuert, wogegen der P-Kanal-Feldeffekttransistor QP23 und der N-Kanal-Feldeffekttransistor QN22 mit dem Sperrsignal BL und seinem komplementären Signal CBL umgeschaltet werden. Immer wenn das Verschiebe-Gate TRS10 die Ausgabedaten-Pufferschaltung 114 vom komplementären Signal RWBSB eines Datensignals RWBS auf dem einzelnen Datenweg 113 sperrt, kann durch die erste oder zweite Reihenkombination der einzelne Datenweg 113 in Abhängigkeit vom ersten Diagnosesignal TFAIL1 einen hohen oder niedrigen Pegel annehmen. Ist andererseits das Verschiebe- Gate TRS10 leitend, erreicht das komplementäre Datensignal RWBSB das ODER-Gate OR1 und die Inverterschaltung INV21, die das Datensignal RWBS zum anderen ODER-Gate OR2 führt. Folglich werden den ODER-Gates OR1 und OR2 parallel das Datensignal RWBS und das komplementäre Datensignal RWBSB zugeführt, und dieses Datensignal und das komplementäre Datensignal werden über die NAND-Gates NA23 und NA24 zur Ausgabedaten-Pufferschaltung 114 weitergeleitet. Den ODER-Gates OR1 und OR2 sowie den NAND-Gates NA21 und NA22 werden jeweils Zustands- Steuersignale DA1 und DA2 zugeführt, und die Zustands-Steuersignale DA1 und DA2 werden durch die Steuereinheit 112 erzeugt.
Die Steuereinheit 112 weist eine Sperrsignal-Erzeugungsschaltung 121 gemäß Fig. 6 und eine Zustands-Steuersignal-Erzeugungsschaltung 122 gemäß Fig. 7 auf und empfängt verschiedene externe Signale sowie das komplementäre Signal CTFAIL1 oder CTFAIL2 des ersten oder zweiten Diagnosesignals TFAIL1 oder TFAIL2.
Gemäß Fig. 6 weist die Sperrsignal-Erzeugungsschaltung 121 ein NOR-Gate NR21 und eine Inverterschaltung INV31 auf, und ein Funktionssignal TOIZ als Anzeige einer Grund- oder einer Drei-Zustands-Prüffunktion sowie das komplementäre Signal CPTEST eines Prüfsignals PTEST werden zum NOR-Gate NR21 geführt. Tritt das Halbleiter-Speicherbauelement in die normale Betriebsart ein, nimmt das Prüfsignal PTEST den niedrigen Spannungspegel an, wodurch das komplementäre Prüfsignal CPTEST den hohen Spannungspegel annimmt, so daß das NOR-Gate NR21 das komplementäre Sperrsignal CBL mit dem niedrigen Spannungspegel erzeugt. Die Inverterschaltung INV31 erzeugt das Sperrsignal BL mit dem hohen Spannungspegel. Mit dem Sperrsignal und seinem komplementären Signal bleibt das Verschiebe-Gate TRS10 leitend, so daß das komplementäre Datenbit RWBSB das Verschiebe-Gate TRS10 durchläuft und das ODER-Gate OR1 sowie die Inverterschaltung INV21 erreicht. Bei Anforderung der Prüfbetriebsart durch Umschalten des Prüfsignals PTEST auf den hohen Spannungspegel aktiviert jedoch das komplementäre Signal CPTEST mit dem niedrigen Spannungspegel das NOR-Gate NR21. In dieser Situation schaltet das Sperrsignal BL die Spannung in Abhängigkeit vom Funktionssignal TOIZ auf den hohen-oder niedrigen Pegel um. Hat also das Funktionssignal TOIZ den niedrigen Spannungspegel als Anzeige der Grundprüffunktion, liefert das NOR-Gate NR21 das komplementäre Sperrsignal mit dem hohen Spannungspegel, und durch die Inverterschaltung INV31 kann das Sperrsignal BL den niedrigen Spannungspegel annehmen. Danach sperrt das Verschiebe-Gate TRS10 das komplementäre Datenbit RWBSB, und die P-Kanal- und N-Kanal-Feldeffekttransistoren QP23 und QN22 schalten sich ein, um die erste und zweite Reihenkombination zu aktivieren. Wie vorstehend beschrieben wurde, kann sich durch das erste Diagnosesignal TFAIL1 der P-Kanal- oder N-Kanal-Feldeffekttransistor QP22 oder QN23 einschalten, weshalb das Diagnosesignal über den Spannungspegel des einzelnen Datenwegs 113 entscheidet. Nimmt andererseits das Funktionssignal TOIZ den hohen Spannungspegel als Anzeige der Drei-Zustands-Prüffunktion an, liefert das NOR-Gate NR21 das komplementäre Sperrsignal CBL mit dem niedrigen Spannungspegel, und das Sperrsignal BL nimmt den hohen Spannungspegel an, so daß das Verschiebe-Gate TRS10 leitend wird, die erste und zweite Reihenkombination jedoch deaktiviert werden. In dieser Situation erreicht das Ausgabedatensignal Dout den Knoten Nin.
Gemäß Fig. 7 weist die Zustands-Steuersignal-Erzeugungsschaltung 122 eine Inverterschaltung INV32 sowie drei NAND- Gates NA31, NA32 und NA33 auf. Nimmt das Funktionssignal TOIZ den hohen Spannungspegel als Anzeige der Drei-Zustands-Prüffunktion an, wird das NAND-Gate NA31 aktiviert und reagiert auf das erste oder zweite Diagnosesignal TFAIL1 oder TFAIL2, das von der Inverterschaltung INV32 zugeführt wird. Verbleibt jedoch das Funktionssignal TOIZ auf dem niedrigen Spannungspegel als Anzeige der Grundprüffunktion, erzeugt das NAND- Gate NA31 ein Ausgabesignal mit dem hohen Spannungspegel unabhängig vom ersten oder zweiten Diagnosesignal TFAIL1 oder TFAIL2. Ein erstes und zweites Drei-Zustands-Steuersignal DA1 und DA2 werden durch die NAND-Gates NA32 und NA33 in Abhängigkeit von dem Ausgabesignal des NAND-Gates NA31, einem Taktzeitsteuersignals DLA und einem Ausgabefreigabesignal OE erzeugt. Eine nähere Beschreibung des Schaltungsverhaltens folgt nachstehend anhand von Fig. 8 und 9.
In Fig. 8 ist die Grundprüffunktion veranschaulicht. Wird nunmehr angenommen, daß die Grundprüffunktion mit dem Funktionssignal TOIZ auf dem niedrigen Spannungspegel und dem Prüfsignal PTEST auf dem hohen Spannungspegel angefordert ist, schaltet sich das Verschiebe-Gate TRS10 aus, und die erste und zweite Reihenkombination werden gemäß der vorstehenden Beschreibung aktiviert. Stimmen alle aus der Speicherzellmatrix 102 zur Diagnoseeinheit 111 ausgelesenen Daten gemäß einer ersten Zeitperiode T1 überein, nimmt das erste Diagnosesignal TFAIL1 den niedrigen Spannungspegel an, und durch das komplementäre Diagnosesignal CTFAIL1 kann sich der N-Kanal-Feldeffekttransistor QN23 einschalten, so daß der Knoten Nin zum Massepegel abgeleitet wird. Das NAND-Gate NA31 erzeugt das Signal mit hoher Spannung unabhängig vom ersten Diagnosesignal TFAIL1, und das Ausgabefreigabesignal OE verbleibt auf dem hohen Spannungspegel. Dies führt dazu, daß das Drei-Zustands-Steuersignal DA1 den niedrigen Spannungspegel hat. Das Drei-Zustands-Steuersignal DA2 nimmt jedoch den hohen Spannungspegel an, weil das Taktzeitsteuersignal DLA zunächst auf dem niedrigen Spannungspegel verbleibt. Der niedrige Spannungspegel am Knoten Nin wird direkt zum ODER-Gate OR1 geführt, wogegen der hohe Spannungspegel über die Inverterschaltung INV21 zum ODER-Gate OR2 geführt wird. Dieser niedrige und hohe Spannungspegel werden zu den NAND-Gates NA21 und NA22 weitergeleitet und veranlassen die NAND-Gates NA21 und NA22, Ausgabesignale mit dem hohen bzw. niedrigen Spannungspegel zu erzeugen. Die Flipflopschaltung FF1 führt das Signal mit hoher Spannung bzw. das Signal mit niedriger Spannung zu den Inverterschaltungen INV22 und INV23, durch die sich wiederum der N-Kanal-Feldeffekttransistor QN24 einschalten kann, während der N-Kanal-Feldeffekttransistor QN25 ausgeschaltet bleibt. Danach übernimmt das Ausgabedatensignal den hohen Spannungspegel gemäß Fig. 8 und zeigt die Übereinstimmung der Datenbits an.
Infolge einer Nichtübereinstimmung der aus der Speicherzellmatrix 102 ausgelesenen Datenbits nimmt jedoch das erste Diagnosesignal TFAIL1 den hohen Spannungspegel in einer Zeitperiode T2 an. Der Knoten Nin nimmt den hohen Spannungspegel an, da sich der N-Kanal-Feldeffekttransistor QP22 einschaltet. Die Drei-Zustands-Steuersignale DA1 und DA2 ähneln denen in der Zeitperiode T1, so daß das Ausgabedatensignal Dout den niedrigen Spannungspegel als Anzeige der Nichtübereinstimmung annimmt.
Beginnt die Drei-Zustands-Prüffunktion mit sowohl dem Funktionssignal TOIZ als auch dem Prüfsignal auf dem hohen Spannungspegel gemäß Fig. 9 und wird nunmehr angenommen, daß mehrere gleichzeitig aus der Speicherzellmatrix 102 ausgelesene Datenbits miteinander übereinstimmen und den niedrigen Pegel haben, nimmt das zweite Diagnosesignal TFAIL2 den niedrigen Spannungspegel an, während das dritte Diagnosesignal TFAIL3 in einer Zeitperiode T3 den niedrigen Spannungspegel annimmt. Die Sperrsignal-Erzeugungsschaltung 121 schaltet das Sperrsignal BL auf den hohen Spannungspegel um, weshalb sich das Verschiebe-Gate TRS10 einschaltet, indes die erste und zweite Reihenkombination deaktiviert werden. Danach durchläuft das komplementäre dritte Diagnosesignal CTFAIL3 mit dem hohen Spannungspegel das Verschiebe-Gate TRS10 und erreicht das ODER-Gate OR1 und die Inverterschaltung INV21. Da das zweite Diagnosesignal TFAIL2 den niedrigen Spannungspegel hat, liefert das NAND-Gate NA31 den hohen Spannungspegel, und die NAND-Gates NA32 und NA33 erzeugen die Drei-Zustands-Steuersignale DA1 mit dem hohen Spannungspegel bzw. DA2 mit dem niedrigen Spannungspegel. Anschließend führen die ODER-Gates OR1 und OR2 den hohen Spannungspegel und den niedrigen Spannungspegel zu den NAND-Gates NA21 bzw. NA24, und die NAND- Gates NA21 und NA22 führen das Signal mit niedriger Spannung bzw. das Signal mit hoher Spannung zur Flipflopschaltung FF1. Die Flipflopschaltung FF1 führt das Signal mit hoher Spannung und das Signal mit niedriger Spannung zu den Inverterschaltungen INV22 bzw. INV23, und die Inverterschaltungen INV22 und INV23 veranlassen die N-Kanal-Feldeffekttransistoren QN24 und QN25, sich ein- bzw. auszuschalten. Danach wird der Ausgabedatenanschluß Pout mit dem Masseknoten über den N-Kanal- Feldeffekttransistor QN25 gekoppelt, weshalb das Ausgabedatensignal Dout den niedrigen Spannungspegel als Anzeige der Übereinstimmung auf dem niedrigen Pegel annimmt.
Stimmen die gleichzeitig aus der Speicherzellmatrix 102 ausgelesenen Datenbits im hohen Pegel miteinander überein, nimmt das dritte Diagnosesignal TFAIL3 den hohen Spannungspegel an, und das komplementäre dritte Diagnosesignal CTFAIL nimmt den niedrigen Spannungspegel an, was in einer Zeitperiode T4 gezeigt ist. Das Sperrsignal BL und die Drei-Zustands- Steuersignale DA1 und DA2 sind im Spannungspegel mit denen in der Zeitperiode T3 identisch, weshalb das komplementäre dritte Diagnosesignal TFAIL3 zu einem Ausgabedatensignal Dout mit dem hohen Spannungspegel führt.
Wird jedoch eine Nichtübereinstimmung festgestellt, nimmt das zweite Diagnosesignal TFAIL2 den hohen Spannungspegel gemäß einer Zeitperiode T5 an. Hat das zweite Diagnosesignal TFAIL2 den hohen Spannungspegel, liefert das NAND-Gate NA31 das Signal mit niedriger Spannung, und das NAND-Gate NA33 erzeugt das Drei-Zustands-Steuersignal DA1 mit dem hohen Spannungspegel. Die ODER-Gates OR1 und OR2 leiten das Drei- Zustands-Steuersignal DA1 zu den NAND-Gates NA21 und NA22 weiter, und die Flipflopschaltung FF1 führt die Signale mit hoher Spannung zu den Inverterschaltungen INV22 und INV23. Da die Signale mit niedriger Spannung gleichzeitig zu den N-Kanal-Feldeffekttransistoren QN24 und QN25 geführt werden, veranlaßt die Ausgabeinverterschaltung INV24 den Ausgabedatenanschluß Pout, den hochohmigen Zustand einzunehmen.
Somit wird der einzelne Datenweg 113 gemeinsam vom Datensignal RWSB und vom dritten Diagnosesignal TFAIL3 benutzt, und kein komplizierter Multiplexer ist in Zugehörigkeit zur Ausgabepufferschaltung 114 vorgesehen. Dies führt zu einer einfachen Schaltungsanordnung, die vorteilhaft die von einem Halbleiter-Speicherbauelement belegte Fläche verringert.

Zweite Ausführungsform

In Fig. 10 der Zeichnungen ist eine weitere Ausgabedaten-Puffereinheit zusammen mit einer Hilfs-Gatesteuerschaltung veranschaulicht. Der Einfachheit halber sind die Gates und Transistoren als Komponenten mit den gleichen Bezugszeichen versehen.
Die Ausgabedaten-Pufferschaltung 214 ähnelt der Ausgabedaten-Pufferschaltung 114, aber die NAND-Gates NA23 und NA24 sind durch NOR-Gates NR51 und NR52 ersetzt. Hingegen unterscheidet sich die Hilfs-Gatesteuereinheit 215 von der Hilfs- Gatesteuereinheit 115. Die Hilfs-Gatesteuereinheit weist nämlich auf: die erste und zweite Reihenkombination, die Inverterschaltung INV21, eine weitere Inverterschaltung INV51, zwei Verschiebe-Gates TRS51 und TRS52, zwei Entladetransistoren QN51 und QN52 sowie zwei NAND-Gates NA51 und NA52. Die Verschiebe-Gates TRS51 und TRS52 sowie die Entladetransistoren QN51 und QN52 bilden in Kombination eine Entladeschaltung, um den Massespannungspegel zur Flipflopschaltung FF2 zu führen.
Das Verschiebe-Gate TRS10 sowie die erste und zweite Reihenkombination verhalten sich ähnlich wie jene der Hilfs- Gatesteuereinheit 115. Das Sperrsignal BL und das komplementäre Sperrsignal CBL werden durch eine Sperrsignal-Erzeugungsschaltung 216 erzeugt, die ein NOR-Gate NR53 und eine Inverterschaltung INV52 gemäß Fig. 11 aufweist. Der hochohmige Zustand als Anzeige der Nichtübereinstimmung wird jedoch durch die NAND-Gates NA51 und NA52 realisiert.
Gemäß Fig. 12 der Zeichnungen wird einem NOR-Gate NR54 das komplementäre Funktionssignal CTOIZ und das komplementäre dritte Diagnosesignal CTFAIL3 zugeführt, und einem NOR-Gate NR55 wird das Ausgabesignal des NOR-Gates NR54 und das komplementäre Äusgabefreigabesignal COE zugeführt. Stimmen mehrere gleichzeitig aus der Speicherzellmatrix ausgelesene Datenbits nicht miteinander überein, nimmt das dritte Diagnosesignal TFAIL3 den hohen Spannungspegel an, weshalb sein komplementäres Signal den niedrigen Spannungspegel annimmt. In der Drei-Zustands-Prüffunktion hat das Funktionssignal den hohen Spannungspegel, während sein komplementäres Signal den niedrigen Spannungspegel hat. In diesem Fall liefert das NOR- Gate NR54 das Signal mit hoher Spannung, und das NOR-Gate NR55 erzeugt das Drei-Zustands-Steuersignal DA51 mit dem niedrigen Spannungspegel bei Vorhandensein des komplementären Ausgabefreigabesignals mit dem niedrigen Spannungspegel. Bei hohem Spannungspegel des Drei-Zustands-Steuersignal erzeugen beide NAND-Gates NA51 und NA52 Ausgabesignale mit dem hohen Spannungspegel, die zum niedrigen Spannungspegel invertiert werden, damit sich die N-Kanal-Feldeffekttransistoren QN24 und QN25 ausschalten können. Danach nimmt der Ausgabedatenanschluß den hochohmigen Zustand ein. Andere Schaltungsfunktionen ähneln denen der ersten Ausführungsform, so daß auf ihre weitere Beschreibung verzichtet wird. Die Impulsübersichten von Fig. 8 und 9 sind auf die zweite Ausführungsform anwendbar.

Dritte Ausführungsform

Gemäß Fig. 13 der Zeichnungen weist noch eine weitere Ausgabedaten-Puffereinheit 314 eine Flipflopschaltung FF3, zwei Inverterschaltungen INV22 und INV23 sowie eine Ausgabeinverterschaltung INV24 auf. Die entsprechenden Schaltungen und Transistoren sind mit den gleichen Bezugszeichen wie in Fig. 5 bezeichnet. Eine Hilfs-Gatesteuereinheit 315 weist auf: die erste und zweite Reihenkombination, die Inverterschaltung INV21, eine dritte Reihenkombination aus P-Kanal- Feldeffekttransistoren QP61 und QP62 sowie N-Kanal-Feldeffekttransistoren QN61 und QN62, eine vierte Reihenkombination aus P-Kanal-Feldeffekttransistoren QP63 und QP64 sowie N-Kanal-Feldeffekttransistoren QN63 und QN64 und zwei Ladetransistoren QP65 und QP66.
Das Sperrsignal BL und das komplementäre Sperrsignal CBL werden durch eine Sperrsignal-Erzeugungsschaltung 316 gemäß Fig. 14 erzeugt, wobei die Sperrsignal-Erzeugungsschaltung 316 ein NOR-Gate NR61 und einen Inverter INV61 aufweist. Das Sperrsignal BL und das komplementäre Sperrsignal CBL realisieren den gleichen Umschaltbetrieb wie in der ersten Ausführungsform, so daß auf eine nähere Beschreibung verzichtet wird.
Die dritte und vierte Reihenkombination sowie die Ladetransistoren QP65 und QP66 werden durch Drei-Zustands-Steuersignale DA61 und DA62 angesteuert, und die Drei-Zustands- Steuersignale DA61 und DA62 werden durch eine Drei-Zustands- Steuersignal-Erzeugungsschaltung 317 gemäß Fig. 15 erzeugt. Die Drei-Zustands-Steuersignal-Erzeugungsschaltung 317 weist zwei Inverterschaltungen INV62 und INV63, zwei NAND-Gates NA61 und NA62 sowie ein NOR-Gate NR62 auf. Enthalten mehrere gleichzeitig aus der Speicherzellmatrix ausgelesene Datenbits mindestens ein Datenbit, dessen logischer Pegel sich von den anderen Datenbits unterscheidet, nimmt das dritte Diagnosesignal TFAIL3 den hohen Spannungspegel an, und das NAND-Gate NA61 erzeugt das Signal mit niedriger Spannung, wodurch das NAND-Gate NA62 das Signal mit hoher Spannung bei Vorhandensein des Ausgabefreigabesignals mit dem hohen Spannungspegel liefern kann. Danach nimmt das Drei-Zustands-Steuersignal DA61 den niedrigen Spannungspegel an, so daß sich die Ladetransistoren QP65 und QP66 einschalten und die Flipflopschaltung FF3 deaktiviert wird. Anschließend werden Signale mit hoher Spannung den Inverterschaltungen INV22 und INV23 zugeführt, und die Inverterschaltungen INV22 und INV23 veranlassen, daß sich die N-Kanal-Feldeffekttransistoren QN24 und QN25 einschalten, wodurch die Ausgabeinverterschaltung INV24 den hochohmigen Zustand einnehmen kann. Andere Schaltungsfunktionen ähneln denen der ersten Ausführungsform, so daß sie nicht näher beschrieben werden. Die Impulsübersichten von Fig. 8 und 9 sind auf die dritte Ausführungsform anwendbar.
Obwohl spezielle Ausführungsformen der Erfindung gezeigt und beschrieben wurden, ist dem Fachmann deutlich, daß verschiedene Änderungen und Abwandlungen vorgenommen werden können, ohne vom Schutzumfang der Erfindung abzuweichen.

Claims

1. Halbleiter-Speichereinrichtung, die auf einem einzelnen Halbleiter-Chip (100) hergestellt ist und eine normale Zugriffsbetriebsart sowie eine Prüfbetriebsart hat, mit:

a) einer Speicherzelleneinheit (102, 105), die mehrere Datenbits speichert, von denen eines in der normalen Zugriffsbetriebsart ausgelesen wird und von denen mehrere Bits in der Prüfbetriebsart ausgelesen werden;

b) einer Diagnoseeinheit (111), die in der Prüfbetriebsart aktiviert wird und eine Grundprüffunktion sowie eine Drei-Zustands-Prüffunktion vorsieht, wobei die Diagnoseeinheit (111) ein erstes Diagnosesignal (TFAIL1) mit einem ersten Pegel erzeugt, wenn die mehreren Bits in der Grundprüffunktion miteinander übereinstimmen, das erste Diagnosesignal (TFAIL1) auf einen zweiten Pegel umgeschaltet wird, wenn sich mindestens eines der mehreren Datenbits von den anderen Datenbits unterscheidet, die Diagnoseeinheit (111) ferner ein zweites Diagnosesignal (TFAIL2) mit dem ersten Pegel als Anzeige einer Übereinstimmung der mehreren Datenbits oder mit dem zweiten Pegel als Anzeige einer Nichtübereinstimmung der mehreren Datenbits in der Drei- Zustands-Prüffunktion erzeugt und die Diagnoseeinheit ferner ein drittes Diagnosesignal (TFAIL3) mit dem ersten oder zweiten Pegel erzeugt, der mit dem Pegel der übereinstimmenden mehreren Datenbits in der Drei-Zustands-Prüffunktion identisch ist;

c) einer Ausgabedaten-Puffereinheit (114), die mit einem Ausgabedatenanschluß (Pout) gekoppelt ist und das Ausgabesignal an dem Ausgabedatenanschluß (Pout) veranlaßt, zwischen dem ersten und zweiten Pegel in Abhängigkeit von dem Datenbit in der normalen Zugriffsbetriebsart oder von dem ersten Diagnosesignal (TFAIL1) sowie zwischen den Pegeln und einem hochohmigen Zustand in Abhängigkeit von einer Kombination aus dem zweiten und dritten Diagnosesignal (TFAIL2, TFAIL3) umzuschalten;

d) einem einzelnen Datenweg (113), der zwischen der Speicherzelleneinheit (102, 105), der Diagnoseeinheit (111) und der Ausgabedaten-Puffereinheit (114) gekoppelt ist, zum Übertragen der Datenbits in der normalen Zugriffsbetriebsart sowie des dritten Diagnosesignals (TFAIL3) in der Prüfbetriebsart zum Realisieren der Drei-Zustands-Prüffunktion;

e) einer Steuereinheit (112), der das erste und zweite Diagnosesignal (TFAIL1, TFAIL2) sowie andere externe Steuersignale (PTEST, TOIZ, OE) zugeführt werden und die ein Sperrsignal (BL) sowie ein erstes und zweites Drei-Zustands-Steuersignal (DA1, DA2) erzeugt;

f) einem Verschiebe-Gate (TRS10), das in den einzelnen Datenweg (113) eingreift und sich bei Vorhandensein des Sperrsignals (BL) in der Prüfbetriebsart ausschaltet, zum Realisieren der Grundprüffunktion, wobei sich das Verschiebe-Gate (TRS10) in der normalen Zugriffsbetriebsart und in der Prüfbetriebsart zum Realisieren der Drei-Zustands-Prüffunktion einschaltet;

g) einer Hilfs-Gatesteuereinheit (OR1, OR2, NA21, NA22), die in der normalen Zugriffsbetriebsart und der Grundprüffunktion gesperrt ist und auf das erste und zweite Drei-Zustands-Steuersignal (DA1, DA2) in der Drei-Zustands-Prüffunktion reagiert, zum Veranlassen der Ausgabedaten-Puffereinheit (114), den Ausgabedatenanschluß (Pout) in den hochohmigen Zustand umzuschalten, wenn mindestens ein Datenbit nicht mit den anderen der mehreren Datenbits übereinstimmt, wobei durch die Hilfs-Gatesteuereinheit das dritte Diagnosesignal (TFAIL3) die Ausgabedaten-Puffereinheit (114) steuern kann, wenn die mehreren Datenbits miteinander übereinstimmen; und

h) einer Pull-up-/Pull-down-Schaltung (QP22, QP23, QN22, QN23), die mit dem einzelnen Datenweg (113) gekoppelt ist und auf das erste Diagnosesignal (TFAIL1) reagiert, zum Übermitteln des ersten Diagnosesignals zu der Ausgabedaten-Puffereinheit (114).