CN106935267B - 用于闪速存储器系统的低功率感测放大器 - Google Patents

用于闪速存储器系统的低功率感测放大器 Download PDF

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Abstract

本发明公开了在闪速存储器系统中使用的低功率感测放大器的多个实施例。在一些实施例中，可通过选择性地将一条或多条位线附接到所述感测放大器来调整所述感测放大器上的负载，其中所述一条或多条位线每条均耦接到外部存储器单元。

Description

用于闪速存储器系统的低功率感测放大器
技术领域
本发明公开了在闪速存储器系统中使用的低功率感测放大器的多个实施例。
背景技术
闪速存储器系统是众所周知的。在典型的闪速存储器系统中，使用感测放大器从闪速存储器单元读取数据。图1示出现有技术下的感测放大器100。感测放大器100包括选定闪速存储器单元102，该闪速存储器单元为要读取的单元。感测放大器100还包括基准闪速存储器单元122，选定闪速存储器单元102被与该基准闪速存储器单元进行比较。PMOS晶体管104、106、124和126以及NMOS晶体管108、110、112、128和130的布置如图所示。PMOS晶体管104由CASREF(列地址选通脉冲基准)控制，PMOS 106由SEN_B(感测放大器启用，低态有效)控制，NMOS晶体管108、112和128由ATD(地址转换检测，其检测接收到的地址中的变化)控制，NMOS晶体管110和130由激活BL(位线)的YMUX(Y多路复用器)控制。选定闪速存储器单元102接收WL(字线)和SL(源极线)，基准存储器单元122接收SL(源极线)。比较器130接收两个输入，这两个输入直接与选定闪速存储器单元102和基准存储器单元122消耗的电流相关，输出SOUT直接指示存储在选定闪速存储器单元102中的数据值。现有技术下的感测放大器100的一个缺点是，基准存储器单元122及其相关电路消耗恒定的电流，这导致显著的功率消耗。另外，基准存储器单元122及其相关电路通常设在单独的读存储体中，而不设在选定存储器单元102所处的读存储体中，这需要大的模片区和更多的功率消耗以用于额外的Y-解码。并且，CASREF信号还对噪音敏感，而CASREF电路也会显著消耗待机电流。
因此，需要一种用于闪速存储器系统的改进的感测放大器设计，所述设计相比现有技术下的感测放大器解决方案而言消耗的功率较少。还需要感测放大器的实施例，所述实施例不需要单独的存储器单元读存储体。还进一步需要能够准确检测选定闪速存储器单元102和基准存储器单元122所消耗电流的细微差异(在余量0/1模式中可能需要)的感测放大器。
发明内容
本发明公开了在闪速存储器系统中使用的低功率感测放大器的多个实施例。
附图说明
图1示出闪速存储器系统中现有技术下的感测放大器。
图2示出用于闪速存储器系统的低功率感测放大器的实施例。
图3A示出在图2的低功率感测放大器中使用的时序比较电路。
图3B示出在图2的低功率感测放大器中使用的另一个时序比较电路。
图4示出利用本文所公开的感测放大器实施例之一的闪速存储器系统。
图5示出包括具有可编程位线负载的感测放大器的闪速存储器系统。
图6示出在图5的系统中使用的可编程位线负载电路的实施例。
图7示出在图5的系统中使用的可编程位线负载电路的另一个实施例。
图8示出在图5的系统中使用的可编程位线负载电路的另一个实施例。
具体实施方式
图2示出感测放大器200。感测放大器200包括基准电路280和读取电路290。
基准电路280包括基准存储器单元206，NMOS晶体管202、204和220，PMOS晶体管212，基准位线208，电平转换器214，逆变器218，以及NOR栅极216，全部按如图所示配置。NMOS晶体管202由ATD(地址转换检测)控制，NMOS晶体管204由YMUX(Y多路复用器)控制，NMOS晶体管220由BIAS信号控制。NOR栅极216接收ATD作为其输入之一。
读取电路290包括选定存储器单元236，NMOS晶体管232、234和250，PMOS晶体管242，位线238，电平转换器244，逆变器248，以及NOR栅极246，全部按如图所示配置。NMOS晶体管232由ATD(地址转换检测)控制，NMOS晶体管234由YMUX(Y多路复用器)控制，NMOS晶体管250由BIAS信号控制。NOR栅极246接收ATD作为其输入之一。因此，基准电路280与读取电路290相同，不同的是基准电路280包括基准存储器单元206，而读取电路290包括选定存储器单元236。
在操作中，感测放大器200如下运作。在读取操作之前，BIAS信号高，将逆变器218和248的输出电压通过NMOS晶体管220和250拉至接地电位，这使ROUT和SOUT处于高态。读取操作开始时，ATD上升，表示正在检测存储系统接收到的地址的变化，该检测过程与读取操作的开始同时发生。NMOS晶体管202和232开启，同样，NMOS晶体管204和234由YMUX开启。这允许基准单元206和选定存储器单元236消耗电流。同时，基准位线208和位线238将开始充电。BIAS在读取操作开始时也降低。在这个阶段，PMOS晶体管212和242关闭，因为其栅极上的电压将会很高。
然后ATD将降低，这会关闭NMOS晶体管202和232。基准位线208将开始通过基准单元206放电。当基准位线208开始通过基准单元206放电时，基准位线208的电压将降低，在某一时刻电压将下降到足够低(低于VREF)，使得PMOS晶体管212开启。这导致ROUT降至低态。同时，位线238也通过选定存储器单元236放电。当位线238通过选定存储器单元236放电时，位线238的电压将降低，在某一时刻电压将下降到足够低(低于VREF)，使得PMOS晶体管242开启。这导致ROUT降至低态。一旦ROUT/SOUT降至低态，每个感测放大器具有局部反馈(216，218或246，248)以切断其偏置电流，这使得功率消耗减小。
本质上，基准电路280和读取电路290之间存在竞态条件。如果选定存储器单元236消耗的电流多于基准单元206(如果选定存储器单元236正在存储“1”值就会如此)，则SOUT将在ROUT降至低态之前降至低态。但是如果选定存储器单元236消耗的电流少于基准单元206(如果选定存储器单元236正在存储“0”值就会如此)，则SOUT将在ROUT降至低态之后降至低态。因此，SOUT和ROUT降至低态的时序指示存储在选定存储器单元236中的值。
SOUT和ROUT被输入到时序比较电路260中，而输出为DOUT，这指示存储在选定存储器单元236中的值。
图3A示出时序比较电路260的第一个实施例。其中，时序比较电路260包括触发器310，SOUT为D输入，ROUT为低态有效时钟CK，并且DOUT为输出。当ROUT先于SOUT降低，则DOUT将输出“0”，指示选定存储器单元236正在存储“0”。当ROUT后于SOUT降低，则DOUT将输出“1”，指示选定存储器单元236正在存储“1”。
图3B示出时序比较电路260的第二个实施例。时序比较电路260包括按如图所示配置的逆变器320和322以及NAND栅极324和326，其中SOUT和ROUT为输入，而DOUT为输出。当ROUT先于SOUT降低，则DOUT将输出“0”，指示选定存储器单元236正在存储“0”。当ROUT后于SOUT降低，则DOUT将输出“1”，指示选定存储器单元236正在存储“1”。
图4示出利用图2、图3A和图3B的感测放大器200的闪速存储器系统400。闪速存储器系统400包括主阵列410(包括闪速存储器单元诸如选定闪速存储器单元236的阵列)、基准阵列420(包括基准存储器单元诸如基准存储器单元206的阵列)、N+1个YMUX 430、N+1个感测放大器440(每个均与感测放大器200的设计一致)以及N+1个时序比较电路450(每个均与图3A或图3B的设计一致)。其中，闪速存储器系统400能够一次读取(感测)N+1个位。每个位与一个YMUX 430、一个感测放大器440相关联，并且使用一个时序比较电路450。
感测放大器200相比现有技术下的感测放大器100而言消耗的功率较少。感测放大器200在感测操作期间利用小偏置电流代替较大的基准电流，并且所述小偏置电流在SOUT降低后被自动切断。另外，由于对基准单元使用相同类型的YMUX，使得选定存储器单元具有良好的晶体管匹配。在该实施例中，无需额外的读存储体。
另一个实施例在图5中示出，该图示出闪速存储器系统500。闪速存储器系统500包括主阵列410、基准阵列420、YMUX 430、感测放大器440、基准感测放大器445、主阵列560、虚拟阵列470、YMUX 450、基准YMUX 480以及基准YMUX 490。在操作期间，选定存储器单元236连接至感测放大器440中的一个。该感测放大器连接至一条或多条耦接到主阵列560中的存储器单元的位线。相似地，在操作期间，基准存储器单元206连接至基准感测放大器445，该基准感测放大器连接至一条或多条耦接到虚拟阵列470中的存储器单元的位线。这样，连接到感测放大器的位线和存储器单元数量可以变化，这对特定操作条件(例如余量0/1读取模式)来说是一个理想的特征。
图4的设计的实施例在图6中示出。在图6中，感测放大器440通过YMUX 450选择性地耦接到主阵列460中代表性的存储器单元611、612和613。基准感测放大器445通过RYMUX490选择性地耦接到基准阵列470中代表性的基准存储器单元661、662和663。因此，连接至感测放大器的位线和存储器单元的数量可变化，这可能是一个理想特征，因为操作条件(诸如温度)会变化。
图4的设计的另一实施例在图7中示出。在图7中，感测放大器440通过YMUX 450分别选择性地耦接到主阵列460中代表性的存储器单元611、612和613。基准感测放大器445通过RYMUX 490以固定的方式耦接到基准阵列470中的基准存储器单元661。因此，在该实施例中，基准感测放大器445仅耦接到一个基准存储器单元和一条位线。
图4的设计的另一实施例在图8中示出。在图8中，感测放大器440通过YMUX 450选择性地耦接到主阵列460中代表性的存储器单元611、612和613。感测放大器440也耦接到额外的YMUX 801。基准感测放大器445通过RYMUX 490选择性地耦接到基准阵列470中代表性的基准存储器单元661、662和663。另外，基准感测放大器445耦接到额外的RYMUX 811和基准存储器单元851。
图5的实施例提供实施余量0/1测试模式的新方法。感测放大器上的位线负载被放大(从一条位线至N+1条位线)，以辨别0/1余量测试模式中非常微小的电流差异。未使用任何电流镜，这降低了现有技术的耦合和失配偏移而使用仅很小的电路面积。
本文中对本发明的引用并非旨在限制任何权利要求或权利要求条款的范围，而仅仅是对可由一项或多项权利要求涵盖的一个或多个特征的引用。上文所述的材料、工艺和数值的例子仅为示例性的，而不应视为限制权利要求。应当指出的是，如本文所用，术语“在...上面”和“在...上”均包括性地包括“直接在...上”(两者间没有设置中间材料、元件或空间)和“间接在...上”(两者间设置有中间材料、元件或空间)。同样，术语“邻近”包括“直接邻近”(两者间未设置中间材料、元件或空间)和“间接邻近”(两者间设置有中间材料、元件或空间)。例如，“在衬底上面”形成元件可包括在两者间无中间材料/元件的情况下直接在衬底上形成该元件，以及在两者间有一种或多种中间材料/元件的情况下间接在衬底上形成该元件。

Claims (6)

1.一种闪速存储器系统，所述闪速存储器系统包括：
第一电路，所述第一电路包括选定闪速存储器单元，其耦接到第一位线和第一输出电路，其中在读取操作期间，所述第一位线通过所述选定闪速存储器单元放电并且当所述第一位线的电压接通第一输出电路中的PMOS晶体管时，第一输出电路的输出变化；
第二电路，所述第二电路包括基准闪速存储器单元，其耦接到第二位线和第二输出电路，其中在所述读取操作期间，所述第二位线通过所述基准闪速存储器单元放电并且当所述第二位线的电压接通第二输出电路中的PMOS晶体管时，第二输出电路的输出变化；以及
时序比较电路，所述时序比较电路用于在所述读取操作期间在第二输出电路的输出变化之前当第一输出电路的输出变化时输出第一值，并且用于在所述读取操作期间在第一输出电路的输出变化之前当第二输出电路的输出变化时输出第二值，其中所述第一值和第二值各自指示存储在所述选定闪速存储器单元中的值。
2.根据权利要求1所述的闪速存储器系统，其中所述时序比较电路包括触发器。
3.根据权利要求1所述的闪速存储器系统，其中所述时序比较电路包括两个逆变器和两个NAND栅极。
4.根据权利要求1所述的闪速存储器系统，其中所述第一位线和第二位线在所述读取操作之前充电。
5.根据权利要求1所述的闪速存储器系统，其中所述选定闪速存储器单元在所述读取操作期间通过多路复用器耦接到所述时序比较电路。
6.根据权利要求5所述的闪速存储器系统，其中所述基准闪速存储器单元在所述读取操作期间通过多路复用器耦接到所述时序比较电路。
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