TWI670718B - 用於快閃記憶體系統的低電力感測放大器 - Google Patents

用於快閃記憶體系統的低電力感測放大器 Download PDF

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Abstract

本文揭示使用於快閃記憶體系統中之低電力感測放大器的多個實施例。在一些實施例中，可藉由選擇性地將一條或多條位元線附接到該感測放大器而調整在一感測放大器上的負載，其中該一條或多條位元線各係耦合到一外附的記憶體單元。

Description

用於快閃記憶體系統的低電力感測放大器 相關申請案之交互參照
本申請案主張於2015年12月31日申請、且題為「用於快閃記憶體系統的低電力感測放大器(Low Power Sense Amplifier For A Flash Memory System)」的中國專利申請案第201511030454.4號之優先權，該案係以引用方式併入本文中。
本文揭示使用於快閃記憶體系統中之低電力感測放大器的多個實施例。
快閃記憶體系統為眾所周知。在一般的快閃記憶體系統中，感測放大器係用來讀取來自快閃記憶體單元的資料。圖1描繪一先前技術感測放大器100。感測放大器100包含選定快閃記憶體單元102，該選定快閃記憶體單元係為待讀取的單元。感測放大器100也包含選定快閃記憶體單元102與之相比較的參考快閃記憶體單元122。PMOS電晶體104、106、124、及126以及NMOS電晶體108、110、112、128、及130係如所示地配置。PMOS電晶體104係由CASREF(行位址選通參考)控制，PMOS106係由SEN_B(感測放大器致能，低態有效)控制，NMOS電晶體108、112、及 128係由ATD(位址變遷檢測(address transition detection)，其檢測出所接收之位址中的變化)控制，且NMOS電晶體110及130係由啟動BL(位元線)的YMUX(Y多工器)控制。選定快閃記憶體單元102接收WL(字線)及SL(源極線)，且參考記憶體單元122接收SL(源極線)。比較器130接收兩個輸入，該等輸入直接相關於由選定快閃記憶體單元102與參考記憶體單元122所汲取的電流，且輸出SOUT直接指示儲存在選定快閃記憶體單元102中的資料值。
先前技術感測放大器100的一項缺點是，參考記憶體單元122與其相關電路汲取恆定的電流，其造成明顯的電力消耗。此外，參考記憶體單元122與其相關電路一般在與選定記憶體單元102所位處之讀取庫(read bank)分開的讀取庫中提供，其需要大的晶粒面積與更多的電力消耗以用於額外的Y-解碼。同樣地，CASREF訊號也對噪音敏感，且CASREF電路亦消耗明顯的待機電流。
所需要的是一種用於快閃記憶體系統的改善感測放大器設計，其比先前技術的感測放大器解決方案消耗更少的電力。進一步需要的是一種感測放大器的實施例，其不需要分開的記憶體單元的讀取庫。進一步需要的是一種感測放大器，其可準確地偵測出由選定快閃記憶體單元102與參考記憶體單元122所汲取電流中的小差值，如在邊限(margin)0/1模式期間可能所需的。
本文揭示使用於快閃記憶體系統中之低電力感測放 大器的多個實施例。
100、200、440‧‧‧感測放大器
102‧‧‧選定快閃記憶體單元
104、124、126、212、242‧‧‧PMOS電晶體
106‧‧‧PMOS
108、110、112、128、202、204、220、232、234、250‧‧‧NMOS電晶體
122‧‧‧參考快閃記憶體單元
130‧‧‧比較器；NMOS電晶體
206‧‧‧參考記憶體單元；參考單元
208‧‧‧參考位元線
214、244‧‧‧位準移位器
216、246‧‧‧反或閘
218、248、320、322‧‧‧反相器
236‧‧‧選定記憶體單元
238‧‧‧位元線
260、450‧‧‧時序比較電路
280‧‧‧參考電路
290‧‧‧讀取電路
310‧‧‧正反器
324、326‧‧‧反及閘
400、500‧‧‧快閃記憶體系統
410、460、560‧‧‧主要陣列
420‧‧‧參考陣列
430、450‧‧‧Y多工器(YMUX)
445‧‧‧參考感測放大器
470‧‧‧虛擬陣列；參考陣列
480、490‧‧‧參考YUMIX
611、612、613‧‧‧代表性記憶體單元
661、662、663、851‧‧‧參考記憶體單元
801‧‧‧YMUX
811‧‧‧RYMUX
圖1描繪在快閃記憶體系統中的先前技術感測放大器。
圖2描繪用於快閃記憶體系統之低電力感測放大器的實施例。
圖3A描繪使用於圖2之低電力感測放大器的時序比較電路。
圖3B描繪使用於圖2之低電力感測放大器的另一時序比較電路。
圖4描繪利用本文中所揭示之感測放大器實施例中之一快閃記憶體系統。
圖5描繪包含具有可程式化位元線負載之感測放大器的快閃記憶體系統。
圖6描繪使用於圖5之系統中之可程式化位元線負載電路的實施例。
圖7描繪使用於圖5之系統中之可程式化位元線負載電路的另一實施例。
圖8描繪使用於圖5之系統中之可程式化位元線負載電路的另一實施例。
圖2描繪感測放大器200。感測放大器200包含參考 電路280與讀取電路290。
參考電路280包含參考記憶體單元206、NMOS電晶體202、204、及220、PMOS電晶體212、參考位元線208、位準移位器214、反相器218、及反或閘(NOR gate)216，全部均如所示地組態。NMOS電晶體202係由ATD(位址變遷檢測)控制，NMOS電晶體204係由YMUX(Y多工器)控制，且NMOS電晶體220係由偏壓(BIAS)訊號控制。反或閘216接收ATD，作為其輸入之一。
讀取電路290包含選定記憶體單元236、NMOS電晶體232、234、及250、PMOS電晶體242、位元線238、位準移位器244、反相器248、及反或閘246，全部均如所示地組態。NMOS電晶體232係由ATD(位址變遷檢測)控制，NMOS電晶體234係由YMUX(Y多工器)控制，且NMOS電晶體250係由偏壓訊號控制。反或閘246接收ATD，作為其輸入之一。因此，參考電路280與讀取電路290是相同的，除了參考電路280包含參考記憶體單元206且讀取電路290包含選定記憶體單元236以外。
在操作時，感測放大器200運作如下。在讀取操作之前，偏壓訊號是高的，其將反相器218與248之輸出處的電壓透過NMOS電晶體220與250拉到接地，其導致ROUT與SOUT為高。在讀取操作開始時，ATD變高，其表示偵測出由記憶體系統所接收之位址的變化，其與讀取操作開始一致。NMOS電晶體202與232導通，NMOS電晶體204與234也藉由YMUX導通。此允許參考單元206與選定記憶體單元236汲取電流。同時地，參考位元線208 與位元線238將開始充電。在讀取操作開始時，偏壓也變低。在此階段，PMOS電晶體212與242切斷，因為在其閘極上的電壓將是高的。
ATD隨後將變低，其切斷NMOS電晶體202與232。參考位元線208將開始透過參考單元206放電。當其如此進行時，參考位元線208的電壓將減少，且在某一點處將降得足夠低(VREF以下)，使得PMOS電晶體212導通。這導致ROUT降至低。同時，位元線238也透過選定記憶體單元236放電。當其如此進行時，位元線238的電壓將減少，且在某一點處將降得足夠低(VREF以下)，使得PMOS電晶體242導通。此導致SOUT降為低。一旦ROUT/SOUT降為低，各感測放大器則具有局部反饋(216、218或246、248)，以切斷其偏壓電流，其減少電力消耗。
基本上，在參考電路280與讀取電路290之間有競賽條件。假如選定記憶體單元236比參考單元206汲取更多電流(其是假如選定記憶體單元236正在儲存「1」值的情形)，那麼在ROUT降為低以前，SOUT將降為低。但是，假如選定記憶體單元236比參考單元206汲取更少電流(其是假如選定記憶體單元236正在儲存「0」值的情形)，那麼在ROUT降為低以後，SOUT將降為低。因此，降為低之SOUT與ROUT的時序指示儲存在選定記憶體單元236中的值。
SOUT與ROUT係輸入到時序比較電路260，且輸出是DOUT，其指示儲存在選定記憶體單元236中的值。
圖3A描繪時序比較電路260的第一實施例。在此，時序比較電路260包含正反器310，而SOUT作為D輸入，ROUT作為低態有效時鐘CK，且DOUT作為輸出。當ROUT在SOUT之前變低時，隨後DOUT將輸出「0」，其指示選定記憶體單元236正在儲存「0」。當ROUT在SOUT之後變低時，隨後DOUT將輸出「1」，其指示選定記憶體單元236正在儲存「1」。
圖3B描繪時序比較電路260的第二實施例。時序比較電路260包含如所示組態的反相器320與322以及反及閘(NAND gate)324與326，而SOUT與ROUT作為輸入，且DOUT作為輸出。當ROUT在SOUT之前變低時，隨後DOUT將輸出「0」，其指示選定記憶體單元236正在儲存「0」。當ROUT在SOUT之後變低時，隨後DOUT將輸出「1」，其指示選定記憶體單元236正在儲存「1」。
圖4描繪利用圖2、圖3A、及圖3B之感測放大器200的快閃記憶體系統400。快閃記憶體系統400包含主要陣列410(包含陣列的快閃記憶體單元，諸如選定快閃記憶體單元236)、參考陣列420(包含陣列的參考記憶體單元，諸如參考記憶體單元206)、N+1 YMUX430、N+1感測放大器440(各根據感測放大器200的設計)、以及N+1時序比較電路450(各根據圖3A或圖3B的設計)。在此，快閃記憶體系統400能夠一次讀取(感測)N+1位元。各位元與所使用的一個YMUX430、一個感測放大器440有關聯，且使用一個時序比較電路450。
感測放大器200比先前技術感測放大器100消耗更少 的電力。感測放大器200在感測操作期間利用小的偏壓電流，而不是較大的參考電流，且在SOUT變低以後，小的偏壓電流自動切斷。此外，將相同類型的YMUX使用於參考單元與選定記憶體單元，會造成良好的電晶體匹配。在此實施例中，不需要額外的讀取庫。
另一實施例顯示於圖5中，其描繪快閃記憶體系統500。快閃記憶體系統500包含主要陣列410、參考陣列420、YMUX430、感測放大器440、參考感測放大器445、主要陣列560、虛擬陣列470、YMUX450、參考YMUX480、及參考YMUX490。在操作期間，選定記憶體單元236經連接至感測放大器440中之一者。彼相同的感測放大器經連接到一條或多條位元線，該等位元線則耦合到主要陣列560中的記憶體單元。相同地，在操作期間，參考記憶體單元206連接到參考感測放大器445，該參考感測放大器連接到一條或多條位元線，該等位元線則耦合到虛擬陣列470中的記憶體單元。因此，連接到感測放大器之位元線與記憶體單元的數目會改變，其係為針對特定操作條件的所欲特徵(諸如，邊限0/1讀取模式)。
圖4之設計的一實施例係顯示於圖6中。在圖6中，感測放大器440係透過YMUX450選擇性地耦合到在主要陣列460中的代表性記憶體單元611、612、及613。參考感測放大器445係透過RYMUX490選擇性地耦合到在參考陣列470中的代表性參考記憶體單元661、662、及663。因此，連接到感測放大器之位元線與記憶體單元的數目會改變，其可能是隨著操作條件(諸如溫度)改 變的所欲特徵。
圖4之設計的另一實施例係顯示於圖7中。在圖7中，感測放大器440係透過YMUX450選擇性地各別耦合到在主要陣列460中的代表性記憶體單元611、612、及613。參考感測放大器445係透過RYMUX490以固定的方式耦合到在參考陣列470中的參考記憶體單元661。因此，在此實施例中，參考感測放大器445僅耦合到一個參考記憶體單元與位元線。
圖4之設計的另一實施例係顯示於圖8中。在圖8中，感測放大器440係透過YMUX450選擇性地耦合到在主要陣列460中的代表性記憶體單元611、612、及613。感測放大器440也耦合到額外的YMUX801。參考感測放大器445係透過RYMUX490選擇性地耦合到在參考陣列470中的代表性參考記憶體單元661、662、及663。此外，參考感測放大器445耦合到額外的RYMUX811以及參考記憶體單元851。
圖5的實施例提供實施邊限0/1測試模式的新方法。將在感測放大器上的位元線負載增大(從一位元線至N+1位元線)，以便區分用於0/1邊限測試模式的非常小電流差值。不使用電流鏡，其減少先前技術的耦合與不配偏移兩者，同時只使用用於電路系統的小面積。
本文中對本發明的引述並非意欲用以限制任何申請專利範圍或申請專利範圍用語之範疇，反而僅是用以對可由申請專利範圍中一或多項所涵蓋的一或多種技術特徵作出引述。上文描述 之材料、程序及數值實例僅為例示性，且不應視為對申請專利範圍之限制。應注意的是，如本文中所使用，「在...上方(over)」及「在...之上(on)」之用語皆含括性地包括「直接在...之上(directly on)」(無居中的材料、元件或間隔設置於其間)及「間接在...之上(indirectly on)」(有居中的材料、元件或間隔設置於其間)。同樣地，用語「相鄰(adjacent)」包括「直接相鄰(directly adjacent)」(二者之間無設置任何居中材料、元件、或間隔)和「間接相鄰(indirectly adjacent)」(二者之間設置有居中材料、元件、或間隔)。舉例而言，「在基材上方(over a substrate)」形成元件可包括直接在基材上形成元件而其間無居中的材料/元件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。

Claims (3)

  1. 一種快閃記憶體系統，其包含：一第一陣列的快閃記憶體單元，該第一陣列包含一選定快閃記憶體單元；一第二陣列的快閃記憶體單元；一第三陣列的快閃記憶體單元，該第三陣列包含一參考記憶體單元；一第四陣列的快閃記憶體單元；一感測放大器，其耦合到該選定快閃記憶體單元，且耦合到在該第二陣列中之一可程式化數目的快閃記憶體位元線，其中在該第二陣列中之該可程式化數目的快閃記憶體位元線之電壓因該選定快閃記憶體單元汲取電流而降到低於一第一臨界值時，該感測放大器之輸出改變；以及一參考感測放大器，其耦合到該參考記憶體單元，且耦合到在該第四陣列中之一可程式化數目的快閃記憶體位元線，其中在該第四陣列中之該可程式化數目的快閃記憶體位元線之電壓因該參考記憶體單元汲取電流而降到低於一第二臨界值時，該參考感測放大器之輸出改變；其中基於該感測放大器之輸出的改變及該參考感測放大器之輸出的改變之時序，來判定儲存在該選定快閃記憶體單元中的一值。
  2. 如請求項1之快閃記憶體系統，其中該感測放大器透過一可程式化數目的多工器而耦合到在該第二陣列中之一可程式化數目的快閃記憶體位元線。
  3. 如請求項1至2中任一項之快閃記憶體系統，其中該參考感測放大器透過一可程式化數目的多工器而耦合到在該第四陣列中之一可程式化數目的快閃記憶體位元線。
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