JP2006114804A - 半導体集積回路 - Google Patents

Abstract

【課題】 ヒューズ素子のプログラムにかける時間を短縮し、以てシステムＬＳＩの検査コストの増大を抑制する。
【解決手段】 ヒューズ素子３１とプログラムトランジスタ３２とを直列接続し、フリップフロップ２３が起動信号に応答してプログラムトランジスタ３２をオンさせることによりヒューズ素子３１のプログラムを開始し、ヒューズ素子３１とプログラムトランジスタ３２との接続点の電圧の変化を通じてヒューズ素子３１の抵抗値の変化を２入力ＮＡＮＤ回路３５にて監視しつつ、ヒューズ素子３１の抵抗値が所定の抵抗値まで増加した時点で２入力ＮＡＮＤ回路３５が終了信号を出力する。フリップフロップ２３は、この終了信号に応答してプログラムトランジスタ３２をオフさせることによりヒューズ素子３１のプログラムを自動的に終了する。これにより、ヒューズ素子３１の抵抗値を最小限のプログラム時間で所定値まで増加させる。
【選択図】 図１

Description

本発明は、プログラム可能なヒューズ素子を備えた半導体集積回路に関するものである。

プロセッサ、メモリ、ＰＬＬ（Phase Locked Loop）回路等を搭載した大規模半導体集積回路、いわゆるシステムＬＳＩが知られている。このようなシステムＬＳＩでは、メモリ欠陥救済回路、ＰＬＬチューニング回路等の簡易なプログラム素子としてヒューズ素子が多用されている。

半導体基板上に配設された従来のヒューズ素子の１つとして、ポリシリコン層とシリサイド層とからなる２層構造を持つものが知られている。このヒューズ素子は、所定のプログラム電圧が印加されたときに流れる電流により少なくともシリサイド層の一部が溶断して抵抗値が増加するものであって、未プログラム状態とプログラム済み状態との間に抵抗値のわずかな変化（具体的には、１〜２桁の変化）しか示さない。したがって、ヒューズ素子の状態を検知するために使用される検知回路は、ヒューズ素子がプログラムされているか否かを確実に判定するために、当該ヒューズ素子の抵抗値の比較的小さな変化を検出するのに十分な感度を有さなければならない（特許文献１参照）。
特表平１１−５１２８７９号公報

上記背景技術に示した１つのヒューズ素子をプログラム（溶断）するのには、数１０ｍＡ程度の電流量が必要である。したがって、一度に多くのヒューズ素子をプログラムすることができない。実用的には、数個から１０数個単位でヒューズ素子を順次プログラムすることになる。

また、１つのヒューズ素子のプログラムに要する時間は、数１００μｓから数ｍｓである。従来は、ヒューズ素子に一定時間だけ電流を流した時点でプログラムプロセスを一旦中止して当該ヒューズ素子がプログラムされているか否かを判定し、当該ヒューズ素子の抵抗値が所定の抵抗値まで増加していない場合には再度一定時間のプログラムプロセスを実行するという手法がとられていた。

従来のシステムＬＳＩでは、搭載しているヒューズ素子数が数１０個から１００個程度であったため、実際にヒューズ素子のプログラムに必要な時間に対して十分なマージンを見込んでプログラム時間を確保しても、検査コストの上昇への影響はほとんどなかった。ところが、近年のシステムＬＳＩでは５００から１０００個のヒューズ素子を搭載する必要があり、ヒューズ素子のプログラムにかける時間を従来のままにしておくと、プログラム時間の増大により検査コストの増大を招く。

本発明の目的は、ヒューズ素子のプログラム済み状態における高抵抗値を確保しつつプログラムにかける時間を短縮し、以て半導体集積回路の検査コストの増大を抑制することにある。

上記目的を達成するため、本発明は、ヒューズ素子の抵抗値変化を常時監視することにより、当該ヒューズ素子の抵抗値が所定の抵抗値まで増加した時点で直ちに当該ヒューズ素子のプログラムプロセスを終了することができるようにしたものである。

具体的に説明すると、本発明は、所定のプログラム電圧が印加されたときに流れる電流により少なくとも一部が溶断して抵抗値が増加するヒューズ素子と、当該ヒューズ素子に対して直列に接続されて直列回路をなしかつ当該直列回路がプログラム電源に接続されたプログラムトランジスタと、起動信号に応答してプログラムトランジスタをオンさせることによりヒューズ素子のプログラムを開始するためのプログラム開始手段と、ヒューズ素子とプログラムトランジスタとの接続点の電圧の変化を通じてヒューズ素子の抵抗値の変化を監視しつつヒューズ素子の抵抗値が所定の抵抗値まで増加した時点で終了信号を出力するプログラム監視手段と、終了信号に応答してプログラムトランジスタをオフさせることによりヒューズ素子のプログラムを終了するためのプログラム終了手段とを１つの半導体集積回路内に備えた構成を採用したものである。

本発明によれば、必要最小限のプログラム時間が内部設定されるので、ヒューズ素子のプログラム済み状態における高抵抗値を確保しつつプログラムにかける時間を短縮し、以て半導体集積回路の検査コストの増大を抑制することができる。

以下、本発明の実施の形態について図面を参照しながら説明する。

図１は、本発明に係る半導体集積回路（システムＬＳＩ）が有するヒューズモジュールの構成例を示している。図１に示したヒューズモジュール１０において、１１，１２，１３，１４はヒューズコア、２１はワンショット回路（単安定マルチバイブレータ）、２２，２５はインバータ、２３はフリップフロップ、２４は４入力ＮＡＮＤ回路である。この例では、４つのヒューズコア１１〜１４を並列にプログラムするものとしている。Ｄ１，Ｄ２，Ｄ３，Ｄ４は、これら４つのヒューズコア１１〜１４のプログラム入力である。

ヒューズコア１１において、３１はヒューズ素子、３２はプログラムトランジスタ、３３，３５は２入力ＮＡＮＤ回路、３４はレベルシフタ、３６はリファレンス抵抗素子、３７はリードトランジスタ、３８はリファレンストランジスタ、３９は差動アンプである。ヒューズ素子３１は、ポリシリコン層とシリサイド層とを有する２層構造、又はメタル層からなる１層構造を持ち、所定のプログラム電圧が印加されたときに流れる電流により少なくとも一部が溶断して抵抗値が増加するものである。リファレンス抵抗素子３６は、ポリシリコンからなる１層構造を持つ。プログラムトランジスタ３２、リードトランジスタ３７及びリファレンストランジスタ３８は、いずれもＮチャネルＭＯＳトランジスタである。ＶＤＤは低電圧電源（例えば１．２Ｖ）を、ＶＤＤＨは高電圧電源（例えば３．３Ｖ）を、ＶＳＳは接地電圧（＝０Ｖ）をそれぞれ表している。ヒューズ素子３１の一端は高電圧電源ＶＤＤＨに接続され、このヒューズ素子３１の他端は、プログラムトランジスタ３２を介して接地電圧ＶＳＳに接続されるとともに、リードトランジスタ３７を介して接地電圧ＶＳＳに接続されている。一方、リファレンス抵抗素子３６の一端は高電圧電源ＶＤＤＨに接続され、このリファレンス抵抗素子３６の他端はリファレンストランジスタ３８を介して接地電圧ＶＳＳに接続されている。レベルシフタ３４の電源は高電圧電源ＶＤＤＨであり、２入力ＮＡＮＤ回路３３，３５及び差動アンプ３９の電源は低電圧電源ＶＤＤである。

図２は、図１のヒューズモジュール１０のプログラムプロセスを示している。ワンショット回路２１は、レベル信号であるモジュールプログラム起動信号ＩＮＩＴを受け取ると、一定パルス幅を持つマルチバイブレータ出力Ｍをインバータ２２へ供給する。インバータ２２は、マルチバイブレータ出力Ｍを反転して得た信号をフリップフロップ２３へ負論理セット入力Ｓとして供給する。フリップフロップ２３のＱ出力は、４つのヒューズコア１１〜１４に共通に与えられる。第１ヒューズコア１１において、フリップフロップ２３のＱ出力とプログラム入力Ｄ１とは、ＮＡＮＤ回路３３の２入力である。この２入力ＮＡＮＤ回路３３の出力は、レベルシフタ３４を介してプログラムトランジスタ３２のゲートに与えられる。つまり、Ｄ１＝１（Ｈｉｇｈ）のときに限り、フリップフロップ２３のＱ出力によりプログラムトランジスタ３２をオンさせ得る構成となっている。プログラムトランジスタ３２がオンすると、プログラム電源である高電圧電源ＶＤＤＨからヒューズ素子３１に電流が流れ始める。その結果、ヒューズ素子３１の抵抗値が徐々に増加するので、ヒューズ素子３１とプログラムトランジスタ３２との接続点の電圧Ｖ１が徐々に減少する。この電圧Ｖ１とプログラム入力Ｄ１とは、ＮＡＮＤ回路３５の２入力とされる。この２入力ＮＡＮＤ回路３５は、電圧Ｖ１の変化を通じてヒューズ素子３１の抵抗値の変化を監視し、ヒューズ素子３１の抵抗値が所定の抵抗値まで増加した時点でコアプログラム終了信号ＥＮＤ１を出力する。具体的には、電圧Ｖ１がＮＡＮＤ回路３５の入力閾値電圧Ｖｔｈを下回った時点でコアプログラム終了信号ＥＮＤ１がＬｏｗレベルからＨｉｇｈレベルへ遷移する。４入力ＮＡＮＤ回路２４は、第１ヒューズコア１１からコアプログラム終了信号ＥＮＤ１が得られるだけでなく、他の３つのヒューズコア１２〜１４からもコアプログラム終了信号が得られた時点でＬｏｗレベル出力を供給する。この４入力ＮＡＮＤ回路２４の出力は、インバータ２５を介してモジュールプログラム終了信号ＥＮＤとなるだけでなく、フリップフロップ２３へ負論理リセット入力Ｒとしても与えられる。図２は第１ヒューズコア１１のプログラムが最も遅く完了した例を示しており、コアプログラム終了信号ＥＮＤ１がＨｉｇｈレベルへ遷移すると同時にモジュールプログラム終了信号ＥＮＤもＨｉｇｈレベルへと遷移し、かつフリップフロップ２３のＱ出力がリセットされる。これにより、４つのヒューズコア１１〜１４のプログラムプロセスが終了し、プログラムトランジスタ３２がオフするので、もはやヒューズ素子３１に電流は流れなくなる。

さて、図１には、ヒューズ素子３１がプログラム済み状態にあるか否かを調べるための構成も示されている。次に、この構成について説明する。リファレンス抵抗素子３６は、ヒューズ素子３１の未プログラム状態における抵抗値よりも高く、かつヒューズ素子３１のプログラム済み状態において予測される最低抵抗値よりも低い抵抗値を持つ。リードトランジスタ３７はプログラムトランジスタ３２のオン抵抗よりも高いオン抵抗を、リファレンストランジスタ３８はプログラムトランジスタ３２のオン抵抗と実質的に等しいオン抵抗をそれぞれ有する。リード信号ＲＥＡＤがＨｉｇｈレベルになると、リードトランジスタ３７及びリファレンストランジスタ３８がともにオンする。ただし、プログラムトランジスタ３２がオン状態とされることはない。このとき、差動アンプ３９は、ヒューズ素子３１とリードトランジスタ３７との接続点の電圧と、リファレンス抵抗素子３６とリファレンストランジスタ３８との接続点の電圧との差を増幅して、第１ヒューズコア１１のプログラム出力Ｆ１を供給する。具体的には、ヒューズ素子３１が未プログラム状態であればＦ１＝０（Ｌｏｗ）であり、ヒューズ素子３１がプログラム済み状態であればＦ１＝１（Ｈｉｇｈ）である。Ｆ２，Ｆ３，Ｆ４は、他の３つのヒューズコア１２〜１４のプログラム出力である。

ヒューズ素子３１のリード動作マージンを確保するためには、リファレンス抵抗素子３６とリファレンストランジスタ３８との接続点の電圧、つまり差動アンプ３９の入力閾値電圧を、プログラム時に動作する２入力ＮＡＮＤ回路３５の入力閾値電圧よりも高く設定しておくのがよい。リファレンス抵抗素子３６、リファレンストランジスタ３８及び差動アンプ３９に代えてインバータを採用する場合でも、当該インバータの入力閾値電圧を２入力ＮＡＮＤ回路３５の入力閾値電圧よりも高く設定しておくのがよい。

図３は、図１のヒューズモジュール１０をロジック回路部に有するシステムＬＳＩのチップ平面図である。図３のシステムＬＳＩ４０は、チップ中央部にロジック回路４１を、チップ周縁部に入出力回路４２をそれぞれ有している。ロジック回路４１には、図１のヒューズモジュール１０が多数設けられている。多数の入出力セル（Ｉ／Ｏセル）を持つ入出力回路４２において、４３は高電圧電源パッド、４４は低電圧電源パッド、４５は接地パッドである。高電圧電源パッド４３が供給する高電圧電源ＶＤＤＨは、入出力回路４２中のＩ／Ｏセルの電源であると同時に、図１中のヒューズ素子３１等の電源でもある。また、低電圧電源パッド４４が供給する低電圧電源ＶＤＤは、ロジック回路４１の電源であると同時に、図１中の２入力ＮＡＮＤ回路３３，３５等の電源でもある。このようにＩ／Ｏセル電源をヒューズ素子３１のプログラム電源としても活用するのが好ましい。

図４は、複数のヒューズモジュールの接続構成例を示している。図４に示した３個のヒューズモジュール１０ａ，１０ｂ，１０ｃはいずれも、図１に示した構成を持つ。ＩＮＩＴａ及びＥＮＤａは第１ヒューズモジュール１０ａのプログラム起動信号及びプログラム終了信号であり、ＩＮＩＴｂ及びＥＮＤｂは第２ヒューズモジュール１０ｂのプログラム起動信号及びプログラム終了信号であり、ＩＮＩＴｃ及びＥＮＤｃは第３ヒューズモジュール１０ｃのプログラム起動信号及びプログラム終了信号である。ここでは、図４に示したように、「ＥＮＤａ＝ＩＮＩＴｂ」、「ＥＮＤｂ＝ＩＮＩＴｃ」とする。つまり、これらのヒューズモジュール１０ａ，１０ｂ，１０ｃをチェーン状に接続することで、図５に示すように、例えば第１ヒューズモジュール１０ａのプログラム終了と同時に第２ヒューズモジュール１０ｂのプログラムを開始することができる。

なお、図１ではヒューズ素子３１とＮチャネルＭＯＳトランジスタで構成されたプログラムトランジスタ３２とを直列接続し、高電圧電源ＶＤＤＨ側にヒューズ素子３１を、接地電圧ＶＳＳ側にプログラムトランジスタ３２をそれぞれ設けたので、プログラムの進行につれてヒューズ素子３１とプログラムトランジスタ３２との接続点の電圧Ｖ１が徐々に減少した。これとは対照的に、ヒューズ素子とＰチャネルＭＯＳトランジスタで構成されたプログラムトランジスタとを直列接続し、高電圧電源ＶＤＤＨ側にプログラムトランジスタを、接地電圧ＶＳＳ側にヒューズ素子をそれぞれ設けることも可能である。ただし、この場合にはプログラムの進行につれてプログラムトランジスタとヒューズ素子との接続点の電圧が徐々に増加する。したがって、ヒューズ素子のリード動作マージンを確保するためには、電圧検知回路を構成する差動アンプ（又はこれに代わるインバータ）の入力閾値電圧を、プログラム監視手段を構成する論理回路の入力閾値電圧よりも低く設定しておくのがよい。

以上説明してきたとおり、本発明は、ヒューズ素子のプログラム済み状態における高抵抗値を確保しつつプログラムにかける時間を短縮することができるので、プロセッサ、メモリ、ＰＬＬ回路等を搭載したシステムＬＳＩの回路技術として有用である。

本発明に係る半導体集積回路が有するヒューズモジュールの構成例を示す回路図である。 図１のヒューズモジュールのプログラムプロセスを示す信号波形図である。 図１のヒューズモジュールをロジック回路部に有する半導体集積回路のチップ平面図である。 複数のヒューズモジュールの接続構成例を示す概念図である。 図４の構成の動作を説明するための信号波形図である。

符号の説明

１０，１０ａ，１０ｂ，１０ｃ ヒューズモジュール
１１，１２，１３，１４ ヒューズコア
２１ ワンショット回路
２２，２５ インバータ
２３ フリップフロップ
２４ ４入力ＮＡＮＤ回路
３１ ヒューズ素子
３２ プログラムトランジスタ
３３，３５ ２入力ＮＡＮＤ回路
３４ レベルシフタ
３６ リファレンス抵抗素子
３７ リードトランジスタ
３８ リファレンストランジスタ
３９ 差動アンプ
４０ システムＬＳＩ
４１ ロジック回路
４２ 入出力回路
４３ 高電圧電源パッド
４４ 低電圧電源パッド
４５ 接地パッド
Ｄ１，Ｄ２，Ｄ３，Ｄ４ プログラム入力
ＥＮＤ モジュールプログラム終了信号
ＥＮＤａ〜ＥＮＤｃ モジュールプログラム終了信号
ＥＮＤ１ コアプログラム終了信号
Ｆ１，Ｆ２，Ｆ３，Ｆ４ プログラム出力
ＩＮＩＴ モジュールプログラム起動信号
ＩＮＩＴａ〜ＩＮＩＴｃ モジュールプログラム起動信号
ＲＥＡＤ リード信号
ＶＤＤ 低電圧電源
ＶＤＤＨ 高電圧電源
ＶＳＳ 接地電圧

Claims (14)

1. 所定のプログラム電圧が印加されたときに流れる電流により少なくとも一部が溶断して抵抗値が増加するヒューズ素子と、
   前記ヒューズ素子に対して直列に接続されて直列回路をなし、かつ当該直列回路がプログラム電源に接続されたプログラムトランジスタと、
   起動信号に応答して前記プログラムトランジスタをオンさせることにより前記ヒューズ素子のプログラムを開始するためのプログラム開始手段と、
   前記ヒューズ素子と前記プログラムトランジスタとの接続点の電圧の変化を通じて前記ヒューズ素子の抵抗値の変化を監視し、前記ヒューズ素子の抵抗値が所定の抵抗値まで増加した時点で終了信号を出力するプログラム監視手段と、
   前記終了信号に応答して前記プログラムトランジスタをオフさせることにより前記ヒューズ素子のプログラムを終了するためのプログラム終了手段とを備えたことを特徴とする半導体集積回路。
2. 請求項１記載の半導体集積回路において、
   前記ヒューズ素子は、ポリシリコン層とシリサイド層とを有する２層構造、又はメタル層からなる１層構造を持つことを特徴とする半導体集積回路。
3. 請求項１記載の半導体集積回路において、
   前記プログラム開始手段は、前記ヒューズ素子のプログラムを開始するか否かをプログラム入力に応じて決定する機能を有することを特徴とする半導体集積回路。
4. 請求項１記載の半導体集積回路において、
   前記プログラム開始手段及び前記プログラム終了手段は、前記起動信号によりセットされ、かつ前記終了信号によりリセットされるフリップフロップを有し、当該フリップフロップの出力に応じて前記プログラムトランジスタのオン・オフが制御されることを特徴とする半導体集積回路。
5. 請求項１記載の半導体集積回路において、
   前記プログラム電源の電圧は、前記プログラム監視手段を構成する論理回路を動作させるための動作電源の電圧よりも高く設定されたことを特徴とする半導体集積回路。
6. 請求項５記載の半導体集積回路において、
   前記半導体集積回路は、ロジック回路と入出力回路とを備え、
   前記プログラム電源は前記入出力回路の電源と共通であり、かつ前記動作電源は前記ロジック回路の電源と共通であることを特徴とする半導体集積回路。
7. 請求項１記載の半導体集積回路において、
   前記プログラムトランジスタのオン抵抗よりも高いオン抵抗を有し、当該プログラムトランジスタに対して並列に、かつ前記ヒューズ素子に対して直列に接続されたリードトランジスタと、
   前記ヒューズ素子がプログラム済み状態にあるか否かを調べるために前記ヒューズ素子と前記リードトランジスタとの接続点の電圧を検知するための電圧検知回路と、
   前記プログラムトランジスタがオフした状態で前記リードトランジスタをオンさせる制御を行うリード制御手段とを更に備えたことを特徴とする半導体集積回路。
8. 請求項７記載の半導体集積回路において、
   前記ヒューズ素子と前記プログラムトランジスタとの直列回路は、前記ヒューズ素子の抵抗値が増加したときに前記ヒューズ素子と前記プログラムトランジスタとの接続点の電圧が減少するように構成され、
   前記電圧検知回路の入力閾値電圧は、前記プログラム監視手段を構成する論理回路の入力閾値電圧よりも高く設定されたことを特徴とする半導体集積回路。
9. 請求項７記載の半導体集積回路において、
   前記ヒューズ素子と前記プログラムトランジスタとの直列回路は、前記ヒューズ素子の抵抗値が増加したときに前記ヒューズ素子と前記プログラムトランジスタとの接続点の電圧が増加するように構成され、
   前記電圧検知回路の入力閾値電圧は、前記プログラム監視手段を構成する論理回路の入力閾値電圧よりも低く設定されたことを特徴とする半導体集積回路。
10. 請求項７記載の半導体集積回路において、
    前記電圧検知回路は、
    リファレンス抵抗素子と、
    前記プログラムトランジスタのオン抵抗と実質的に等しいオン抵抗を有し、前記リファレンス抵抗素子に対して直列に接続されて直列回路をなし、かつ当該直列回路が前記プログラム電源に接続されたリファレンストランジスタと、
    前記ヒューズ素子と前記リードトランジスタとの接続点の電圧と、前記リファレンス抵抗素子と前記リファレンストランジスタとの接続点の電圧との差を増幅する差動アンプとを有し、
    前記リード制御手段は、前記リードトランジスタとともに前記リファレンストランジスタをオンさせる機能を有することを特徴とする半導体集積回路。
11. 請求項１０記載の半導体集積回路において、
    前記リファレンス抵抗素子は、ポリシリコンからなる１層構造を持つことを特徴とする半導体集積回路。
12. 請求項１０記載の半導体集積回路において、
    前記リファレンス抵抗素子は、前記ヒューズ素子の未プログラム状態における抵抗値よりも高く、かつ前記ヒューズ素子のプログラム済み状態において予測される最低抵抗値よりも低い抵抗値を持つことを特徴とする半導体集積回路。
13. 請求項１記載の半導体集積回路において、
    前記半導体集積回路は、複数のヒューズコアを備え、
    前記複数のヒューズコアの各々は、前記ヒューズ素子と、前記プログラムトランジスタと、前記プログラム監視手段とを有し、
    前記プログラム開始手段は、前記起動信号に応答して前記複数のヒューズコアの各々の前記プログラムトランジスタをオンさせる機能を有し、
    前記プログラム終了手段は、前記複数のヒューズコアの各々の前記プログラム監視手段が全て前記終了信号を出力したときに前記複数のヒューズコアの各々の前記プログラムトランジスタをオフさせる機能を有することを特徴とする半導体集積回路。
14. 請求項１記載の半導体集積回路において、
    前記半導体集積回路は、複数のヒューズモジュールを備え、
    前記複数のヒューズモジュールの各々は、前記ヒューズ素子と、前記プログラムトランジスタと、前記プログラム開始手段と、前記プログラム監視手段と、前記プログラム終了手段とを有し、
    前記複数のヒューズモジュールのうちのいずれか１つのヒューズモジュールに与えられる前記起動信号は、前記複数のヒューズモジュールのうちの他の１つのヒューズモジュールから出力された前記終了信号であることを特徴とする半導体集積回路。

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