JP2006216219A - フラッシュセルに実現したヒューズセルアレイを含むフラッシュメモリ装置 - Google Patents

Abstract

【課題】フラッシュメモリ装置を提供する。
【解決手段】フラッシュメモリ装置のヒューズをフラッシュセルで構成する。フラッシュセルアレイは、複数のフラッシュメモリセルで構成される。第１ヒュージング回路は、フラッシュセルアレイとビットラインを共有してフラッシュセルで構成され、フラッシュアレイと外部ロジック回路との連結を制御する。第２ヒュージング回路は、ビットラインを共有してフラッシュセルで構成され、欠陥セルのアドレスをリダンダンシセルのアドレスに変更させる。第３ヒュージング回路は、ビットラインを共有してフラッシュセルで構成され、フラッシュメモリ装置の製造時の基準値を調整するためのＤＣ電圧レベルを調整する。ヒューズセンス増幅部は、ビットラインに連結され、ビットラインのデータを読み取って出力する。ヒューズとして用いられる第１ヒュージング回路、第２ヒュージング回路、及び第３ヒュージング回路をフラッシュセルで実現する。
【選択図】 図４

Description

本発明は、フラッシュメモリ装置に係り、より詳細にはフラッシュヒューズセルに実現した複数のヒュージング回路を含むフラッシュメモリ装置に関する。

保護回路及び周辺回路は、電源が切れても保存された情報が維持されなければならないので、従来はメタルヒューズを用いた。しかし、このようなメタルヒューズを用いる場合には、保存された情報を維持するためにレーザでメタルを切る必要があり、ヒューズメタルのための追加工程が必要となる。また一度切れたメタルによる情報は再び変えられないという問題点がある。

図１は、従来のフラッシュメモリ装置を示したブロック図である。
図１を参照すると、従来のフラッシュメモリ装置１は、フラッシュセルアレイ６、保護回路４、第１周辺回路２、及び第２周辺回路８を含む。フラッシュセルアレイ６は、データを保存する装置であって、フラッシュセルは、例えば、スタティックゲート型のフラッシュセルやスプリットゲートタイプのフラッシュセルなどを用いることができる。保護回路４、第１周辺回路２、及び第２周辺回路８は、それぞれメタルヒューズで実現されたヒュージング回路を含む。

保護回路４は、フラッシュセルアレイ６とチップ上のコアロジック（図示せず）との連結時、チップデザイナの選択によってフラッシュメモリ装置の使用を制御する回路である。
第１周辺回路２は、フラッシュセルアレイ６のうち、欠陥のあるセルが発生した場合、欠陥のあるセルをリダンダンシセルに交替できるよう欠陥セルのアドレスをリダンダンシセルのアドレスに変更させる回路である。

第２周辺回路８は、フラッシュメモリ装置に用いられる多数のデバイスの基準値が工程条件により変動可能であるので、工程条件に無関係な基準値を提供できるようＤＣレベルを調整する回路である。

第１周辺回路２は、主にメタルヒューズで実現される。フラッシュセルアレイ６の全てのセルが欠陥のないセルで実現されると、最適の条件になるが、一部のセルに欠陥が発生する可能性がある。それで、多くのフラッシュメモリ装置はリダンダンシセルを提供し、もし欠陥のあるセルが発生する場合、欠陥セルをリダンダンシセルに代替する。ここで、欠陥セルに当たるアドレスは、自動的にリダンダンシセルのアドレスに変更されるべきであり、これを実行するものが第１周辺回路である。これのために、第１周辺回路２は、初期にメタルヒューズで構成されており、後でリダンダンシセルのアドレスが欠陥セルのアドレスに対応するようレーザでメタルヒューズを切ってアドレスを対応させる。

第２周辺回路８もまたメタルヒューズで実現される。フラッシュメモリの工程に免疫性を有する値を提供するために、各状況に合うようにヒューズの連結で微細調整して一定の基準値を提供するものが第２周辺回路である。
保護回路４及び周辺回路（２、８）をメタルヒューズとして用いる場合、大きく三つの短所が挙げられる。

一番目、メタルヒューズをレーザで切ると再び復旧不可能である。即ち、一時的にテストが不可能であり、ただ一度の機会のみ提供するので、初期にメタルヒューズを切ることに注意を注がなければならない。
二番目、メタルヒューズを切るためには、一定の面積が必要になるものの、最近の工程技術を考慮するとき、相当な面積を占める。
三番目、レーザヒューズのための追加工程が必要であるので、半導体装置の製造費用及び時間を増加させる。

したがって、フラッシュセルに対する多数回のプログラム動作と除去動作とが可能であり、占有面積が小さく、工程を減少させることができるフラッシュメモリ装置が要求される。

本発明の第１目的は、フラッシュヒューズセルで実現した複数のヒュージング回路を含むフラッシュメモリ装置を提供することにある。
本発明の第２目的は、複数の周辺回路を同時にセンシング及びヒュージングすることができるフラッシュメモリ装置の構成方法を提供することにある。

前記のような目的を発生するために、本発明の一実施例によるフラッシュメモリ装置は、フラッシュセルアレイ、第１ヒュージング回路、第２ヒュージング回路、第３ヒュージング回路、及びヒューズセンス増幅部を含む。フラッシュセルアレイは、複数のフラッシュメモリセルで構成されている。第１ヒュージング回路は、フラッシュセルアレイとビットラインを共有し、フラッシュセルで構成され、フラッシュセルアレイと外部ロジック回路との連結を制御する。第２ヒュージング回路は、ビットラインを共有し、フラッシュセルで構成され、欠陥セルのアドレスをリダンダンシセルのアドレスに変更させる。第３ヒュージング回路は、ビットラインを共有してフラッシュヒューズセルで構成され、 フラッシュメモリ装置の動作に用いられるＤＣ電圧レベルを調整するために用いられる。ヒューズセンス増幅部は、ビットラインに連結され、ビットラインからデータを読み取る。

本発明の一実施例によるフラッシュメモリ装置は、フラッシュセルアレイ、ヒューズセルアレイ、及び複数のビットラインを含む。フラッシュセルアレイは、複数のフラッシュメモリセルで構成され、ヒューズセルアレイは、複数のフラッシュヒューズセルで構成された複数のヒュージング回路を含む。複数のビットラインは、フラッシュセルアレイ及びヒューズセルアレイに共通に連結される。

それぞれのビットラインは、複数のヒュージング回路にそれぞれ含まれた複数のフラッシュヒューズセルのうち、一つのフラッシュヒューズセルにのみドレインが連結される。複数のヒュージング回路のそれぞれのワードラインとソースラインは、いずれも分離していて同一のヒュージング回路に含まれた複数のフラッシュヒューズセルを同時にプログラムまたは除去することできる。シューズセルアレイは、フラッシュセルアレイと外部ロジック回路との連結を制御するためのヒュージング回路、フラッシュセルアレイにおける欠陥のあるセルのアドレスをリダンダンシセルのアドレスに変更させるヒュージング回路及び／またはフラッシュメモリ装置の動作に用いられるＤＣ電圧レベルを調節するためのヒュージング回路を含むことができる。

本発明の一実施例によるフラッシュメモリ装置の構成方法は、フラッシュセルアレイと外部回路との連結を制御する第１ヒュージング回路に含まれた少なくとも一つ以上のフラッシュヒューズセル及びフラッシュセルアレイにおける欠陥のあるセルのアドレスをリダンダンシセルのアドレスに変更させる第２ヒュージング回路の少なくとも一つ以上のフラッシュヒューズセルを活性化する段階を更に含む。前記方法は、フラッシュメモリ装置の内部回路に印加されるＤＣ電圧を制御する第３ヒュージング回路の少なくとも一つ以上のフラッシュヒューズセルを活性化する段階を更に含んでもよい。

本発明によるフラッシュメモリ装置は、フラッシュセルで実現された第１ヒュージング回路、第１周辺回路、及び第３ヒュージング回路を通じて反復的なプログラムと除去が可能である。

本発明にフラッシュメモリ装置は、フラッシュセルで実現されたヒューズセルアレイを通じて同時に多数の目的のヒューズ動作が可能であるので、テスト時間を減少させることができる。

以下、添付した図面を参照して本発明によるフラッシュメモリ装置の実施例を詳細に説明する。
図２は、本発明の第１実施例によるフラッシュメモリ装置の回路図である。

図２を参照すると、本発明のフラッシュメモリ装置は、フラッシュセルアレイ２０、ヒューズセンス増幅部３０及びヒューズセルアレイ２５を含む。ヒューズセルアレイは、フラッシュヒューズセルで実現された第１ヒュージング回路４０、第２ヒュージング回路５０、及び第３ヒュージング回路６０を含む。

フラッシュセルアレイ２０は、複数のフラッシュメモリセルを具備し、情報を保存する保存媒体の役割を果たす。
ヒューズセルアレイ２５に含まれたヒュージング回路４０、５０、６０は、図１の保護回路４、第１周辺回路２、及び第２周辺回路８にそれぞれ含まれたメタルヒューズで実現された従来のヒュージング回路に対応する。ヒュージング回路（４０、５０、６０）は、従来技術によるそれぞれの制御回路（図示せず）と連結される。

第１ヒュージング回路４０は、チップの基本情報を保存する場所であって、テストが終わった後、チップデザイナにオプションを提供するための回路である。チップデザイナは、第１ヒュージング回路４０を用いてチップ上のコアロジック回路とフラッシュセルアレイ２０との連結を制御することができる。

第２ヒュージング回路５０は、フラッシュセルアレイ２０の一部セルに欠陥が発生した場合、欠陥のあるセルをリダンダンシセルに代替するための回路である。欠陥セルを代替するために、フラッシュセルアレイ２０は、一般的にリダンダンシセルを具備しており、リダンダンシセルを用いる場合、欠陥セルのアドレスをリダンダンシセルのアドレスに対応させなければならない。

第２ヒュージング回路５０は、欠陥セルのアドレスをリダンダンシセルのアドレスに変更させる役割を行い、フラッシュヒューズセルで実現される。第２ヒュージング回路５０は、フラッシュヒューズセルで実現されるため、プログラム後にエラーがあると、除去した後、再びプログラムすることができるので、反復使用が可能である。

第３ヒュージング回路６０は、フラッシュメモリ装置の製造工程時、工程条件に関係ない基準値を提供することができるようＤＣレベルを調整する。フラッシュメモリ装置１０は、多様なＤＣレベルが必要であり、工程条件によって製造された装置ごとにその値に差があることもある。したがって、ＤＣレベルを一定に維持することが必要であり、第３ヒュージング回路６０に含まれたフラッシュヒューズセルのプログラムを通じてＤＣレベルを調整することができる。フラッシュヒューズセルのプログラムでＤＣレベルを調整するので、エラーを減少させることができる。また、プログラム後のＤＣレベルが目的とした値より大きいか小さいと、除去した後で再びプログラムすることができるので、反復的にＤＣレベルを調整することができる。

ヒューズセンス増幅部３０は、第１ヒュージング回路４０、第２ヒュージング回路５０、そして第３ヒュージング回路６０の情報を受け、増幅した後に出力する。
図３は、本発明の第１実施例によるフラッシュメモリ装置の回路図である。

図３を参照すると、本発明の第１実施例によるフラッシュメモリ装置は、フラッシュセルアレイ１５０、ヒューズセンス増幅部１００及びフラッシュヒューズセルアレイ２００を含む。フラッシュヒューズセルアレイ２００は、第１ヒュージング回路２１０、第２ヒュージング回路２２０、及び第３ヒュージング回路２３０を含む。図３には、一つのビットライン（ｂ１）と連結されたヒューズセンス増幅部１００のみが示されているが、フラッシュメモリ装置は、ビットライン（ｂ０、ｂ１、…、ｂ１０２３）にそれぞれ連結された複数のヒューズセンス増幅部を含む。

フラッシュヒューズセルアレイ２００は、従来の製造工程によって製造されたフラッシュメモリセルアレイをヒューズセルアレイとして用いることで、二つのトランジスタが対をなしてソースを共有する構造を有するものである。
図３に示したように、本発明によるフラッシュメモリ装置は、第１ヒュージング回路２１０、第２ヒュージング回路２２０、及び第３ヒュージング回路２３０をフラッシュヒューズセルで実現される。

第１ヒュージング回路２１０は、第１ワードライン（ＷＯ）にゲートが連結され、ソースが第１ソースライン（ＳＯ）に連結されたフラッシュヒューズセルで構成された第１ブロックと第１共通ワードライン（Ｗｃ１）にゲートが連結され、ソースが第１ソースライン（ＳＯ）に連結されたフラッシュヒューズセルで構成された第２ブロックを含む。第１ヒュージング回路２１０は、第１ワードライン（ＷＯ）に連結されたフラッシュヒューズセルのみ用いるので、第１共通ワードライン（Ｗｃ１）は、接地電圧（Ｖｓｓ）に連結する。

第２ヒュージング回路２２０は、第２ワードライン（Ｗ１）にゲートが連結され、ソースが第２ソースライン（Ｓ１）に連結されたフラッシュヒューズセルで構成された第３ブロックと第２共通ワードライン（Ｗｃ２）にゲートが連結され、ソースが第２ソースライン（Ｓ１）に連結されたフラッシュヒューズセルで構成された第４ブロックを含む。第２ヒュージング回路２２０は、第２ワードライン（Ｗ１）に連結されたフラッシュヒューズセルのみ用いるので、第２共通ワードライン（Ｗｃ２）は、接地電圧に連結する。

第３ヒュージング回路２３０は、第３ワードライン（Ｗ２）にゲートが連結され、ソースが第３ソースライン（Ｓ２）に連結されたフラッシュヒューズセルで構成された第５ブロックと第３共通ワードライン（Ｗｃ３）にゲートが連結され、ソースが第３ソースライン（Ｓ２）に連結されたフラッシュヒューズセルで構成された第６ブロックを含む。第３ヒュージング回路２３０は、第３ワードライン（Ｗ２）に連結されたフラッシュヒューズセルのみ用いるので、第３共通ワードライン（Ｗｃ３）は、接地電圧に連結する。

第１ヒュージング回路２１０、第２ヒュージング回路２２０、及び第３ヒュージング回路２３０は、ビットラインを共有している。例えば、ビットライン（ｂ１）には、第１ヒュージング回路のフラッシュヒューズセル（Ｃ０１）、第２ヒュージング回路のフラッシュヒューズセル（Ｃ１１）、及び第３ヒュージング回路２３０のフラッシュヒューズセル（Ｃ２１）が連結されている。ここで、ビットライン（ｂ１）に連結されたフラッシュヒューズセルの中で一つのみをヒューズとして用いる。もし、同一のビットラインが二つ以上のフラッシュヒューズセルをヒューズとして用いると、ヒューズセンス増幅部１００が同時に二つの情報を読むことができないので、同時に作動することができない。

第１ヒュージング回路２１０、第２ヒュージング回路２２０、前記第３ヒュージング回路２３０は、それぞれワードラインとソースラインとを含んでいるので、同時にフラッシュヒューズセルをプログラムするか、あるいは除去することができる。

また、各ビットラインに連結されたフラッシュヒューズセルの中で一つのセルのみをヒューズとして用いるので、第１ヒュージング回路２２０、第２ヒュージング回路２３０、及び第３ヒュージング回路２４０のフラッシュヒューズセルの情報を同時にセンシングすることができる。

ヒューズセンス増幅部１００は、センス増幅器１１０とラッチ回路１２０とを含む。センス増幅器１１０は、ビットライン（ｂ１）の情報をセンシングして増幅した後、増幅された情報をラッチ回路１２０に出力する。ラッチ回路１２０は、次の増幅された情報を受ける前まで、増幅された情報を維持する。

図４は、本発明の第２実施例によるフラッシュメモリ装置の回路図である。
図４は、ヒューズとして用いられないフラッシュヒューズセルにエラーがある場合、エラーがあるフラッシュヒューズセルがヒューズセンス増幅部のセンシングに影響を及ぼさないようにするための実施例を示す。
図４のフラッシュメモリ装置は、全ての構成が図３のフラッシュメモリ装置と同一であるが、各フラッシュヒューズセルとビットラインとの連結が異なる。

図３でビットライン（ｂ１）に連結されたフラッシュヒューズセルは全て六つであり、これらのうち、たった一つのフラッシュヒューズセルのみがヒューズとして用いられる。もし、第１ヒュージング回路（２１０）のフラッシュヒューズセル（Ｃ０１）がヒューズとして用いられ、残りのフラッシュヒューズセルは用いられないダミーセルである場合、ヒューズセンス増幅部１００は、フラッシュヒューズセル（Ｃ０１）に連結されたビットライン（ｂ１）の電流をセンシングして動作する。

図３のフラッシュヒューズセルアレイ２００は、従来の製造工程によって製造されたフラッシュメモリセルアレイを複雑な追加工程なしにヒューズセルアレイとして転用可能であるという長所を有する。しかし、もし他のダミーフラッシュヒューズセルのゲートが弱いか、過除去された場合、ダミーフラッシュヒューズセルで漏洩電流が発生する可能性があり、この場合、ビットライン（ｂ１）の電流は、フラッシュヒューズセル（Ｃ０１）の情報と異なる値を示すようになり、ヒューズセルセンス増幅部１００は、誤情報をセンシングする可能性がある。

一方、図４は、第１ヒュージング回路３１０のヒューズとして用いられるフラッシュヒューズセル（Ｃ０１）のみビットライン（ｂ１）に連結し、ビットラインを共有していた残りのダミーフラッシュヒューズセルは、ビットラインとの連結を切る。このために、第１ヒュージング回路３１０のヒューズとして用いられるフラッシュヒューズセル（Ｃ０１）のドレインのみをビットライン（ｂ１）に連結し、ビットライン（ｂ１）を共有していた残りのダミーフラッシュヒューズセルのドレインは、ビットライン（ｂ１）と連結されたコンタクトを切る。その結果、ビットライン（ｂ１）は、実質的にヒューズとして用いられるフラッシュヒューズセル（Ｃ０１）にのみ連結され、ビットライン（ｂ１）には、フラッシュヒューズセル（Ｃ０１）の電流のみを示すようになり、用いられないセルの漏洩電流が遮断される。

図４の第２ヒュージング回路３２０のヒューズとして用いられるフラッシュヒューズセル（Ｃ１０）の場合を説明する。この場合、フラッシュヒューズセル（Ｃ１０）とビットライン（ｂ０）を共有する第１ヒュージング回路３１０のフラッシュヒューズセルと第３ヒュージング回路３３０のフラッシュヒューズセルとは、ダミーフラッシュヒューズセルとして用いられる。また、フラッシュヒューズセル（Ｃ１０）とソースを共有する第２ヒュージング回路３２０の他のフラッシュヒューズセルもダミーフラッシュヒューズセルとして用いられる。漏洩電流による誤動作の可能性を遮断するために、ヒューズとして用いられるフラッシュヒューズセル（Ｃ１０）のドレインのみがビットライン（ｂ０）に連結され、ビットライン（ｂ０）を共有するダミーフラッシュヒューズセルのドレインは、ビットライン（ｂ０）と連結しない。

第３ヒュージング回路３３０のフラッシュヒューズセル（Ｃ２１０２３）がヒューズとして用いられる場合、フラッシュヒューズセル（Ｃ２１０２３）のドレインは、ビットライン（ｂ１０２３）に連結されるが、ビットライン（ｂ１０２３）を共有する他のダミーフラッシュヒューズセルのドレインは、ビットライン（ｂ１０２３）に連結しない。

以上、説明したように、本発明の実施例によるフラッシュメモリ装置は、ビットラインを共有するフラッシュヒューズセルよりヒューズとして用いられるフラッシュヒューズセルのドレインのみがビットラインに連結され、ダミーフラッシュヒューズセルのドレインをビットラインに連結しないことで、ダミーフラッシュヒューズセルの漏洩電流による誤動作の可能性を除去することができる。

以上、本発明を実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。例えば、本発明の望ましい実施例は、三つのヒュージング回路で構成されたフラッシュヒューズセルアレイを含む半導体メモリ装置に関わるものであるが、当該技術分野において通常の知識を有するものは、本発明が二つまたは四つ以上のヒュージング回路で構成されたフラッシュヒューズセルアレイを含む半導体メモリ装置で実施できることを理解できるだろう。

以上で、説明したように、本発明の実施例によるフラッシュメモリ装置は、従来のメタルヒューズで実現されていたヒュージング回路をフラッシュセルで実現してフラッシュセルのプログラムと除去動作を通じて反復的にテストが可能である。

また、本発明の実施例によるフラッシュメモリ装置は、フラッシュセルアレイとヒューズセルアレイとがビットライン及び各ビットラインに連結されたヒューズセンス増幅器を共有することでヒューズセルアレイが占める面積を減少させることができる。

更に、本発明の実施例によるフラッシュメモリ装置は、メタルヒューズのためのレーザによる切断工程のような追加工程が不必要であるので、製造工程を単純化することができるという長所がある。

従来のフラッシュメモリ装置を示したブロック図である。 本発明のフラッシュメモリ装置を示したブロック図である。 本発明の第１実施例によるフラッシュメモリ装置の回路図である。 本発明の第２実施例によるフラッシュメモリ装置の回路図である。

符号の説明

２０ フラッシュセルアレイ
３０ ヒューズセンス増幅部
４０ 第１ヒュージング回路
５０ 第２ヒュージング回路
６０ 第３ヒュージング回路

Claims (19)

1. 複数のフラッシュメモリセルで構成されたフラッシュセルアレイと、
   前記フラッシュセルアレイとビットラインを共有し、フラッシュヒューズセルで構成され、前記フラッシュセルアレイと外部ロジック回路との連結を制御する第１ヒュージング回路と、
   前記ビットラインを共有し、フラッシュヒューズセルで構成され、欠陥のあるセルのアドレスをリダンダンシセルのアドレスに変更させる第２ヒュージング回路と、
   前記ビットラインを共有し、フラッシュヒューズセルで構成され、フラッシュメモリ装置の動作に用いられるＤＣ電圧レベルを調節する第３ヒュージング回路と、
   前記ビットラインに連結され、前記ビットラインからデータを読み取るヒューズセンス増幅部と、を含むことを特徴とするフラッシュメモリ装置。
2. 前記第１ヒュージング回路は、第１ワードラインにゲートが連結されたフラッシュヒューズセルで構成された第１ブロックと、第２ワードラインにゲートが連結されたフラッシュヒューズセルで構成された第２ブロックを含み、前記第１ブロック及び第２ブロックのフラッシュヒューズセルのソースは、第１ソースラインに連結されており、前記第２ワードラインは、接地電圧に連結されることを特徴とする請求項１記載のフラッシュメモリ装置。
3. 前記第２ヒュージング回路は、第３ワードラインにゲートが連結されたフラッシュヒューズセルで構成された第３ブロックと、第４ワードラインにゲートが連結されたフラッシュヒューズセルで構成された第４ブロックとを含み、前記第３ブロック及び第４ブロックのフラッシュヒューズセルのソースは、第２ソースラインに連結されており、前記第４ワードラインは、接地電圧に連結されることを特徴とする請求項２記載のフラッシュメモリ装置。
4. 前記第３ヒュージング回路は、第５ワードラインにゲートが連結されたフラッシュヒューズセルで構成された第５ブロックと、第６ワードラインにゲートが連結されたフラッシュヒューズセルで構成された第６ブロックとを含み、前記第５ブロック及び第６ブロックのフラッシュヒューズセルのソースは、第３ソースラインに連結されており、前記第６ワードラインは、接地に連結されることを特徴とする請求項３記載のフラッシュメモリ装置。
5. 前記それぞれのビットラインは、前記第１ヒュージング回路、前記第２ヒュージング回路、及び前記第３ヒュージング回路にそれぞれ含まれた複数のフラッシュヒューズセルのうち、一つのフラッシュヒューズセルにのみドレインが連結されることを特徴とする請求項４記載のフラッシュメモリ装置。
6. 前記第１ヒュージング回路、前記第２ヒュージング回路、及び前記第３ヒュージング回路にそれぞれ含まれた複数のフラッシュヒューズセルを同時にセンシングすることを特徴とする請求項５記載のフラッシュメモリ装置。
7. 前記ヒューズセンス増幅部は、
   前記ビットラインの信号を増幅するセンス増幅器と、
   前記センス増幅器の出力信号を保存するラッチ回路と、を含むことを特徴とする請求項５記載のフラッシュメモリ装置。
8. 複数のフラッシュメモリセルで構成されたフラッシュセルアレイと、
   複数のフラッシュヒューズセルで構成された複数のヒュージング回路を含むヒューズセルアレイと、
   前記フラッシュセルアレイ及び前記ヒューズセルアレイに共通に連結された複数のビットラインと、を含むことを特徴とするフラッシュメモリ装置。
9. 前記それぞれのビットラインは、前記複数のヒュージング回路にそれぞれ含まれた複数のフラッシュヒューズセルのうち、いずれか一つのフラッシュのセルにのみドレインが連結されることを特徴とする請求項８記載のフラッシュメモリ装置。
10. 前記複数のヒュージング回路それぞれのワードラインとソースラインとはいずれも分離しており、同一のヒュージング回路に含まれた複数のフラッシュヒューズセルを同時にプログラムまたは消去し得ることを特徴とする請求項９記載のフラッシュメモリ装置。
11. 前記ヒューズセルアレイは、前記フラッシュセルアレイと外部ロジック回路との連結を制御するためのヒュージング回路を含むことを特徴とする請求項８記載のフラッシュメモリ装置。
12. 前記ヒューズセルアレイは、フラッシュセルアレイにおける欠陥のあるセルのアドレスをリダンダンシセルのアドレスに変更させるヒュージング回路を含むことを特徴とする請求項８記載のフラッシュメモリ装置。
13. 前記ヒューズセルアレイは、前記フラッシュメモリ装置の動作に用いられるＤＣ電圧レベルを調節するためのヒュージング回路を含むことを特徴とする請求項８記載のフラッシュメモリ装置。
14. 前記ヒューズセルアレイは、
    第１ワードライン、第２ワードライン、及び第１ソースラインに連結されたフラッシュヒューズセルで構成され、前記フラッシュセルアレイと外部ロジックとの連結を制御する第１ヒュージング回路と、
    前記第３ワードライン、第４ワードライン、及び第２ソースラインに連結されたフラッシュヒューズセルで構成され、欠陥のあるセルのアドレスをリダンダンシセルのアドレスに変更させる第２ヒュージング回路と、
    第５ワードライン、第６ワードライン、及び第３ソースラインに連結されたフラッシュヒューズセルで構成され、フラッシュメモリ装置の動作に用いられるＤＣ電圧レベルを調節する第３ヒュージング回路と、を含むことを特徴とする請求項１０記載のフラッシュメモリ装置。
15. 前記複数のビットラインに連結され、前記ビットラインからデータを読み取るヒューズセンス増幅部を更に含むことを特徴とする請求項９記載のフラッシュメモリ装置。
16. 前記ヒューズセルアレイは、前記複数のビットラインのそれぞれに連結された少なくとも一つのダミーフラッシュヒューズセルを含むことを特徴とする請求項８記載のフラッシュメモリ装置。
17. フラッシュセルアレイと外部回路との連結を制御する第１ヒュージング回路に含まれた少なくとも一つ以上のフラッシュヒューズセル及びフラッシュセルアレイにおける欠陥のあるセルのアドレスをリダンダンシセルのアドレスに変更させる第２ヒュージングの回路の少なくとも一つ以上のフラッシュヒューズセルを同時に活性化する段階を含むことを特徴とするフラッシュメモリ装置の構成方法。
18. 前記フラッシュメモリ装置の内部回路に印加されるＤＣ電圧を制御する第３ヒュージング回路の少なくとも一つ以上のフラッシュヒューズセルを活性化する段階を更に含むことを特徴とする請求項１６記載のフラッシュメモリ装置の構成方法。
19. 前記第１ヒュージング回路、前記第２ヒュージング回路、及び前記第３ヒュージング回路のフラッシュヒューズセルを同時にセンシングする段階を更に含むことを特徴とする請求項１８記載のフラッシュメモリ装置の構成方法。

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