JP2002358794A

JP2002358794A - 不揮発性半導体記憶装置

Info

Publication number: JP2002358794A
Application number: JP2001163487A
Authority: JP
Inventors: 弘治 ▲濱▼口; Hiroharu Hamaguchi; Ichiro Tomohiro; 一郎友廣
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-05-30
Filing date: 2001-05-30
Publication date: 2002-12-13
Anticipated expiration: 2021-05-30
Also published as: JP3815716B2; US6621734B2; US20020181280A1

Abstract

(57)【要約】【課題】冗長記憶回路の配線負荷を減少させて読出し速
度を高速化すると共に、不要レイアウト領域をなくして
レイアウト面積、即ちチップ面積を縮小化する。【解決手段】冗長記憶回路５は、主記憶回路４のビッ
ト線Ｂ毎に、置換情報（例えば欠陥アドレスなど）を電
気的に書込みまたは消去可能なフローティングゲートト
ランジスタからなるメモリセルＴＧＦと選択トランジス
タＴＩ５１〜ＴＩ５３のそれぞれとの直列回路が配置さ
れており、この置換情報記憶用のメモリセルＴＧＦの一
方端と、主記憶回路４のビット線Ｂの何れかとを、選択
トランジスタＴＩ５１〜ＴＩ５３の何れかにより電気的
に接続または遮断自在に構成されると共に、ビット線Ｂ
を通して置換情報記憶用のメモリセルＴＧＦに書込みと
読出しの電流を供給可能に構成するようになっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばアドレス情
報などの冗長置換情報や、デバイスの調整を行うための
情報を不揮発性メモリセルに別途書込むことを可能とす
る不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】従来の不揮発性半導体記憶装置は、歩留
まりを向上させるために、不良ワード線、不良ビット線
および不良メモリセルをそれぞれ予備の冗長ワード線、
冗長ビット線および冗長メモリセルと置換する冗長機能
を持っている。

【０００３】一般的に、製品出荷時のテストにおいて、
テスターが、不良ワード線、不良ビット線、不良メモリ
セルを検出すると、テスターは、その不良ワード線、不
良ビット線および不良メモリセルのアドレス情報（以下
不良アドレスまたは冗長アドレス、欠陥アドレスなどと
いう）を、半導体記憶装置それ自体に用意された冗長ア
ドレス記憶回路に記憶させる。

【０００４】ＤＲＡＭまたはＳＲＡＭなどでは、ポリシ
リコンなどのフューズを用いた冗長アドレス記憶回路が
一般的であるが、フローティングゲートトランジスタを
主記憶回路のメモリセルとして使用している不揮発性半
導体記憶装置では、主記憶回路と同様のフローティング
ゲートトランジスタを冗長アドレス記憶回路（以下、冗
長記憶回路という）のメモリセルとして使用している。

【０００５】ここで、まず、不揮発性半導体記憶装置で
従来使用されている冗長記憶回路の動作原理について、
ワード線に欠陥がある場合を例に挙げて説明する。その
欠陥ワード線は冗長ワード線に置換されるのであるが、
その際に、欠陥ワード線のアドレスは冗長記憶回路に記
憶される。

【０００６】この冗長記憶回路は、その内容によってア
ドレシング可能なメモリ回路（ＣＡＭ（Contents Addre
ssable Memory）とも呼ばれる）である。アドレスが主
記憶回路に入力されると、このアドレスは、常に、冗長
記憶回路（ＣＡＭ）にも入力される。入力されたアドレ
スと、記憶されたアドレスとが同一であった場合、冗長
回路が動作して欠陥ワード線の接続を切断し、冗長ワー
ド線に切り替えるように動作する。

【０００７】数メガビット程度の主記憶回路では、数個
の欠陥を修復する可能性があるため、修復することが可
能な欠陥ワード線またはビット線と同数の冗長ワード線
が存在する。各冗長ワード線には、欠陥ワード線のアド
レス情報が記憶される冗長記憶回路が各々組み合わされ
ている。Ｎ個の欠陥を修復するときにはＮ個の冗長ワー
ド線とＮ個の冗長記憶回路が必要となる。さらに、欠陥
ワード線のアドレスが冗長記憶回路に入力されたとき、
この冗長記憶回路に対応する冗長回路が実際に動作可能
であることを示す一つの有効化ビットが必要となり、主
記憶回路のワード線アドレスがＭビットとすると、冗長
記憶回路は、最低Ｍ＋１ビットを含む。したがって、上
記の条件を満たすためには、冗長記憶回路の総ビット数
はＮ×（Ｍ＋１）ビット必要となる。

【０００８】一つの可能な方法として、欠陥アドレスビ
ット（または有効化ビット）の記憶セルおよび読出しセ
ルの構成、つまり冗長記憶回路およびその冗長情報読出
し回路のＭ＋１個のセル回路の１個分を図５に示してい
る。

【０００９】図５において、ラッチ回路の両端（Ｃ点と
Ｄ点）に、読出し時にオンするＮＭＯＳトランジスタＴ
３，Ｔ４を介して、ソースがグランドに接続可能とする
フローティングゲートトランジスタＴＧＦ１，ＴＧＦ２
のドレインが接続されている。フローティングゲートト
ランジスタＴＧＦｌ，ＴＧＦ２のソース電圧ＶＳはデー
タ読出し時または書込み時には０Ｖとなり、消去時には
約６Ｖとなる。

【００１０】ＮＭＯＳトランジスタＴ３，Ｔ４はフロー
ティングゲートトランジスタＴＧＦｌ，ＴＧＦ２のドレ
インディスターブを避けるためにドレイン電圧を低下さ
せるバイアス効果も併せ持っている。この二つのフロー
ティングゲートトランジスタＴＧＦｌ，ＴＧＦ２のワー
ド線ＶＧＦは共通電位である。

【００１１】また、このラッチ回路のＮＭＯＳトランジ
スタＴ９，Ｔ１０のソースには、ＮＭＯＳトランジスタ
Ｔ８のドレインが接続されており、フローティングゲー
トトランジスタＴＧＦｌ，ＴＧＦ２の読出し時には、Ｎ
ＭＯＳトランジスタＴ８はオフされる。つまり、読出し
中は、ラッチ回路によるデータ保持は行わず、読出し
後、データ確定した後に、ラッチ回路によりデータを保
持する。このラッチ回路の片側（Ｄ点）には、ラッチ回
路のデータを初期化するためのＮＭＯＳトランジスタＴ
７のドレインが接続されており、このＮＭＯＳトランジ
スタＴ７のソースはグランドに接続されている。

【００１２】また、ＮＭＯＳトランジスタＴ５，ＴＩ５
は、フローティングゲートトランジスタＴＧＦ１のドレ
インと、フローティングゲートトランジスタＴＧＦ１に
書込む際に書込み電圧ＶＰＲＧが印加されるＶＰＲＧ入
力端との間に、直列に接続されており、これらは書込み
時以外には全てオフしている。また、ＮＭＯＳトランジ
スタＴ６、Ｔ１６も同様に、フローティングゲートトラ
ンジスタＴＧＦ２のドレインとＶＰＲＧ入力端との間に
直列に接続されている。

【００１３】このセル回路の出力Ｏｕｔは、フローティ
ングゲートトランジスタＴＧＦｌ，ＴＧＦ２のうちの何
れか一方がプログラムされると、その状態に応じて論理
レベル「０」または「１」をとる。ここで、フローティ
ングゲートトランジスタＴＧＦ１が消去状態、フローテ
ィングゲートトランジスタＴＧＦ２が書込み状態である
ときのこの冗長記憶回路ＣＡＭの読出し動作原理につい
て説明する。

【００１４】冗長情報の読出し動作であって書込み動作
ではないため、トランジスタＴ５，ＴＩ５とトランジス
タＴ６，ＴＩ６とは全てオフになっている。さらに、読
出し信号ＶＢもロウレベルであり、トランジスタＴ３、
Ｔ４はオフしている。このとき、フローティングゲート
トランジスタＴＧＦｌ，ＴＧＦ２とラッチ回路のＰＭＯ
ＳトランジスタＴ１，Ｔ２およびＮＭＯＳトランジスタ
Ｔ９，Ｔ１０とはトランジスタＴ３、Ｔ４でそれぞれ分
離されている。

【００１５】このとき、読出し信号ＶＢの反転信号ＮＶ
Ｂはハイレベルであり、ＮＭＯＳトランジスタＴ８はオ
ンしている。したがって、トランジスタＴｌ，Ｔ２、ト
ランジスタＴ８、トランジスタＴ９，Ｔ１０はラッチ回
路を構成し、データを保持する。

【００１６】その後、初期化信号ＩＮＴがハイレベルに
なり、これによってトランジスタＴ７がオンとなって、
トランジスタＴ７のドレイン側のＤ点はロウレベル（グ
ランドレベル）になる。冗長記憶回路ＣＡＭの出力Ｏｕ
ｔとしては、このＤ点の電位のロウレベルがＩＮＶ１、
ＩＮＶ２を通して出力される。

【００１７】一方、トランジスタＴ１，Ｔ２、トランジ
スタＴ８、トランジスタＴ９，Ｔｌ０で構成されるラッ
チ回路のもう一方の出力側、つまり、ラッチ回路の片側
のＣ点は、Ｄ点がロウレベルでトランジスタＴ１がオン
して電源電圧Ｖｃｃのハイレベルになる。その後、初期
化信号ＩＮＴがロウレベルになるとトランジスタＴ７が
オフする。さらに、読出し信号ＶＢがハイレベルにな
り、その反転信号ＮＶＢがロウレベルになる。このと
き、トランジスタＴ９，Ｔ１０のソースはグランドと分
離されデータ保持が解除される。これと同時に、トラン
ジスタＴ３，Ｔ４がオンになるため、電源Ｖｃｃとフロ
ーティングゲートトランジスタＴＧＦ１，ＴＧＦ２のソ
ース電圧ＶＳ（読出し時はグランド電位）の共通入力端
との間に２本のアームが形成される。そのうちの一方の
アームは、トランジスタＴ１，Ｔ３、フローティングゲ
ートトランジスタＴＧＦ１が直列に接続され、他方のア
ームはトランジスタＴ２，Ｔ４、フローティングゲート
トランジスタＴＧＦ２が直列に接続された形となってい
る。

【００１８】初期化状態においては、Ｄ点がロウレベル
でトランジスタＴ１がオンし、トランジスタＴ３のドレ
イン（Ｃ点）、つまりトランジスタＴ２のゲート電圧が
ハイレベルとなり、トランジスタＴ２はオフし、トラン
ジスタＴ４のドレイン（Ｄ点）はロウレベル、つまりト
ランジスタＴ１のゲート電圧もロウレベルとなり、トラ
ンジスタＴ１はオンを維持する。

【００１９】今、フローティングゲートトランジスタＴ
ＧＦ１は消去状態、つまりオンするため、このときのフ
ローティングゲートトランジスタＴＧＦ１の電流駆動能
力がＰＭＯＳトランジスタＴ１のそれより十分高けれ
ば、Ｃ点の電位はロウレベルとなる。これと同時に、Ｐ
ＭＯＳトランジスタＴ２のゲート電圧もロウレベルとな
り、トランジスタＴ２はオンし、電源電圧ＶｃｃがＤ点
をハイレベルに充電する。

【００２０】フローティンゲゲートトランジスタＴＧＦ
２は、書込み状態、つまりオフしているため、Ｄ点はハ
イレベルを維持し、これと同時に、トランジスタＴｌを
オフする。

【００２１】その後、読出し信号ＶＢをロウレベルに、
その反転信号ＮＶＢをハイレベルにし、トランジスタＴ
１，Ｔ２、トランジスタＴ８、トランジスタＴ９，Ｔ１
０でラッチ回路を構成することでデータを保持し、その
セル回路の出力Ｏｕｔは、インバータＮＶ１，ＩＮＶ２
を通してハイレベルになる。このように、そのセル回路
の出力Ｏｕｔは、アドレスビットの値（または有効化ビ
ットの値）を決定する。

【００２２】フローティングゲートトランジスタＴＧＦ
を用いた冗長記憶回路ＣＡＭおよびその冗長情報読出し
回路の構成としては、フローティングゲートトランジス
タＴＧＦのデータをラッチ回路で保持する場合、図５に
示すような差動型の回路の他に、図６示すようなシング
ルエンド型の回路が一般的に用いられている。

【００２３】図６のシングルエンド型の回路は、図５の
差動型の回路から、そのラッチ回路の片側（Ｄ点）に直
列に接続されているフローティングゲートトランジスタ
ＴＧＦ２とそれの読出し時にオンするＮＭＯＳトランジ
スタＴ４とを取り除き、さらにラッチ回路によるデータ
保持を制御するＮＭＯＳトランジスタＴ８をも取り除い
た回路である（特願平１０−２３８７１１号）。また、
その冗長情報読出し回路として、ラッチ回路で保持しな
いタイプの図７に示すような双安定型マルチバイブレー
タ（特開平８−７５９５号公報）も用いられる。

【００２４】セル回路がＭ個の欠陥アドレスビットの一
つに対応する時、これらＭ個の各セル回路の出力、つま
り冗長情報読出し回路からの出力は排他的ＯＲゲートの
入力端に入力される。この排他的ＯＲゲートの別の入力
端には、主記憶回路が受けた対応するアドレスビットが
入力される。一つの同じ冗長記憶回路の異なるアドレス
ビットにそれぞれ対応する排他的ＯＲゲートの出力は、
ＮＯＲゲートの入力端に入力される。このＮＯＲゲート
の出力は、入力された全てのアドレスビットと冗長記憶
回路の全ての対応するビットが一致する時だけ、論理レ
ベル「１」を出力する。ＮＯＲゲートの出力は、例えば
ＡＮＤゲートによって、有効化ビットに対応するメモリ
セルの出力により有効化される。ＡＮＤゲートの出力は
その冗長情報読出し回路の出力であり、主記憶回路に入
力されたアドレスが記録された欠陥アドレスに対応する
時、冗長経路を開くために使用される。

【００２５】一般に、冗長記憶回路への欠陥アドレスの
書込みはテスト時に行われる。このとき、欠陥が検出さ
れると、冗長記憶回路に欠陥アドレスを書込み、さらに
欠陥が検出されるにつれて、各冗長記憶回路には欠陥ア
ドレスが順次書込まれる。

【００２６】このような不揮発性半導体記憶装置の通常
の動作時においては、この不揮発性半導体記憶装置に入
力されたアドレスは主記憶回路と冗長記憶回路に同時に
入力される。入力されたアドレスが冗長記憶回路に記憶
されたアドレスであったとき、上述したように、このア
ドレスに対応する冗長経路が開く。したがって、冗長記
憶回路に欠陥アドレスを書込むために、不揮発性半導体
記憶装置の各アドレスビットは冗長記憶回路の各セルに
入力される。テスト中のアドレスで欠陥が検出された場
合、テスト装置の命令によって所定のプログラミングが
実行される。

【００２７】図８は、従来の不揮発性半導体記憶装置に
おける主記憶回路および冗長記憶回路の要部構成を含む
回路図である。図８においては、その説明の簡略化のた
めに、主記憶回路のメモリセルアレイ、そのメモリセル
のアドレスに対応するワード線を選択するロウデコーダ
（Row Decoder）、図５〜図７におけるフローティング
ゲートトランジスタＴＧＦ、トランジスタＴ５，ＴＩ
５、フローティングゲートトランジスタのゲート電圧Ｖ
ＧＦとソース電圧ＶＳ、書込み時にフローティンゲゲー
トトランジスタＴＧＦのドレインに印加される電圧ＶＰ
ＲＧ、冗長情報読出し回路（CAM Read Out Circuit）の
みを示している。

【００２８】冗長記憶回路ＣＡＭおよびその冗長情報読
出し回路（CAM Read Out Circuit）は、本来であればＮ
×（Ｍ＋１）ビット分のセル回路が存在する。トランジ
スタＴ５１，Ｔ５２，Ｔ５３は、図５〜図７でトランジ
スタＴ５で示されているものと同様の働きをし、また、
トランジスタＴＩ５１，ＴＩ５２，ＴＩ５３は、冗長記
憶回路ＣＡＭのフローティングゲートトランジスタＴＧ
ＦとトランジスタＴ５１，Ｔ５２，Ｔ５３をそれぞれ分
離するために使用されるものである。

【００２９】ＭＶＰＲＧ０，ＭＶＰＲＧ１，ＭＶＰＲＧ
２は、主記憶回路のメモリセルＭのビット線であり、Ｍ
ＶＳ１，ＭＶＳ２，ＭＶＳ３は主記憶回路のメモリセル
Ｍのソース電位である。この回路構成では、主記憶回路
のロウデコーダ（Row Decoder）を利用し、このロウデ
コーダがワード線Ｗを選択して、冗長記憶回路ＣＡＭの
メモリセル（フローティングゲートトランジスタＴＧ
Ｆ）へ冗長情報（欠陥アドレス）の書込みを行うように
している。

【００３０】このような回路構成を効率よく実現するた
めに、従来では図９に示すようなレイアウト配置を行う
ことで不要な領域を減少させていた。

【００３１】図９は、冗長記憶回路（ＣＡＭ）、ワード
線Ｗ（Word Line）を選択するロウデコーダ（Row Decod
er）、主記憶回路のアドレスに対応するメモリセルアレ
イのビット線Ｂ（Bit Line）を選択するためのカラムデ
コーダ回路（Column Decoder)、主記憶回路のメインセ
ルアレイ（Main Memory Array）、主記憶回路のデータ
読出し用センスアンプ（Sense Amp）のチップ上でのレ
イアウト配置を示している。なお、図中にワード緑Ｗや
ビット線Ｂと表記している線は、実際のワード線Ｗおよ
びビット線Ｂ自体を示しているものではなく、ワード線
Ｗおよびビット線Ｂが配線されている方向を示してい
る。また、図９における信号（swapped signal）は主記
憶回路に置換されるべき不良アドレスが入力されたとき
に冗長経路を開くための信号である。この信号は冗長記
憶回路ＣＡＭから出力され、ロウデコーダ（Row Decode
r）およびカラムデコーダ（Column Decoder）に入力さ
れるものである。

【００３２】図９のようなレイアウト配置を行うことで
不要な領域を作ることなく、また、冗長記憶回路ＣＡＭ
から各デコーダまでの配線をも短くまとめることが可能
となっている。

【００３３】ここで、シンクロナスバースト読出しやペ
ージモード読出しのような高速読出し機能を備えた不揮
発性半導体装置について考えてみる。図８に示す回路構
成を維持したまま高速読出しの機能を持つ不揮発性半導
体装置のレイアウト上での各回路配置の一例を図１０に
示している。

【００３４】このような高速読出し機能を持つ不揮発性
半導体装置においては、センスアンプが多数必要となり
かつビット線とセンスアンプの出力負荷を極力削減する
ため、図１０に示すように、一般的に、メンインメモリ
アレイのビット線Ｂとワード線Ｗの方向を図９のような
構成から図１０のように入れ替えてビット線Ｂの配設方
向にセンスアンプを配置するという手法が用いられてい
る。これに伴って、ロウデコーダ（Row Decoder）とカ
ラムデコーダ（Column Decoder）も、図９の回路配置か
ら図１０のような回路配置に入れ替わることになる。

【００３５】図１０では、冗長記憶回路ＣＡＭがメモリ
セルＭを挟んでロウデコーダ（RowDecoder）の反対側に
配置されると、冗長記憶回路ＣＡＭから出力された信号
はメモリセルＭを迂回してロウデコーダ（Row Decode
r）に入力されるようになり、非常に大きな配線負荷と
なる。これによって、冗長記憶回路ＣＡＭからロウデコ
ーダ（Row Decoder）への信号伝達速度に影響が生じ
る。このため、欠陥ワード線が冗長のワード線と置き換
えられているアドレスが主記憶回路に入力されたときの
読出し速度は、正常なワード線の読出しよりも遅延が生
じる。また、レイアウトの面積も図ｌ０で示すように、
冗長記憶回路ＣＡＭの下側に不要な領域ができてしまう
という問題が生じる。

【００３６】冗長記憶回路ＣＡＭの内部では、図５〜図
７に示すような冗長記憶回路セルがＮ×（Ｍ＋１）ビッ
ト配置されている。図５に示す冗長記憶回路セルで構成
された回路図を図１１に示している。図１１では、その
説明を簡略化するために冗長記憶回路ＣＡＭの出力３ビ
ットのみを示している。

【００３７】フローティングゲートトランジスタＴＧＦ
の読出し時にハイレベルになる読出し信号ＶＢと、その
反転信号ＮＶＢ、ワード線電圧ＶＧＦ、冗長記憶回路Ｃ
ＡＭのメモリセル（フローティングゲートトランジスタ
ＴＧＦ）へ書込み行う際にそのフローティングゲートト
ランジスタＴＧＦのドレインへ高電圧を印加する書込み
用のビット線電圧ＶＰＲＧおよび、フローティングゲー
トトランジスタＴＧＦのソース電圧ＶＳは、セル回路間
で共通接続されている。一方、書込むフローティングゲ
ートトランジスタＴＧＦを選択する選択信号ＰＲＯＧ，
ＮＰＲＯＧは各冗長記憶回路セルに必要になる。

【００３８】従来、冗長記憶回路ＣＡＭは、冗長記憶回
路ＣＡＭのメモリセル全てを使用するため、冗長記憶回
路ＣＡＭのメモリセル内に欠陥がある場合、そのチッブ
は冗長救済が不可能な不良チップとなる。また、書込み
用のビット線電圧ＶＰＲＧが印加されるビット線に欠陥
があると、冗長記憶回路ＣＡＭの全メモリセルに書込み
が不可能となり、この場合も、そのチップは冗長救済が
不可能な不良チップとなる。

【００３９】また、冗長記憶回路のメモリセルは主記憶
回路のメモリセルアレイと同じデザインルールで設計さ
れるため、微細化が進むにつれて冗長記憶回路内では隣
接するセルとのスペースが狭くなってくる。このため、
隣接するセル間でのショートによる回路不具合が発生す
る可能性が高くなる。

【００４０】さらに、従来の冗長記憶回路セルにおいて
は、低い電源電圧（約１.８Ｖ）では、正常にフローテ
ィングゲートトランジスタＴＧＦの冗長情報（欠陥アド
レス）を読出させない可能性がある。図５の回路図に示
した冗長記憶回路セルを一例として、前述した読出し時
での動作原理について説明する。

【００４１】冗長記憶回路セルの出力は、２つのトラン
ジスタのうちプログラムされているトランジスタに従っ
て決定される。このセルの状態（冗長記憶回路セルの出
力）は、ＰＭＯＳトランジスタの一つ（例えばＴ２）の
ドレイン側からデータが読出される。

【００４２】ここで、フローティングゲートトランジス
タＴＧＦ１が書込み状態、フローティングゲートトラン
ジスタＴＧＦ２は消去状態とする。このとき、トランジ
スタＴ２のドレイン側のＤ点の電圧は、フローティング
ゲートトランジスタＴＧＦ２が消去状態、即ちオン状態
になっているため、ロウレベルとなり、その電圧がトラ
ンジスタＴ１のゲート電圧に入力され、トランジスタＴ
１はオンする。さらに、フローティングゲートトランジ
スタＴＧＦ１は書さ込み状態、即ちオフ状態であるた
め、トランジスタＴ１のドレイン側のＣ点の電圧は、ハ
イレベルとなり、その電圧がトランジスタＴ２に入力さ
れてトランジスタＴ２はオフし、トランジスタＴ２のド
レイン側のＤ点の電圧はロウレベルを維持する。

【００４３】しかしなががら、低い電源電圧で本回路を
使用すると、フローティングゲートトランジスタＴＧＦ
２の駆動能力が下がるため、トランジスタＴ２のドレイ
ン側のＤ点の電圧がロウレベルまで下がらずに中間電位
になってしまう。

【００４４】これを避けるためには、ＰＭＯＳトランジ
スタＴｌ，Ｔ２の能力を下げるかまたは、フローティン
グゲートトランジスタＴＧＦの消去状態の閾値電圧の上
限を下げる必要がある。

【００４５】前者の場合には、仮にゲートの幅が設計ル
ールにおいて最小値で設計されていると、ゲート長を長
くする必要があり、レイアウト面積の増加につながる、
一方後者においては、テスト時間が長くなるという影響
がある。

【００４６】

【発明が解決しようとする課題】前述したように、ビッ
ト線Ｂの配設方向にセンスアンプを配置する図１０の回
路配置では、高速読出し機能を持つ不揮発性半導体装置
となるものの、冗長記憶回路ＣＡＭがメモリセルＭを挟
んでロウデコーダの反対側に回路配置されてしまい、冗
長記憶回路ＣＡＭから出力された信号はメモリセルＭを
迂回してロウデコーダに入力されることから非常に大き
な配線負荷となって、冗長記憶回路ＣＡＭからロウデコ
ーダへの信号伝達速度に影響が生じる。このため、欠陥
ワード線が冗長のワード線と置き換えられているアドレ
スが主記憶回路に入力されたときの読出し速度は、正常
なワード線Ｗの読出しよりも遅延が生じる。また、レイ
アウトの面積も図ｌ０で示すように、冗長記憶回路ＣＡ
Ｍの下側に不要な領域ができてしまうという問題が生じ
る。

【００４７】本発明は、上記事情に鑑みて為されたもの
で、冗長記憶回路の配線負荷を減少させて読出し速度を
高速化すると共に、不要レイアウト領域をなくしてレイ
アウト面積、即ちチップ面積を縮小化することができる
不揮発性半導体記憶装置を提供することを目的とする。

【００４８】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、複数のビット線と複数のワード線との各交
叉部にそれぞれ、電気的に書込みまたは消去可能なフロ
ーティングゲートトランジスタからなるメモリセルがそ
れぞれマトリックス状に配置された主記憶回路と、電気
的に書込みまたは消去可能なフローティングゲートトラ
ンジスタからなる複数のメモリセルが配置された冗長置
換情報記憶回路とを有する不揮発性半導体記憶装置にお
いて、この主記憶回路のビット線と、冗長置換情報記憶
回路のフローティングゲートトランジスタからなるメモ
リセルの一方端とを、選択トランジスタにより電気的に
接続または遮断自在に構成し、このビット線を通して冗
長置換情報記憶回路のメモリセルに書込みと読出しの電
流を供給可能に構成するものであり、そのことにより上
記目的が達成される。

【００４９】また、好ましくは、本発明の不揮発性半導
体記憶装置において、一つの冗長置換情報に対して冗長
置換情報記憶回路およびその冗長置換情報読出し回路の
組が少なくとも二組設けられ、少なくとも二つの冗長置
換情報読出し回路の出力側に、冗長置換情報読出し回路
からの各出力に基づいて、正常な冗長置換情報記憶回路
側からの出力が反映されるように論理演算する論理回路
が設けられ、この論理回路から１ビットの２値情報を出
力する。

【００５０】さらに、好ましくは、本発明の不揮発性半
導体記憶装置において、主記憶回路のビット線の本数よ
りも、使用する冗長置換情報記憶回路のメモリセルの個
数を少なく構成することにより、一定間隔毎に、使用し
ない冗長置換情報記憶回路のメモリセルおよびそのダミ
ービット線のうち少なくともいずれかを配置する。

【００５１】さらに、好ましくは、本発明の不揮発性半
導体記憶装置における冗長置換情報記憶回路の複数のメ
モリセルのドレイン側を一つの選択トランジスタに並列
接続する。

【００５２】さらに、好ましくは、本発明の不揮発性半
導体記憶装置における冗長置換情報記憶回路には冗長置
換情報以外にも記憶装置の調整を行うための情報を記憶
可能とする。

【００５３】上記構成により、以下にその作用を説明す
る。冗長置換情報記憶回路のフローティングゲートトラ
ンジスタの配置を、従来のワード線方向からビット線方
向に置換するので、図１０のような冗長記憶回路の配線
負荷の増加を防止することが可能となって読出し速度を
高速化しかつ、図１０のような不要レイアウト領域が無
くなると共に、冗長記憶回路のフローティングゲートト
ランジスタをワード線方向に配置した場合と比較して、
冗長記憶回路専用のビット線が削除できると同時に冗長
記憶回路選択用の選択トランジスタおよびその制御信号
が削除可能となるという効果を奏し、その削除した分も
含めてレイアウト面積、即ちチップ面積が縮小化され
る。

【００５４】また、２組以上の冗長置換情報記憶回路の
メモリセルに共に１ビットの２値情報が記憶されている
ので、冗長置換情報記憶回路のフローティングゲートト
ランジスタが二組あるうちの一組に欠陥があったとして
も、残りの一組が正常であれば、冗長置換情報記憶回路
からの出力として正常な値を出力させることが可能とな
って、より冗長性が向上する。

【００５５】さらに、冗長記憶回路では、連続して配置
された冗長記憶回路および冗長情報読出し回路の一定間
隔毎に、使用しない冗長置換情報記憶回路のメモリセル
およびダミービット線の少なくとも何れかを配置したの
で、隣接する回路間のショートを防止し、頑健性（耐故
障性）を向上させることが可能となる。さらに、ビット
線の冗長救済できる状況が更に増える。

【００５６】さらに、１本のアームで考慮すると、ＰＭ
ＯＳトランシスタと２個のフローティングゲートトラン
ジスタの能力によりＰＭＯＳトランジスタのドレイン電
圧が決定するため、低電圧時は、ＰＭＯＳトランジスタ
よりフローティングゲートトランジスタの駆動能力が低
くい場合において有効となる。

【００５７】さらに、複数のフローティングゲートトラ
ンジスタの並列回路により、低電圧時にも確実なる読出
し動作可能な冗長記憶回路を実現することが可能とな
る。

【００５８】

【発明の実施の形態】以下、本発明の不揮発性半導体記
憶装置の実施形態１〜４について図面を参照しながら説
明する。（実施形態１）図１は、本発明の実施形態１の不揮発性
半導体記憶装置における主記憶回路および冗長記憶回路
の要部構成を含む回路図である。なお、説明の簡略化の
ためにメモリセルＭのビット線Ｂ、ワード線Ｗは数本し
か示していないが、実際には記憶容量に応じた数のビッ
ト線Ｂ、ワード線ＷおよびメモリセルＭが存在すると共
に、それ応じた数の、後述する冗長記憶回路および冗長
情報読出し回路のセル回路が存在する。

【００５９】図１において、不揮発性半導体記憶装置１
は、カラムデコーダ２と、ロウデコーダ３と、主記憶回
路４と、冗長置換情報記憶回路（例えば冗長アドレス記
憶回路）としての冗長記憶回路（ＣＡＭ）５と、冗長情
報読出し回路（CAM Read OutCircuit）６とを備えてい
る。

【００６０】カラムデコーダ２は、入力アドレスに基づ
いて複数のビット線Ｂから所定のビット線Ｂを順次選択
するものである。

【００６１】ロウデコーダ３は、入力アドレスに基づい
て複数のワード線Ｗから所定のワード線Ｗを順次選択す
るものである。

【００６２】主記憶回路４は、複数のビット線Ｂと複数
のワード線Ｗとの各交叉部にそれぞれ、電気的に書込み
または消去可能なフローティングゲートトランジスタか
らなるメモリセルＭがそれぞれマトリックス状に配置さ
れたものである。ビット線Ｂの信号ＶＰＲＧ１〜３は、
データ読出し時には主記憶回路４のデータを転送し、デ
ータ書込み時には、主記憶回路４のフローティングゲー
トトランジスタのドレイン電圧にカラムデコーダ２から
所定の高電圧が印加されるようになっている。

【００６３】冗長記憶回路５は、主記憶回路４のビット
線Ｂ毎に、冗長置換情報（例えば欠陥アドレスなど）を
電気的に書込みまたは消去可能なフローティングゲート
トランジスタＴＧＦからなるメモリセルと選択トランジ
スタＴＩ５１〜ＴＩ５３のそれぞれとの直列回路が配置
されており、この冗長置換情報記憶用のメモリセルの一
方端と、それに対応する主記憶回路４のビット線Ｂと
を、選択トランジスタＴＩ５１〜ＴＩ５３の何れかによ
り電気的に接続または遮断自在に構成されると共に、ビ
ット線Ｂを通して冗長置換情報記憶用のメモリセルに書
込みと読出しの電流を供給可能に構成している。

【００６４】したがって、冗長記憶回路５に関しては、
ビット線Ｂの信号ＶＰＲＧ１〜３は、冗長情報書込み時
にフローティングゲートトランジスタＴＧＦのドレイン
電圧に高電圧を印加するとき、またはテストモードで冗
長記憶回路５のフローティングゲートトランジスタＴＧ
Ｆのしきい値を確認するときなどに使用される。つま
り、冗長記憶回路５にとっては、信号ＶＰＲＧ１〜３は
テスト時にしか使用されない。トランジスタＴＩ５１〜
ＴＩ５３は冗長記憶回路書込み時にのみ書込み信号（冗
長記憶回路選択信号）ＣＡＭＳＥＬによりオンするよう
に制御される。さらに、信号ＶＳとしては、フローティ
ングゲートトランジスタＴＧＦのソース電位で読出し／
書込み時にはグランドレベルであり、消去時には高電圧
の約６Ｖとなるように制御される。なお、信号ＭＶＳ
は、主記憶回路４のフローティングゲートトランジスタ
のソース電位で、そのソース電位の振る舞いは、冗長記
憶回路５のソース電位ＶＳの場合と同様である。この回
路内には、図５〜７で示されるような冗長記憶回路セル
がＮ×（Ｍ＋１）個配置されている。

【００６５】冗長情報読出し回路は６は、図５〜７で示
されるような差動型のラッチ回路、シングルエンド型の
ラッチ回路および双安定型マルチバイブレータなどで構
成されている。この回路内には、図５〜７で示されるよ
うな冗長情報読出し回路セルがＮ×（Ｍ＋１）個配置さ
れている。

【００６６】上記構成により、以下、冗長記憶回路５の
フローティングゲートトランジスタＴＧＦに冗長情報を
書込む際の動作について説明する。

【００６７】冗長情報読出し回路は６では、図５〜７に
示されているように、初期化信号ＩＮＴによりトランジ
スタＴ７をオンにする。それにより、冗長記憶回路５の
出力をリセット状態に固定し、内部回路への影響をなく
す。これと同時に、読出し信号ＶＢによりトランジスタ
Ｔ３，Ｔ４をオフし、冗長記憶回路５のフローティング
ゲートトランジスタＴＧＦと冗長情報読出し回路６とを
分離する。

【００６８】その後、書込み信号ＣＡＭＳＥＬによりト
ランジスタＴＩ５１〜ＴＩ５３を共通にオンにし、冗長
記憶回路５のフローティングゲートトランジスタＴＧＦ
のドレインと主記憶回路４のメモリセルＭのビット線Ｂ
とをそれぞれ接続し、冗長記憶回路５のフローティング
ゲートトランジスタＴＧＦのゲート電圧ＶＧＦを書込み
可能な電圧（約１０Ｖ）まで昇圧させる。

【００６９】さらに、入力されたビット線アドレス（カ
ラムアドレス；Column Address)に対応したビット線Ｂ
がカラムデコーダ２（Column Dccodcr）により選択さ
れ、選択されたビット線Ｂにカラムデコーダ２から高電
圧（約６Ｖ）が与えられる。このとき、主記憶回路４の
ワード線Ｗは、ロウデコ−ダ３によって誤書込み防止の
ために全てグランドレベルになっている。これにより、
冗長記憶回路５のフローティングゲートトランジスタＴ
ＧＦに書込み動作が行われる。

【００７０】以上により、本実施形態１によれば、冗長
記憶回路５のフローティングゲートトランジスタＴＧＦ
の配置を、従来のワード線Ｗ方向からビット線Ｂ方向に
置換したため、図１０のような不要レイアウト領域を排
除することができる。また、ビット線Ｂを冗長記憶回路
５のフローティングゲートトランジスタＴＧＦと主記憶
回路４のメモリセルＭで共用することができて、従来は
冗長記憶回路専用で用意する必要があったビット線Ｂを
取り除くことができて、レイアウト面積を縮小化するこ
とができる。また、これに伴い、従来の図８におけるト
ランジスタＴ５１〜Ｔ５３を取り除くこともできて、レ
イアウト面積を縮小化することができる。さらに、冗長
記憶回路５のフローティングゲートトランジスタＴＧＦ
に冗長情報（例えば欠陥アドレス）を書込む際に、その
ドレインに高電圧を印加するフローティングゲートトラ
ンジスタトランジスタＴＧＦを選択するために、主記憶
回路のビット線Ｂを選択するデコーダを共用できるた
め、従来は、冗長記憶回路のフローティングゲートトラ
ンジスタＴＧＦに冗長情報を書込む際には、冗長記憶回
路用のビット線Ｂを選択し、ロウデコーダにより冗長記
憶回路を選択し且つ書込み信号ＣＡＭＳＥＬを高電圧に
して、冗長記憶回路書込みモードに入る必要があった
が、本発明により冗長記憶回路用のビット線Ｂを選択を
する必要がなくなり、冗長記憶回路用ビット線および冗
長記憶回路用ビット線選択回路の削除によるレイアウト
面積の縮小化を図ることができる。以上のレイアウト面
積の縮小化、即ちチップ面積を縮小化することができ
る。

【００７１】また、冗長記憶回路５のフローティングゲ
ートトランジスタＴＧＦの配置を、従来のワード線Ｗ方
向からビット線Ｂ方向に置換したため、冗長記憶回路の
配線負荷を減少させて読出し速度を高速化することがで
きる。さらに、ビット線Ｂの配設方向にセンスアンプを
配置する回路配置では、主記憶回路４のメモリセルから
の高速読出し機能を持つ不揮発性半導体装置となる。（実施形態２）上記実施形態１では、冗長記憶回路５の
フローティングゲートトランジスタＴＧＦの配置を、従
来のワード線Ｗ方向からビット線Ｂ方向にレイアウト変
更した場合であるが、本実施形態２では、上記実施形態
１の構成に加えまたは上記実施形態１の構成とは別に、
一つの冗長記憶情報に対して冗長記憶回路および冗長情
報読出し回路の組を２組使用する場合である。

【００７２】図２は、本発明の実施形態２の不揮発性半
導体記憶装置における冗長記憶回路および冗長情報読出
し回路の構成図である。

【００７３】図２において、不揮発性半導体記憶装置１
０は、冗長記憶回路５Ａおよび冗長情報読出し回路６Ａ
からなるＣＡＭ手段７Ａ（Normal CAM Read Out Circui
tＡ）と、冗長記憶回路５Ｂおよび冗長情報読出し回路
６ＢからなるＣＡＭ手段７Ｂ（Normal CAM Read Out Ci
rcuitＢ）と、論理ゲート（論理回路）としてのＯＲゲ
ート６１とを有し、ＣＡＭ手段７Ａ，７Ｂからの出力Ｏ
ｕｔＡ，ＯｕｔＢに基づいて、正常な冗長記憶回路側か
らの出力が反映されるように論理演算する論理ゲートに
入力し、その出力Ｏｕｔを１ビットの２値情報として出
力する。

【００７４】この回路構成においては、出力ＯｕｔＡ，
ＯｕｔＢを出力するＣＡＭ手段７Ａ，７Ｂの冗長記憶回
路５Ａ，５Ｂに用いられる各フローティングゲートトラ
ンジスタＴＧＦの状態（書込み状態または消去状態）は
同一である必要がある。

【００７５】この論理ゲートがＯＲゲート６１で、冗長
記憶回路５Ａ，５Ｂおよび冗長情報読出し回路６Ａ，６
Ｂに図５のセル回路を適用した場合における本実施形態
２の動作原理について説明する。

【００７６】第１例として、一方の冗長記憶回路５Ａの
フローティングゲートトランジスタＴＧＦ１が書込み状
態でフローティングゲートトランジスタＴＧＦ２が消去
状態であるものとする。したがって、他方の冗長記憶回
路５ＢのフローティングゲートトランジスタＴＧＦ１も
書込み状態、フローティングゲートトランジスタＴＧＦ
２も消去状態である。このとき、冗長情報読出し回路６
Ａ，６Ｂからの出力ＯｕｔＡ，ＯｕｔＢは共にロウレベ
ルを出力する。したがって、ＯＲゲート６１からの出力
Ｏｕｔはロウレベルとなる。

【００７７】第２例として、冗長記憶回路５Ａ，５Ｂの
各フローティングゲートトランジスタＴＧＦ１が消去状
態で、各フローティングゲートトランジスタＴＧＦ２が
書込み状態であるとき、冗長情報読出し回路６Ａ，６Ｂ
からの出力ＯｕｔＡ，ＯｕｔＢは共にハイレベルを出力
し、ＯＲゲート６１からの出力Ｏｕｔもハイレベルとな
る。

【００７８】上記第１，２例は冗長記憶回路５Ａ，５Ｂ
の各フローティングゲートトランジスタＴＧＦ１，ＴＧ
Ｆ２に欠陥がない場合の動作であるが、次に、２個の冗
長記憶回路５Ａ，５Ｂの何れか一方に用いられているフ
ローティングゲートトランジスタＴＧＦ１，ＴＧＦ２の
何れかに欠陥がある場合の動作について説明する。

【００７９】一方の出力ＯｕｔＡに対応した冗長記憶回
路５ＡのフローティングゲートトランジスタＴＧＦ１は
消去状態、そのフローティングゲートトランジスタＴＧ
Ｆ２は書込み状態とする。他方の出力ＯｕｔＢに対応し
た冗長記憶回路５Ｂのフローティングゲートトランジス
タＴＧＦには欠陥があり書込み状態にできない、つまり
ＴＧＦ１、ＴＧＦ２共に消去状態とする。

【００８０】この場合に、冗長記憶回路５Ａ，５Ｂのフ
ローティングゲートトランジスタＴＧＦにおける消去状
態の電流駆動能力がラッチ回路のＰＭＯＳトランジスタ
Ｔ１、Ｔ２の電流駆動能力よりも強くなるように設計し
ておけば、ＰＭＯＳトランジスタＴ１，Ｔ２のドレイン
電圧（Ｃ点電圧とＤ点電圧）は共にロウレベルとなり、
出力ＯｕｔＢもロウレベルとなる。したがって、ＯＲゲ
ート６１からの最終的な出力Ｏｕｔは、ハイレベルとロ
ウレベルの論理和ＯＲとなるのでハイレベルとなって出
力され、正常な回路側の出力が反映されることになる。
このとき、欠陥がある冗長情報読出し回路６Ａ，６Ｂの
２本のア一ムには貫通電流が流れるため、図５および図
６のようなラッチ型の冗長情報読出し回路を利用する方
が望ましい。

【００８１】以上により、本実施形態２によれば、一つ
の冗長記憶情報に対して冗長記憶回路および冗長情報読
出し回路の組を２組使用して１ビットの２値情報を共に
記憶するため、２組の冗長記憶回路５Ａ，５Ｂの各フロ
ーティングゲートトランジスタＴＧＦのうちの一組の例
えば冗長記憶回路５Ａのフローティングゲートトランジ
スタＴＧＦに欠陥があったとしても、残りの一組の冗長
記憶回路５Ｂのフローティングゲートトランジスタが正
常であれば、ＯＲゲート６１からの最終的な出力Ｏｕｔ
は、正常な回路側の出力が反映されて正常な値を出力さ
せることができて冗長性を向上させることができる。

【００８２】なお、本実施形態２では、一つの冗長記憶
情報に対して冗長記憶回路および冗長情報読出し回路の
組を２組使用するようにしたが、これに限らず、一つの
冗長記憶情報に対して冗長記憶回路および冗長情報読出
し回路の組を３組以上使用することにより、冗長性をよ
り向上させるようにしてもよい。

【００８３】また、本実施形態２では、論理ゲートとし
てＯＲゲート６１を用いたが、正常な冗長記憶回路側か
らの出力が最終的な論理出力に反映されるように論理演
算するために、回路構成によってはその他の論理ゲート
を用いてもよく、さらには他の信号と組み合わせた複合
ゲートを用いて最終的な論理出力を得るようにしてもよ
い。

【００８４】さらに、本実施形態２では、二つの冗長情
報読出し回路のセル構成を図５のようなラッチ型回路と
したが、これに限らず、図５のようなラッチ型回路、図
６のようなラッチ型回路、図７のような双安定マルチバ
イブレータ回路から任意の２組を使用してもよく、それ
ぞれの出力の論理をとり、最終的な論理出力Ｏｕｔを得
るようにしてもよい。（実施形態３）本実施形態３は、主記憶回路４のビット
線Ｂの本数よりも冗長記憶回路５のメモリセルの個数を
少なく構成し、一定間隔毎に、使用しないフローティン
グゲートトランジスタおよびそのダミービット線を配置
する場合である。

【００８５】図３は、本発明の実施形態３の不揮発性半
導体記憶装置における冗長記憶回路および冗長情報読出
し回路の要部構成を示す回路図である。

【００８６】図３において、ビット線信号ＶＰＲＧ１〜
ＶＰＲＧ８は、冗長記憶回路５のフローティングゲート
トランジスタＴＧＦ１，ＴＧＦ２への冗長情報の書込み
時に、冗長記憶回路５のフローティングゲートトランジ
スタＴＧＦ１，ＴＧＦ２のドレインに高電圧を供給する
信号であって、主記憶回路４のビット線Ｂ毎に２本（信
号ＶＰＲＧ１，２〜ＶＰＲＧ７，８）づつ共通接続され
ている。冗長情報書込み時であることを示す信号ＣＡＭ
ＳＥＬがゲートに入力されている選択トランジスタＴＩ
５１〜ＴＩ５４により、各ビット線Ｂと各冗長記憶回路
のフローティングゲートトランジスタＴＧＦ１，２とを
分離する。

【００８７】一方、ダミービット線（Dummy Bit Line）
に示されているダミービット線信号も主記憶回路４にお
いては通常のビット線として使用される。ただし、冗長
記憶回路５に対してはこのダミービット線（Dummy Bit
Line）はフローティングゲートトランジスタＴＧＦ１，
２のドレインに接続されておらず、信号ＣＡＭＳＥＬが
ゲートに入力されているトランジタを介してグランドに
接続される。このように、冗長記憶回路５およびその冗
長情報読出し回路６のセル回路間にダミービット線（Du
mmy Bit Line）によるスペースを加えることで、隣接す
る冗長記憶回路５およびその冗長情報読出し回路６のセ
ル回路間のショートによる不具合を回避することが可能
となる。

【００８８】以上により、本実施形態３によれば、主記
憶回路４のビット線Ｂの本数よりも冗長記憶回路５のメ
モリセルの個数を少なく構成し、冗長記憶回路５のメモ
リセルとして全てのフラッシュセルおよびそのビット線
を使用せず、一定間隔毎に、使用しないダミービット線
を配置し、その使用しないダミービット線はフローティ
ングゲートトランジスタＴＧＦ１，２のドレインに接続
せずにグランドに接続する。このように、冗長記憶回路
５のセル間にスペースを空けてダミービット線（Dummy
Bit Line）を設けたため、隣接する冗長記憶回路５間の
ショートを無くすことができて、頑健性（耐故障性）を
向上させることができる。さらに、ダミービット線によ
ってビット線Ｂの冗長救済できる状況も増える。

【００８９】なお、図３では、冗長記憶回路読出し回路
として図５の差動式のラッチ回路を示したが、この読出
し回路に図６のシングルエンドラッチ型の回路や図７の
双安定バイブレータ型の回路を用いてもよい。また、こ
こでは、一定間隔毎に、使用しないダミービット線を配
置したが、これと共にまたはこれとは別に、一定間隔毎
に、通常は使用しない冗長記憶回路のメモリセルを配置
してもよい。この使用しない冗長記憶回路のメモリセル
によって冗長記憶回路のメモリセルの冗長救済できる状
況が増える。（実施形態４）本実施形態４では、冗長記憶回路５にフ
ローティングゲートトランジスタＴＧＦ１，ＴＧＦ３の
並列回路を設けた場合である。

【００９０】図４は、本発明の実施形態４の不揮発性半
導体記憶装置における低電圧動作可能な冗長記憶回路お
よび冗長情報読出し回路の要部構成を示す回路図であ
る。

【００９１】図４において、冗長記憶回路５Ｃでは、フ
ローティングゲートトランジスタＴＧＦ１と、これと同
様のフローティングゲートトランジスタＴＧＦ３との並
列回路がＶＳ線に接続されている。これら２個のフロー
ティングゲートトランジスタＴＧＦ１，ＴＧＦ３の状態
（書込み状態と消去状態）は常に同じ状態でなければな
らない。

【００９２】上記構成により、冗長情報読出し回路６Ｃ
による冗長記憶回路５Ｃの冗長情報の読出し動作原理に
ついて説明する。

【００９３】読出し時なのでＣＡＭＳＥＬ信号、ＰＲＯ
Ｇ信号は出力されないのでトランジスタＴ１５，Ｔ５は
オフとなりプログラム電圧は遮断されている。

【００９４】このとき、冗長情報読出し信号ＶＢも出力
されておらず、トランジスタＴ３もオフ状態となってい
る。フローティングゲートトランジスタＴＧＦ１，３の
ゲート電圧ＶＧＦは電源電圧Ｖｃｃに等しく、ソース電
圧ＶＳはグランドレベルになっている。その読出し前に
初期化信号ＩＮＴが入力され、トランジスタＴ７がオン
し、トランジスタＴ７のドレイン電圧（Ｄ点）はグラン
ドレベルになり、冗長情報読出し回路６Ｃからの出力Ｏ
ｕｔはロウレベルとなる。

【００９５】これと同時に、ラッチ回路のトランジスタ
Ｔ７の接続されている側とは逆の電圧レベル、つまりト
ランジスタＴ３のドレイン電圧（Ｃ点）はラッチ回路の
特性から冗長情報読出し回路６Ｃからの出力Ｏｕｔはハ
イレベルとなる。

【００９６】その後、初期化信号ＩＮＴをロウレベルに
し、トランジスタＴ７をオフにする。さらに、読出し信
号ＶＢをハイレベルにして、フローティングゲートトラ
ンジスタＴＧＦ１，３からの冗長情報の読出しを開始す
る。

【００９７】フローティングゲートトランジスタＴＧＦ
１，３が消去状態であれば、電源電圧Ｖｃｃが低＜ても
２個のフローティングゲートトランジスタＴＧＦ１，３
を駆動することにより、トランジスタＴ３の電位をロウ
レベルに反転させることが可能である。これにより、ラ
ッチ回路が反転して冗長情報読出し回路６Ｃからの出力
Ｏｕｔもハイレベルとなる。

【００９８】また、フローティングゲートトランジスタ
ＴＧＦ１，３が書込み状態であれば、ラッチ回路は反転
せずに冗長情報読出し回路６Ｃからの出力Ｏｕｔもロウ
レベルを維持する。

【００９９】以上により、本実施形態４によれば、並列
回路を構成する２個のフローティングゲートトランジス
タＴＧＦ１，３のドレイン側を一つの選択トランジスタ
に接続するようにしたため、１本のアームで考慮する
と、ＰＭＯＳトランシスタＴ１と２個のフローティング
ゲートトランジスタＴＧＦ１，３の能力によりＰＭＯＳ
トランジスタＴ１のドレイン電圧を決定でき、低電圧時
は、ＰＭＯＳトランジスタＴ１よりフローティングゲー
トトランジスタＴＧＦ１，３の駆動能力が低くい場合に
おいて特に有効となる。したがって、２個のフローティ
ングゲートトランジスタＴＧＦ１，３の並列回路によ
り、低電圧時にも確実なる読出し動作可能な冗長記憶回
路を実現することができる。

【０１００】なお、図４では、図６に示すシングルエン
ド型のラッチ回路を示しているが、図５や図７のような
セル回路でも同様の効果が得られる。

【０１０１】また、上記実施形態１〜４では、冗長記憶
回路には欠陥アドレス情報などの冗長置換情報を記憶さ
せたが、この冗長置換情報以外にも記憶装置の調整を行
うための情報を記憶する冗長記憶回路を設けても良い。
この場合、冗長置換情報以外の記憶装置の調整を行うた
めの情報とは、記憶装置内で発生させたクロックのパル
ス幅の調整やオプション回路の使用の有無の決定などが
ある。

【０１０２】

【発明の効果】以上により、本発明のよれば、図１０の
ような冗長記憶回路の配線負荷の増加を防止して読出し
速度を高速化できかつ、図１０のような不要レイアウト
領域を排除できると共に、従来のように、冗長記憶回路
をワード線方向に配置した場合と比較して、冗長記憶回
路専用のビット線が削除できると同時に冗長記憶回路選
択トランジスタおよびその制御信号が削除できて、レイ
アウト面積、即ちチップ面積を縮小化することができ
る。

【０１０３】また、２組以上の冗長置換情報記憶回路の
メモリセルに同一の１ビットの２値情報が記憶されてい
るため、冗長置換情報記憶回路のフローティングゲート
トランジスタが二組あるうちの一組に欠陥があったとし
ても、残りの一組が正常であれば、冗長置換情報記憶回
路からの出力としては正常な値を出力させることができ
て、より冗長性を向上させることができる。

【０１０４】さらに、冗長記憶回路では、連続して配置
された冗長記憶回路および冗長情報読出し回路の一定間
隔毎に、使用しない冗長置換情報記憶回路のメモリセル
およびダミービット線の少なくとも何れかを配置したた
め、隣接する回路間のショートを防止し、頑健性（耐故
障性）を向上させることができる。さらに、ビット線の
冗長救済できる状況が更に増える。

【０１０５】さらに、複数のフローティングゲートトラ
ンジスタの並列回路により、低電圧時にも確実なる読出
し動作可能な冗長記憶回路を実現することができる。

【図面の簡単な説明】

【図１】本発明の実施形態１の不揮発性半導体記憶装置
における主記憶回路および冗長記憶回路の要部構成例を
含む回路図である。

【図２】本発明の実施形態２の不揮発性半導体記憶装置
における冗長記憶回路および冗長情報読出し回路の構成
図である。

【図３】本発明の実施形態３の不揮発性半導体記憶装置
における冗長記憶回路および冗長情報読出し回路の要部
構成例を示す回路図である。

【図４】本発明の実施形態４の不揮発性半導体記憶装置
における低電圧動作可能な冗長記憶回路および冗長情報
読出し回路の要部構成例を示す回路図である。

【図５】従来のセル回路１個分の差動型の冗長記憶回路
およびその冗長情報読出し回路を含む回路図である。

【図６】従来のセル１個分のシングルエンド型の冗長記
憶回路およびその冗長情報読出し回路を含む回路図であ
る。

【図７】従来のラッチ回路で保持しないタイプの双安定
型マルチバイブレータを用いた冗長記憶回路およびその
冗長情報読出し回路を含む回路図である。

【図８】従来の冗長記憶回路および主記憶回路の各メモ
リセルアレイの構成を含む回路図である。

【図９】従来の冗長記憶回路を備えた不揮発性半導体記
憶装置の平面構成の一例を示すレイアウト図である。

【図１０】従来の冗長記憶回路を備えた不揮発性半導体
記憶装置の平面構成の他の一例を示すレイアウト図であ
る。

【図１１】従来の冗長記憶回路および冗長情報読出し回
路の要部構成例を示す回路図である。

【符号の説明】

１不揮発性半導体記憶装置２カラムデコーダ３ロウデコーダ４主記憶回路５，５Ｃ冗長記憶回路６，６Ｃ冗長情報読出し回路６１ＯＲゲート７Ａ，７ＢＣＡＭ手段ＴＧＦ，ＴＧＦ１〜３フローティングゲートトラン
ジスタＯｕｔ，Ｏｕｔ１〜３，ＯｕｔＡ，ＯｕｔＢ出力 Dummy Bit Line ダミービット線Ｗワード線Ｂビット線

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B025 AA00 AA01 AC01 AD13 AE05 AE07 AE08 5L106 AA10 CC05 CC09 CC13 GG06

Claims

【特許請求の範囲】

【請求項１】複数のビット線と複数のワード線との各
交叉部にそれぞれ、電気的に書込みまたは消去可能なフ
ローティングゲートトランジスタからなるメモリセルが
それぞれマトリックス状に配置された主記憶回路と、電
気的に書込みまたは消去可能なフローティングゲートト
ランジスタからなる複数のメモリセルが配置された冗長
置換情報記憶回路とを有する不揮発性半導体記憶装置に
おいて、該主記憶回路のビット線と、該冗長置換情報記憶回路の
フローティングゲートトランジスタからなるメモリセル
の一方端とを、選択トランジスタにより電気的に接続ま
たは遮断自在に構成し、該ビット線を通して該冗長置換
情報記憶回路のメモリセルに対して書込みと読出しの電
流を供給可能に構成する不揮発性半導体記憶装置。
【請求項２】一つの冗長置換情報に対して前記冗長置
換情報記憶回路およびその冗長置換情報読出し回路の組
が少なくとも二組設けられ、該少なくとも二つの冗長置
換情報読出し回路の出力側に、該冗長置換情報読出し回
路からの各出力に基づいて、正常な冗長置換情報記憶回
路側からの出力が反映されるように論理演算する論理回
路が設けられ、該論理回路から１ビットの２値情報を出
力する請求項１記載の不揮発性半尊体記憶装置。
【請求項３】前記主記憶回路のビット線の本数より
も、使用する冗長置換情報記憶回路のメモリセルの個数
を少なく構成することにより、一定間隔毎に、使用しな
い冗長置換情報記憶回路のメモリセルおよびそのダミー
ビット線のうち少なくとも何れかを配置する構成とした
請求項１記載の不揮発性半導体記憶装置。
【請求項４】前記冗長置換情報記憶回路の複数のメモ
リセルのドレインを一つの前記選択トランジスタに並列
接続する請求項１〜３の何れかに記載の不揮発性半導体
記憶装置。
【請求項５】前記冗長置換情報記憶回路には冗長置換
情報以外にも記憶装置の調整を行うための情報を記憶可
能とする請求項１〜４の何れかに記載の不揮発性半導体
記憶装置。