JP2013218762A

JP2013218762A - 不揮発性記憶装置、集積回路装置および電子機器

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Publication number: JP2013218762A
Application number: JP2012089361A
Authority: JP
Inventors: Yasunobu Tokuda; 泰信徳田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2012-04-10
Filing date: 2012-04-10
Publication date: 2013-10-24
Anticipated expiration: 2032-04-10
Also published as: JP5950091B2; US9171638B2; US20130265824A1

Abstract

【課題】従来は検査が困難であったメモリーセルの値を保持するラッチ回路の値を、専用の入出力回路を別途設けることなく検査可能にする不揮発性記憶装置等を提供する。
【解決手段】フローティングゲートＦＧを含むメモリーセルＭＣが行列方向にアレイ状に配置され、行および列アドレスによって選択されたメモリーセルの値を第１の出力回路４０から出力する不揮発性記憶装置であって、行アドレスによって制御可能なスイッチＳＷを介してメモリーセルと電気的に接続され、行アドレスによって選択されたメモリーセルの値を保持して出力する双安定回路２２、を含む第２の出力回路２０と、メモリーセルの少なくとも１つと対をなしてアレイ状に配置されて、行および列アドレスによって選択された場合に、電気的に接続されている双安定回路が保持する値を第１の出力回路から出力する検査用セルと、を含む。
【選択図】図１

Description

本発明は、不揮発性記憶装置、集積回路装置および電子機器等に関する。

不揮発性記憶装置は電源を供給しなくても記憶を保持でき、様々な電子機器で使用されている。ここで、安全性が求められる自動車等に搭載される電子機器には高い信頼性が必要である。このような電子機器では不揮発性記憶装置についても高いデータの信頼性が求められる。

例えば、特許文献１および特許文献２の発明は、欠陥が生じたメモリーセルに代えて使用される冗長メモリーセルを含むことでデータの信頼性を高める。冗長メモリーセルを使用する場合に、特許文献１は配線負荷を減少させて読み出し速度を高速化できる技術を、特許文献２は読み出しの経路を別に設けて正確かつ安定な読み出しが可能な技術を提案している。

特開２００２−３５８７９４号公報特開２００５−９２９６２号公報

近年、フラッシュメモリーのような大容量（例えば数Ｇビット）の不揮発性記憶装置を利用することができる。このとき、特許文献１および特許文献２の発明のように冗長メモリーセルを含むことは信頼性を高める手法として適している。

一方で、製品によりばらつきが生じ得るアナログ回路のキャリブレーション用途等で、小容量で安価なＯＴＰ（One Time Programmable）メモリーへの需要がある。ＯＴＰメモリーは１回だけ書き込みが可能な不揮発性メモリーである。例えば、ＦＡＭＯＳ（Floating gate Avalanche-injection MOS）は、不揮発性メモリーの一種であって、紫外線により書き込み情報の消去が可能である。しかし、紫外線照射用窓のない一般に用いられるＩＣパッケージで覆われた後は、小容量のＯＴＰメモリーとして使用可能である。

このような用途において、例えば数十ビットのＦＡＭＯＳ等が使用されることがある。このとき、冗長メモリーセルを持たせることは、回路面積が全体に対して大きな比率で増大することになり、信頼性を高める手法としては現実的ではない。

したがって、小容量で安価なＯＴＰメモリーの信頼性向上の手段としては、万一の故障に対しても解析が十分にできるように、検査できない場所を減らすことが必要になる。

本発明はこのような問題点に鑑みてなされたものである。本発明のいくつかの態様によれば、従来は検査が困難であったメモリーセルの値を保持するラッチ回路の値を、専用の入出力回路を別途設けることなく検査可能にする不揮発性記憶装置等を提供することができる。

（１）本発明は、フローティングゲートを含むメモリーセルが行方向および前記行方向と直交する列方向にアレイ状に配置され、行アドレスおよび列アドレスによって選択されたメモリーセルの値を第１の出力回路から出力する不揮発性記憶装置であって、前記行アドレスによって制御可能なスイッチを介して前記メモリーセルと電気的に接続され、前記行アドレスによって選択された前記メモリーセルの値を保持して出力する双安定回路、を含む第２の出力回路と、前記メモリーセルの少なくとも１つと対をなしてアレイ状に配置されて、前記行アドレスおよび前記列アドレスによって選択された場合に、電気的に接続されている前記双安定回路が保持する値を前記第１の出力回路から出力する検査用セルと、を含む。

本発明の不揮発性記憶装置では、フローティングゲートを含むメモリーセルが、行方向および列方向にアレイ状に配置されている。そして、行アドレスおよび列アドレスによって選択されたメモリーセルの値が第１の出力回路から出力される。例えば第１の出力回路はセンスアンプであって、選択されたメモリーセルの値を不揮発性記憶装置の外部に出力してもよい。

本発明の不揮発性記憶装置は、第１の出力回路以外にも、行アドレスによって選択されたメモリーセルの値を保持する双安定回路を含む第２の出力回路を有する。ここで、双安定回路は例えばラッチ回路であって、フリップフロップが使用されてもよい。双安定回路は例えばアレイ状のメモリーセルの各列に配置されてもよい。このとき、それぞれの双安定回路は、行アドレスによって選択された、同じ列のメモリーセルの値を保持できる。

第２の出力回路からは、双安定回路に保持されたメモリーセルの値が出力される。このとき、第１の出力回路と異なり、複数の値を出力することができる。第２の出力回路から出力される値は、例えば不揮発性記憶装置と共に集積回路装置を構成する回路にパラレルバスで送られてもよい。

ここで、集積回路装置の接続端子（ピン）の数には制限がある。例えば第１の出力回路からの出力を集積回路装置の１ピンに割り当てることは可能であるが、第２の出力回路からのパラレルバスを集積回路装置のピンに割り当てることは困難である。しかし、信頼性向上の観点からは、第２の出力回路から出力される複数の値を直接に検査し、万一の故障の場合にも原因を解析できることが好ましい。

本発明の不揮発性記憶装置は、メモリーセルの少なくとも１つと対をなしてアレイ状に配置されて、行アドレスおよび列アドレスによって選択された場合に、電気的に接続されている双安定回路が保持する値、すなわち第２の出力回路から出力される値を、第１の出力回路から出力できる検査用セルを含む。したがって、第２の出力回路から出力される複数の値を直接に検査でき、信頼性を向上させることができる。

このとき、検査用セルは双安定回路が保持する値を受け取るが、第２の出力回路からの出力に影響するわけではなく、不揮発性記憶装置は通常動作を継続して実行できる。そして、検査用セルは、他のメモリーセルと同じように選択されて、双安定回路が保持する値を第１の出力回路から出力させるので、検査用セルを選択する特別な回路や検査用セルにアクセスする特別な入出力回路を必要とせず、回路規模が大きく増大することはない。

よって、本発明の不揮発性記憶装置は、従来は検査が困難であったメモリーセルの値を保持する双安定回路（例えば、ラッチ回路）の値を、専用の入出力回路を別途設けることなく検査することができる。

（２）この不揮発性記憶装置において、前記行アドレスおよび前記列アドレスによって選択されたメモリーセルへ、前記不揮発性記憶装置の外部から入力された値である入力値を書き込む書き込み回路を含み、前記第２の出力回路は、前記行アドレスによって制御可能なスイッチを介して前記書き込み回路と電気的に接続され、前記入力値を前記双安定回路に保持して出力することができてもよい。

本発明の不揮発性記憶装置では、行アドレスおよび列アドレスによって選択されたメモリーセルへ、不揮発性記憶装置の外部から入力された値である入力値を書き込む書き込み回路を含む。書き込み回路によって、選択したメモリーセルのフローティングゲートに電荷を注入することができる。

ここで、例えばＦＡＭＯＳのような不揮発性メモリーでは、紫外線により書き込み情報を消去することができる。しかし、テストパターンを入力値としてメモリーセルに書き込んで紫外線により消去する工程は一定の時間がかかる。例えば、複数のテストパターンを用いて、第２の出力回路からの値を受け取る回路の特性が最適になるように調整したいことがある。このとき、テストパターンの書き換えに時間がかかり、テストコストが増大してしまう可能性がある。

本発明の不揮発性記憶装置では、第２の出力回路は、行アドレスによって制御可能なスイッチを介して書き込み回路と電気的に接続され、入力値を双安定回路に保持して出力することができる。そのため、複数のテストパターンを直接に双安定回路に保持させて、書き換えも早く行うことが可能であり、テストコストを低減させることができる。

このとき、第２の出力回路と書き込み回路との電気的な接続は行アドレスによって制御される。そのため、第２の出力回路の双安定回路が書き込み対象となる場合（すなわち、書き込み回路との電気的な接続がされている場合）に、他のメモリーセルが選択されないようにできるため、他のメモリーセルに影響することなくテストパターンの書き込みが可能である。

よって、メモリーセルへの書き込みを行うことなく、第２の出力回路の双安定回路に任意のデータ（例えばテストパターン）を、不揮発性記憶装置の外部から設定することができ、第２の出力回路からの値を受け取る回路について効率的なテストを行うことができる。特に、紫外線により消去する不揮発性メモリーでは、時間短縮の効果が高い。

このとき、メモリーセルへ入力値を書き込む書き込み回路を用いて、第２の出力回路の双安定回路への書き込みを行う。そのため、特別な入出力回路を必要としないので、回路規模が大きく増大することはない。

（３）この不揮発性記憶装置において、偶数列の前記メモリーセルと同じ行において隣接する一方の奇数列の前記メモリーセルとは互いに相補する値を記憶してもよい。

本発明の不揮発性記憶装置は、２つのメモリーセルに互いに相補する値（以下、相補データともいう）を記憶して、１つの値に対してデータの多重化（二重化）を行う。そのため、不揮発性記憶装置のデータの信頼性をさらに高めることが可能になる。

（４）この不揮発性記憶装置において、前記メモリーセルを、前記フローティングゲートを含むＦＡＭＯＳトランジスタと、前記行アドレスによって制御される選択トランジスタと、を直列に接続した構成としてもよい。

本発明の不揮発性記憶装置はＦＡＭＯＳであってもよい。ＦＡＭＯＳはＯＴＰメモリーとして使用され、前記の通り、高い信頼性を備えるＯＴＰメモリーを提供することが可能になる。

（５）本発明は、前記のいずれか１項に記載の不揮発性記憶装置を含む集積回路装置である。

（６）本発明は、前記の集積回路装置を含む電子機器である。

これらの発明は、データ信頼性の高い不揮発性記憶装置を含むため、それぞれ集積回路装置、電子機器としての信頼性を向上させることができる。

第１実施形態の不揮発性記憶装置の回路図。比較例の不揮発性記憶装置の回路図。変形例の不揮発性記憶装置の回路図。変形例に対する比較例の不揮発性記憶装置の回路図。適用例の集積回路装置のブロック図。適用例の電子機器のブロック図。適用例の電子機器の一例を示す図。

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

１．不揮発性記憶装置の回路図
１．１．基本構成
図１は、第１実施形態の不揮発性記憶装置の回路図である。本実施形態の不揮発性記憶装置１は、半導体基板上に積層されて製造されるＦＡＭＯＳ（Floating gate Avalanche-injection MOS）の記憶装置である。不揮発性記憶装置１は、メモリーセルＭＣを行方向（紙面の上下方向）、および列方向（紙面の左右方向）にアレイ状に配置している。なお、図１は不揮発性記憶装置１の一部を示したものであり、不揮発性記憶装置１に含まれる全ての要素を含むものではない。

メモリーセルＭＣは、（ｎ＋１）本のワード線ＷＬ_０〜ＷＬ_ｎと（ｍ＋１）本のビット線ＢＬ_０〜ＢＬ_ｍとによって選択されて、書き込みおよび読み出しが行われる。ワード線ＷＬ_０〜ＷＬ_ｎは、ロウ（行）デコーダー（不図示）によってデコードされた行アドレスに基づいて、選択的に活性化する。なお、ｎとｍは１以上の整数である。ビット線ＢＬ_０〜ＢＬ_ｍは、カラム選択線ＣＬ_０〜ＣＬ_ｍによって選択されて、書き込み回路３０、第１の出力回路を構成するセンスアンプ回路４０と電気的に接続する。ここで、カラム選択線ＣＬ_０〜ＣＬ_ｍは、カラム（列）デコーダー（不図示）によってデコードされた列アドレスに基づいて、選択的に活性化する。

メモリーセルＭＣは、フローティングゲートＦＧを含むＦＡＭＯＳトランジスタＦＴｒとワード線ＷＬ_０〜ＷＬ_ｎによって選択される選択トランジスタＣＴｒが直列に接続された構造となっている。

フローティングゲートＦＧに電荷が注入された状態では、読み出しされたときに電流が流れるので、このことを検出してメモリーの値が「０」であるとする。また、フローティングゲートＦＧに電荷が注入されていない状態では、読み出しされたときに電流が流れないので、このことを検出してメモリーの値が「１」であるとする。例えば、書き込み（すなわち、フローティングゲートＦＧへの電荷の注入）をしていない、初期のメモリーセルＭＣを読み出したときの値は「１」である。

図１のように、メモリーセルＭＣにおいて、ＦＡＭＯＳトランジスタＦＴｒ、選択トランジスタＣＴｒはＰ型トランジスタである。なお、Ｐ型トランジスタでなくＮ型トランジスタで構成することもできる。また、ソース線ＳＬは、ＦＡＭＯＳトランジスタＦＴｒのソースと接続される。なお、ソース線ＳＬは、書き込み回路３０に入力される書き込み信号ＷＥを反転した信号である。

ここで、図５のように、本実施形態の不揮発性記憶装置１は、集積回路装置３の一部を構成する。そして、集積回路装置３の内部でアナログ回路２のトリミングに用いられる信号Ｆ_０〜Ｆ_ｍを出力し、集積回路装置３の外部へは出力値ＤＯを出力する。なお、不揮発性記憶装置１の検査は、ＯＴＰメモリーである集積回路装置３の出荷検査として行われる。このとき、可制御である書き込み信号ＷＥ、入力値ＤＩおよび可観測である出力値ＤＯを用いて検査が行われることになる。すなわち、信号Ｆ_０〜Ｆ_ｍは、集積回路装置３の内部に閉じた信号である。

再び図１に戻り、不揮発性記憶装置１の入出力回路について説明する。センスアンプ回路４０は、出力値ＤＯを出力する第１の出力回路を構成する。センスアンプ回路４０は、選択されたメモリーセルＭＣのビット線ＢＬ_０〜ＢＬ_ｍと電気的に接続される。そして選択されたメモリーセルＭＣの値とリファレンス電圧ＶＲＥＦとを比較して、出力値ＤＯとして「０」または「１」を出力する。リファレンス電圧ＶＲＥＦは、フローティングゲートＦＧに電荷が注入されているかいないかの境界レベルに設定された電圧である。

不揮発性記憶装置１は、第１の出力回路の他に、信号Ｆ_０〜Ｆ_ｍを出力する第２の出力回路２０を含む。出力回路２０は、アレイ状に配置されたメモリーセルＭＣの各列に対応する複数のラッチ回路２２を含む。ラッチ回路２２に保持された値が信号Ｆ_０〜Ｆ_ｍとしてアナログ回路２（図５参照）に出力される。ラッチ回路２２に保持された値は、書き換えがされない限り変化せずに出力され続ける。つまり、スイッチＳＷは書き換えがされない限りオフ状態であるため、メモリーセルＭＣに対する書き込みや読み出しに影響されない。

なお、ラッチ回路２２は、初期化信号ＦＲＳＴを「１」（ハイレベル）にすることで、「１」が出力されるように初期化される。その後、初期リード信号ＦＲＤを「１」にすることでメモリーセルＭＣと接続されるため、そのときにワード線ＷＬ_０〜ＷＬ_ｎで選択された行のメモリーセルＭＣの値をラッチ回路２２に保持することができる。

ここで、不揮発性記憶装置１はＯＴＰメモリーとして使用されるが、メモリーセルＭＣに値を書き込む場合には、書き込み回路３０が使用される。書き込み回路３０を用いて、行アドレスおよび列アドレスによって選択されたメモリーセルＭＣのＦＡＭＯＳトランジスタＦＴｒのフローティングゲートＦＧに電荷を注入することができる。書き込み回路３０は、集積回路装置３（図５）の外部から書き込みを指示する書き込み信号ＷＥと入力値ＤＩに基づいて書き込みを行う。ここでは、入力値ＤＩは選択されたメモリーセルＭＣの値となる

書き込み回路３０のＨＶＤＤは書き込みに使用する高電位（例えば６Ｖ）を与える電圧源であるが、書き込みが行われないと判断した場合には、読み出し用の電位（例えば１．８Ｖ）に変化する。この判断は、例えば書き込み信号ＷＥに基づいて行うことができる。

なお、信号Ｆ_０〜Ｆ_ｍの値を変更したい場合がある。このとき、まだ値が書き込まれていないメモリーセルＭＣを選択するように活性化しているワード線ＷＬ_０〜ＷＬ_ｎを変更する。そして書き込み回路３０を用いて書き込みを行う。その後、新たに書き込みが行われたメモリーセルＭＣを選択して読み出しを行いながら、初期リード信号ＦＲＤを「１」にすることで信号Ｆ_０〜Ｆ_ｍの値を変更できる。なお、信号Ｆ_０〜Ｆ_ｍの値の変更は、図１の例ではｎ回可能である。

１．２．比較例との対比
図２は、不揮発性記憶装置１の特徴を明らかにするための比較例の不揮発性記憶装置１００の回路図である。なお、図１と同じ要素には同じ符号が付されているため説明を省略する。前記の不揮発性記憶装置１の基本構成は、図２の不揮発性記憶装置１００の構成と同じであり、不揮発性記憶装置１００によっても前記の不揮発性記憶装置１の動作が可能である。

しかし、不揮発性記憶装置１００では次のような問題がある。まず、第２の出力回路２０からの信号Ｆ_０〜Ｆ_ｍを集積回路装置３（図５参照）の外部に出力することができない。そのため、信号Ｆ_０〜Ｆ_ｍが所望の値になっているかどうかを直接に検査することができないという問題がある。

また、例えば信号Ｆ_０〜Ｆ_ｍの値がアナログ回路２（図５参照）のトリミング値として使用されるとする。このとき、複数の信号Ｆ_０〜Ｆ_ｍの組み合わせからアナログ回路２の特性を実際に測定して、最適な組み合わせを選択したい場合がある。このような場合に、複数のテストデータをメモリーセルＭＣに書き込むと、集積回路装置３の出荷後にＯＴＰメモリーとして使用される際に、書き換え可能な回数が減ってしまう。また、紫外線照射によってテストデータを消去する場合には検査時間が長くなりテストコストが増大するという問題がある。

本実施形態の不揮発性記憶装置１では、比較例の不揮発性記憶装置１００とは異なり、検査用セルＴＣを含む。検査用セルＴＣは、メモリーセルＭＣと同じアレイ状に配置されて、同じようにワード線ＷＬ_ｎ＋１とビット線ＢＬ_０〜ＢＬ_ｍとによって選択されて、センスアンプ回路４０を介して読み出すことが可能である。つまり、検査用セルＴＣの値は、専用の入出力回路を別途設けることなく集積回路装置３（図５参照）の外部に出力することが可能である。

このとき、検査用セルＴＣは、ＦＡＭＯＳトランジスタＦＴｒに代えて同じ列のラッチ回路２２の値を出力するトランジスタを含む。そのため、同じ列のラッチ回路２２の値を集積回路装置３（図５参照）の外部に出力することが可能である。つまり、本実施形態の不揮発性記憶装置１は、信号Ｆ_０〜Ｆ_ｍが所望の値になっているかどうかを直接に検査することができる。なお、検査用セルＴＣが含む選択トランジスタＣＴｒについてはメモリーセルＭＣと同じである。

また、本実施形態の不揮発性記憶装置１では、比較例の不揮発性記憶装置１００とは異なり、スイッチＳＷを初期リード信号ＦＲＤだけでなく、ワード線ＷＬ_ｎ＋２によって制御可能である。メモリーセルＭＣを選択するように、ワード線ＷＬ_ｎ＋２によってラッチ回路２２を選択することができる。

そのため、書き込み回路３０は、ラッチ回路２２に対しても直接に入力値ＤＩを書き込むことができる。したがって、複数のテストパターンが必要な場合でも、出荷後に使用できるメモリーセルＭＣの書き換え可能な回数が減ってしまう問題は生じない。また、テストデータを消去するための時間がかかりテストコストが増大するという問題も生じない。なお、ワード線ＷＬ_ｎ＋２とメモリーセルＭＣ用のワード線ＷＬ_０〜ＷＬ_ｎとは同時に選択されないため、ラッチ回路２２への書き込みがメモリーセルＭＣに影響することはない。

また、比較例の不揮発性記憶装置１００と比べると明らかなように、本実施形態の不揮発性記憶装置１は、検査用セルＴＣを読み出すための新たな回路や、新たな入出力回路を追加する必要もない。したがって、比較例の不揮発性記憶装置１００と比べて、回路規模が大幅に増加するようなこともない。

以上のように、本実施形態の不揮発性記憶装置１は、従来は検査が困難であったメモリーセルＭＣの値を保持するラッチ回路２２の値を、専用の入出力回路を別途設けることなく直接的に検査ができる。

２．変形例
２．１．基本構成
図３は、第１実施形態の変形例の不揮発性記憶装置の回路図である。本変形例の不揮発性記憶装置１は、１つの値を互いに相補データを記憶する２つのメモリーセルＭＣで表す。そのため、データが二重化されており、さらにデータの信頼性を高めることができる。なお、図３は不揮発性記憶装置１の一部を示したものであり、不揮発性記憶装置１に含まれる全ての要素を含むものではない。また、図１〜図２と同じ要素には同じ符号を付しており説明を省略し、第１実施形態と異なる部分だけを説明する。

メモリーセルＭＣは、（ｎ＋１）本のワード線ＷＬ_０〜ＷＬ_ｎと（２×（ｍ＋１））本のビット線ＢＬ_０ｅ〜ＢＬ_ｍｅ、ＢＬ_０ｏ〜ＢＬ_ｍｏとによって選択されて、書き込みおよび読み出しが行われる。なお、ビット線の添え字は数字（０〜ｍ）と末尾のｅとｏからなる。数字（０〜ｍ）については第１実施形態と同じであり、末尾のｅは偶数ビット線を、ｏは奇数ビット線を表す。

ワード線ＷＬ_０〜ＷＬ_ｎについては、第１実施形態と同じである。ビット線ＢＬ_０ｅ〜ＢＬ_ｍｅ、ＢＬ_０ｏ〜ＢＬ_ｍｏは、カラム選択線ＣＬ_０ｅ〜ＣＬ_ｍｅ、ＣＬ_０ｏ〜ＣＬ_ｍｏによって選択されて、書き込み回路３０、第１の出力回路を構成するセンスアンプ回路４０と電気的に接続する。ここで、カラム選択線の添え字については、ビット線の添え字と同じであるため説明を省略する。

添え字の数字が共通する偶数ビット線、奇数ビット線に接続されている２つのメモリーセルＭＣの値は互いに相補する。例えば、ワード線ＷＬ_０とビット線ＢＬ_０ｅとに接続されるメモリーセルＭＣの値が「０」である場合には、ワード線ＷＬ_０とビット線ＢＬ_０ｏとに接続されるメモリーセルＭＣの値は「１」となる。ただし、初期状態では共に「１」となる。そのため、センスアンプ回路４０は、偶数ビット線と奇数ビット線とを比較するのではなく、第１実施形態と同じようにリファレンス電圧ＶＲＥＦとの比較を行う。つまり、偶数ビット線と奇数ビット線とを比較する構成とすると、初期状態のメモリーセルＭＣを読み出した場合に出力値ＤＯが不定となるため、これを回避している。

本変形例の不揮発性記憶装置１の読み出しでは、偶数ビット線と奇数ビット線の対ではなく、１本のビット線が選択される。そして、選択された１本のビット線がセンスアンプ回路４０に電気的に接続されるように、センスアンプ回路４０のスイッチも選択される。

本変形例の不揮発性記憶装置１の読み出しでは、選択されたのが偶数ビット線であるか、奇数ビット線であるかによって、出力値ＤＯの「０」、「１」の意味が異なる。偶数ビット線では、第１実施形態と同じように、フローティングゲートＦＧに電荷が注入された状態では「０」、フローティングゲートＦＧに電荷が注入されていない状態では「１」である。しかし、奇数ビット線では、センスアンプ回路４０の極性が逆になるため、フローティングゲートＦＧに電荷が注入された状態では「１」、フローティングゲートＦＧに電荷が注入されていない状態では「０」が出力される。

本変形例の不揮発性記憶装置１の書き込みは、添え字の番号までが同じである偶数ビット線と奇数ビット線とを対で使用する。本変形例の不揮発性記憶装置１の書き込み回路３０は、図３のように、第１実施形態の構成を２つ接続したものである。このとき、ＤＩが互いに反転しているので、偶数ビット線と奇数ビット線の一方だけが高電位（ＨＶＤＤ）側のビット線となる。そして、高電位側のビット線に接続されたメモリーセルＭＣのフローティングゲートＦＧにのみ電荷が注入されるので、相補データが書き込まれることになる。

２．２．比較例との対比
図４は、本変形例の不揮発性記憶装置１の特徴を明らかにするための、図２とは別の比較例の不揮発性記憶装置１００の回路図である。なお、図１〜図３と同じ要素には同じ符号が付されているため説明を省略する。前記の比較例の不揮発性記憶装置１の基本構成は、図４の不揮発性記憶装置１００の構成と同じであり、不揮発性記憶装置１００によっても前記の比較例の不揮発性記憶装置１の動作が可能である。

しかし、図４の不揮発性記憶装置１００では、まず、信号Ｆ_０〜Ｆ_ｍが所望の値になっているかどうかを直接に検査することができないという問題がある。また、複数のテストデータがある場合、一度メモリーセルＭＣに書き込む必要があり、出荷後に書き換え可能な回数が減ってしまう、又はテストデータを消去する時間によりテストコストが増大するという問題がある。

本変形例の不揮発性記憶装置１では、図４の比較例の不揮発性記憶装置１００とは異なり、検査用セルＴＣを含む。検査用セルＴＣは、メモリーセルＭＣと同じアレイ状に配置されて、同じようにワード線ＷＬ_ｎ＋１とビット線ＢＬ_０ｅ〜ＢＬ_ｍｅ、ＢＬ_０ｏ〜ＢＬ_ｍｏとによって選択されて、センスアンプ回路４０を介して読み出すことが可能である。つまり、検査用セルＴＣの値は、専用の入出力回路を別途設けることなく集積回路装置３（図５参照）の外部に出力することが可能である。

このとき、検査用セルＴＣは、ＦＡＭＯＳトランジスタＦＴｒに代えて同じ列のラッチ回路２２の値、又は反転した値を出力するトランジスタを含む。そのため、同じ列のラッチ回路２２の値を集積回路装置３（図５参照）の外部に出力することが可能である。つまり、本変形例の不揮発性記憶装置１は、信号Ｆ_０〜Ｆ_ｍが所望の値になっているかどうかを直接に検査することができる。なお、検査用セルＴＣが含む選択トランジスタＣＴｒについてはメモリーセルＭＣと同じである。

また、本変形例の不揮発性記憶装置１では、図４の比較例の不揮発性記憶装置１００とは異なり、スイッチＳＷを初期リード信号ＦＲＤだけでなく、ワード線ＷＬ_ｎ＋２によって制御可能である。メモリーセルＭＣを選択するように、ワード線ＷＬ_ｎ＋２によってラッチ回路２２を選択することができる。

また、図４の比較例の不揮発性記憶装置１００と比べると明らかなように、本変形例の不揮発性記憶装置１は、検査用セルＴＣを読み出すための新たな回路や、新たな入出力回路を追加する必要もない。したがって、図４の比較例の不揮発性記憶装置１００と比べて、回路規模が大幅に増加するようなこともない。

以上のように、本変形例の不揮発性記憶装置１は、従来は検査が困難であったメモリーセルＭＣの値を保持するラッチ回路２２の値を、専用の入出力回路を別途設けることなく直接的に検査ができる。また、データの二重化が行われているので更に信頼性を高めることが可能である。

３．適用例
本実施形態の不揮発性記憶装置の適用例について説明する。不揮発性記憶装置１はデータ信頼性を高めることが可能であり、安全性が求められる自動車、飛行機、船舶、鉄道等に搭載される電子機器および電子機器に使われる集積回路装置にも適用が可能である。

まず、図５に示すように、第１実施形態および変形例の不揮発性記憶装置１は、集積回路装置３の一部とすることができる。前記のように、不揮発性記憶装置１は、集積回路装置３の内部でアナログ回路２のトリミングに用いられる信号Ｆ_０〜Ｆ_ｍを出力し、集積回路装置３の外部へは出力値ＤＯを出力する。このとき、信号Ｆ_０〜Ｆ_ｍの値についても、集積回路装置３の出荷検査において直接的に検査可能である。また、アナログ回路２の特性を最適化するのに、テストコストを増加させることなく、書き込み信号ＷＥと入力値ＤＩによって複数のテストパターンを信号Ｆ_０〜Ｆ_ｍから出力させることができる。そのため、集積回路装置３としての信頼性を向上させることができる。

また、図６の電子機器９は別の適用例である。電子機器９は、集積回路装置３を一種の検出装置として用いる。電子機器９は、集積回路装置３の他に、制御装置（ＣＰＵ）４、入力装置５、記憶装置６、表示装置７を含む。なお、電子機器９の構成要素はこれらに限定されるものではなく、さらに要素を追加してもよいし、一部の要素を削ってもよい。

例えば、制御装置（ＣＰＵ）４は、記憶装置６に記憶されたプログラムによって、例えばカメラやセンサーなどの入力装置５からの得られたデータを、集積回路装置３に処理をさせて、表示装置７に表示させる情報を検出させてもよい。

図７は、適用例における電子機器の一例であるドライブレコーダー２００を表す図である。ドライブレコーダー２００は、例えば自動車に取り付けられた前方カメラ２０１や後方カメラ２０２（図６の入力装置５に対応）の映像を処理して必要な情報を記憶する装置である。例えば、前方カメラ２０１や後方カメラ２０２からの映像を最適な明るさや色彩にするために、アナログ回路調整用のデータ（調整用データ）が必要な場合がある。このとき、ドライブレコーダー２００に前記の検出装置、すなわち本実施形態の不揮発性記憶装置１とアナログ回路を含む集積回路装置３を用いることで、信頼性の高い調整用データを供給することができる。

また、ドライブレコーダー２００に限らず、例えば車両の安全性に直接的に関わるブレーキシステムやエアバッグシステムなどに用いられる電子機器においても、不揮発性記憶装置１、不揮発性記憶装置１を含む集積回路装置３を用いることが可能である。

４．その他
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

１不揮発性記憶装置、２アナログ回路、３集積回路装置、４制御装置（ＣＰＵ）、５入力装置、６記憶装置、７表示装置、９電子機器、２０第２の出力回路、２２ラッチ回路、３０書き込み回路、４０センスアンプ回路、１００不揮発性記憶装置、２００ドライブレコーダー、２０１前方カメラ、２０２後方カメラ、ＢＬ_０，ＢＬ_１，ＢＬ_ｍ，ＢＬ_０ｅ，ＢＬ_０ｏ，ＢＬ_１ｅ，ＢＬ_１ｏ，ＢＬ_ｍｅ，ＢＬ_ｍｏビット線、ＣＬ_０，ＣＬ_１，ＣＬ_ｍ，ＣＬ_０ｅ，ＣＬ_０ｏ，ＣＬ_１ｅ，ＣＬ_１ｏ，ＣＬ_ｍｅ，ＣＬ_ｍｏカラム選択線、ＣＴｒ選択トランジスタ、ＤＩ入力値、ＤＯ出力値、Ｆ_０，Ｆ_１，Ｆ_ｍ信号、ＦＴｒＦＡＭＯＳトランジスタ、ＦＧフローティングゲート、ＦＲＳＴ初期化信号、ＦＲＤ初期リード信号、ＨＶＤＤ電圧源、ＭＣメモリーセル、ＳＬソース線、ＳＷスイッチ、ＴＣ検査用セル、ＶＲＥＦリファレンス電圧、ＷＥ書き込み信号、ＷＬ_０，ＷＬ_ｎ，ＷＬ_ｎ＋１，ＷＬ_ｎ＋２ワード線

Claims

フローティングゲートを含むメモリーセルが行方向および前記行方向と直交する列方向にアレイ状に配置され、行アドレスおよび列アドレスによって選択されたメモリーセルの値を第１の出力回路から出力する不揮発性記憶装置であって、
前記行アドレスによって制御可能なスイッチを介して前記メモリーセルと電気的に接続され、前記行アドレスによって選択された前記メモリーセルの値を保持して出力する双安定回路、を含む第２の出力回路と、
前記メモリーセルの少なくとも１つと対をなしてアレイ状に配置されて、前記行アドレスおよび前記列アドレスによって選択された場合に、電気的に接続されている前記双安定回路が保持する値を前記第１の出力回路から出力する検査用セルと、を含む不揮発性記憶装置。
請求項１に記載の不揮発性記憶装置において、
前記行アドレスおよび前記列アドレスによって選択されたメモリーセルへ、前記不揮発性記憶装置の外部から入力された値である入力値を書き込む書き込み回路を含み、
前記第２の出力回路は、
前記行アドレスによって制御可能なスイッチを介して前記書き込み回路と電気的に接続され、
前記入力値を前記双安定回路に保持して出力することができる不揮発性記憶装置。
請求項１乃至２のいずれか１項に記載の不揮発性記憶装置において、
偶数列の前記メモリーセルと同じ行において隣接する一方の奇数列の前記メモリーセルとは互いに相補する値を記憶する不揮発性記憶装置。
請求項１乃至３のいずれか１項に記載の不揮発性記憶装置において、
前記メモリーセルを、前記フローティングゲートを含むＦＡＭＯＳトランジスタと、前記行アドレスによって制御される選択トランジスタと、を直列に接続した構成とする不揮発性記憶装置。
請求項１乃至４のいずれか１項に記載の不揮発性記憶装置を含む集積回路装置。
請求項５に記載の集積回路装置を含む電子機器。