CN105280237B - 半导体器件及其操作方法 - Google Patents

Abstract

一种半导体器件，包括：一个或更多个内部电路；非易失性存储器电路，包括适用于储存用于非易失性存储器电路的第一数据的第一区域和适用于储存用于内部电路的第二数据的第二区域；第一寄存器，适用于暂时储存第一数据；一个或更多个第二寄存器，适用于暂时储存第二数据；以及控制电路，适用于控制非易失性存储器电路当执行启动操作时分别将第一数据和第二数据传送至第一寄存器和第二寄存器。

Description

半导体器件及其操作方法

相关申请的交叉引用

本申请主张在2014年7月22日向韩国知识产权局申请、韩国申请号为10-2014-0092614的韩国申请的优先权，在此通过引用将其整体并入此文。

技术领域

本发明的各种实施例涉及执行启动操作的半导体器件。

背景技术

各种半导体器件(如中央处理单元(CPU)、图形处理单元(GPU)、应用程序处理器(AP)、和存储器件)使用熔丝以储存其操作所需的信息。信息可以包括设置信息和修复信息。编程激光熔丝通过以激光切断激光熔丝来实现。这意味着熔丝只在晶圆状态中可能被编程且在封装晶圆之后就不能被编程。可以使用e-fuse(即，电熔丝)来克服激光熔丝的限制。电熔丝使用通过改变栅极与漏极/源极之间的电阻来储存数据的晶体管。

图1是显示用作为电阻器或电容器操作的晶体管实施的电熔丝的示意图。

参考图1，电熔丝包括晶体管T，具有接收电源电压的栅极G和接收接地电压的漏极/源极D/S。

当对栅极G施加正常电源电压(其对晶体管T是可承受的)时，电熔丝操作如同电容器C。因此，在栅极G与漏极/源极D/S之间没有电流流过。然而，当对栅极G施加高电源电压(其对晶体管T是不可承受的)时，晶体管T的栅极氧化物就被毁坏。因此，栅极G和漏极/源极D/S可能短路，使得电熔丝操作如同电阻器R。在此情况中，电流流过栅极G与漏极/源极D/S之间。

电熔丝的数据通过电熔丝的栅极G与漏极/源极D/S之间的电阻来确认。为了确认电熔丝的数据，使用两个方法。第一，电熔丝的数据可以列通过增大晶体管T的尺寸来直接被确认而无须执列额外感测操作。第二，电熔丝的数据可以通过使用放大器来感测流过晶体管T的电流来确认。然而，这两个方法对电路面积都有限制，因为晶体管T被设计成尺寸很大或需要对每个电熔丝提供额外放大器。

美国专利第7,269,047号已公开一种用于通过将电熔丝形成为阵列来减少电熔丝所占的电路面积的方法。

图2图示以电熔丝实施的传统单元阵列200的示意图。

参考图2，单元阵列200包括排列成N行和M列的存储器单元201至216。存储器单元201至216分别包括存储元件M1至M16和开关元件S1至S16。例如，存储器单元201包括存储元件M1和开关元件S1。存储元件M1至M16是具有电阻器或电容器的特性的电熔丝，这取决于熔丝是否熔断。亦即，电熔丝M1至M16可以被视为电阻式存储元件以根据电阻量来储存数据。开关元件S1至S16在行线WLR1至WLRN的控制下分别将存储元件M1至M16电性耦接至列线BL1至BLM。

以下，假设第二行且第M列被选中，亦即存储器单元208是选中存储器单元。将描述在编程和读取操作期间施加至选中存储器单元208和未选中存储器单元201至207和209至216的电压。

编程操作

选中行的行线WLR2被激活，且其他行线WLR1和WLR3至WLRN被去激活。因此，开关元件S5至S8被导通，且开关元件S1至S4和S9至S16被关断。此时，可以击穿晶体管(即，存储元件)的栅极氧化物的高编程电压被施加至选中行的编程/读取线WLP2，且低电平电压(例如接地电压)被施加至其他编程/读取线WLP1和WLP3至WLPN。一般来说，编程电压是通过使用电源电压的电荷汲取(charge pumping)方法所产生的高电压。选中的列线BLM耦接至数据存取电路(未显示)，且未选中的列线BL1至BLM-1浮置。当输入数据是编程数据(例如，是1)时，数据存取电路将选中列线BLM驱动至逻辑低电平以编程(或熔断)选中存储器单元208的存储元件M8。同时，当输入数据不是编程数据(例如，是0)时，数据存取电路将选中列线BLM驱动至逻辑高电平以防止选中存储器单元208的存储元件M8被编程。因为未选中的列线BL1至BLM-1浮置，因此即使对存储元件M5至M7的栅极施加高电压，存储元件M5至M7也不被编程。

读取操作

选中行的行线WLR2被激活，且其他行线WLR1和WLR3至WLRN被去激活。因此，开关元件S5至S8被导通，且开关元件S1至S4和S9至S16被关断。此时，对选中行的编程/读取线WLP2施加适用于读取操作的读取电压(例如，电源电压)，且对其他编程/读取线WLP1和WLP3至WLPN施加低电平电压，例如，接地电压。选中的列线BLM耦接至数据存取电路，且未选中的列线BL1至BLM-1浮置着。当电流流过选中的列线BLM时，数据存取电路识别出存储元件M8被编程，即，数据存取电路认为存储器单元208的数据是“1”。另一方面，当没有电流流过选中的列线BLM时，数据存取电路识别出存储元件M8未被编程，即，数据存取电路认为存储器单元208的数据是“0”。

图2显示在列线BL1至BLN之中选中一个列线BLN。然而，一次可以选择数个列线。意即，属于一行的数个存储器单元可以被同步地编程或读取。

图3是图示包括图2中所示的单元阵列200的电熔丝阵列电路300的框图。

参考图3，电熔丝阵列电路300包括图2中所示的单元阵列200、行电路310、列解码器320、和数据存取电路330。

行电路310控制行线WLR0至WLR和编程/读取线且允许上述编程和读取操作被执行。输入至行电路310的行地址ROW_ADD指定多个行之中选中的行，编程信号PGM指示编程操作，且读取信号RD指示读取操作。

列解码器320将列线BL1至BLM之中的由地址COL_ADD选中的列线电性耦接至数据存取电路330。图3示范地图示同时选中列线BL1至BLM之中的八个列线。

数据存取电路330对由列解码器320所选中的列线执行数据存取操作。在编程操作期间，数据存取电路330根据输入数据DATA<0>至DATA<7>来控制选中的列线被编程或不编程。在读取操作期间，数据存取电路330感测是否电流流过选中的列线并将感测的结果输出作为输出数据DATA<0>至DATA<7>。

图4图示其中包括电熔丝阵列电路300的传统存储器件的示意图。

参考图4，存储器件包括多个存储体(memory bank)BK0至BK3、多个寄存器410_0至410_3、寄存器410_4、设置电路420、和电熔丝阵列电路300。多个寄存器410_0至410_3被提供给各自的存储体BK0至BK3以储存修复信息，且寄存器410_4储存设置信息。

电熔丝阵列电路300储存使用在存储体BK0至BK3中的修复信息，例如，包括在存储体BK0至BK3中的缺陷存储器单元的地址。再者，电熔丝阵列电路300储存存储器件的操作所需的设置信息。

提供给各自的存储体BK0至BK3的寄存器410_0至410_3储存对应存储体的修复信息。例如，寄存器410_0储存存储体BK0的修复信息，且寄存器410_2储存存储体BK2的修复信息。此外，寄存器410_4储存设置信息以在设置电路420中使用。

设置电路420可以使用储存在寄存器410_4中的设置信息来设置存储器件的操作所需的各种设置值。例如，设置电路420可以设置内部电压电平和各种等待时间(latency)。只有在供应电力时才保持储存在寄存器410_0至410_4中的信息。从电熔丝阵列电路300接收待储存在寄存器410_0至410_4中的修复信息和设置信息。当启动信号BOOTUP被激活时，电熔丝阵列电路300将已储存的修复信息和设置信息传送至寄存器410_0至410_4。

因为电熔丝阵列电路300配置成阵列，因此需要预定处理时间来调用储存在电熔丝阵列电路300中的数据。既然数据可以不被立即调用，因此可以不执行直接使用储存在电熔丝阵列电路300中的数据的修复操作或设置操作。于是，储存在电熔丝阵列电路300中的修复信息和设置信息被传送且储存至寄存器410_0至410_4中，且储存在寄存器410_0至410_4中的数据用于存储体BK0至BK3的修复操作和设置电路420的设置操作。传送储存在电熔丝阵列电路300中的修复信息和设置信息至寄存器410_0至410_4的程序被称为启动操作(boot-up operation)。只有在完成启动操作之后，存储器件可以修复缺陷存储器单元并执行各种设置操作。接着，存储器件可以开始正常操作。

由于存储器件的内部组件(即，存储体BK0至BK3和设置电路420)通过从电熔丝阵列电路300接收操作所需的信息来运作，因此内部组件可以以最佳设置值来操作。然而，由于电熔丝阵列电路300不可能以最佳设置值来操作，因此可能无法保证电熔丝阵列电路300的稳定操作

发明内容

本发明的各种实施例针对用于操作非易失性存储器电路(例如，电熔丝阵列电路)的技术，该非易失性存储器电路适用于在非易失性存储器电路具有最佳设置值的状态中储存半导体器件的操作所需的信息。

在本发明的一实施例中，一种半导体器件可以包括：一个或更多个内部电路；非易失性存储器电路，包括适用于储存用于非易失性存储器电路的第一数据的第一区域和适用于储存用于内部电路的第二数据的第二区域；第一寄存器，适用于暂时储存第一数据；一个或更多个第二寄存器，适用于暂时储存第二数据；和控制电路，适用于当执行启动操作控制非易失性存储器电路时分别将第一数据和第二数据传送至第一寄存器和第二寄存器。

当执行启动操作时，从第一区域至第一寄存器的第一启动操作在从第二区域至第二寄存器的第二启动操作之前执行。

第一启动操作相比于第二启动操作而以更低的速度执行。再者，用于包括在非易失性存储器电路中的第一区域的读取操作的第一读取电压相比于用于包括在非易失性存储器电路中的第二区域的读取操作的第二读取电压而具有较高电压电平。

在本发明的一实施例中，一种半导体器件可以包括：一个或更多个内部电路；非易失性存储器电路，包括适用于储存该非易失性存储器电路的操作的第一数据的第一区域、适用于储存与第一数据相同数据的第二区域、和适用于储存用于内部电路的第二数据的第三区域；第一寄存器，适用于暂时储存第一数据；一个或更多个第二寄存器，适用于暂时储存第二数据；以及控制电路，适用于当执行启动操作时控制非易失性存储器电路分别将第一数据和第二数据传送至第一寄存器和第二寄存器。

第一读取操作同时对第一区域和第二区域执行，且从第一区域读取的数据和从第二区域读取的数据用以产生对应于第一数据的读取数据。

当第一区域的读取数据和第二区域的读取数据的一个或更多个是编程数据时，第一区域的读取数据被产生作为编程数据，且当第一区域的读取数据和第二区域的读取数据是非编程数据时，第一区域的读取数据被产生作为非编程数据。

在本发明的一实施例中，一种操作具有非易失性存储器电路的半导体器件的方法，可以包括：激活启动信号；基于启动信号对包括在非易失性存储器电路中的第一非易失性存储器区域执行第一启动操作；基于通过第一启动操作所得到的数据来优化非易失性存储器电路；以及在非易失性存储器电路优化之后基于启动信号来对第二非易失性存储器区域执行第二启动操作。

附图说明

图1是图示用作为电阻器或电容器操作的晶体管实施的电熔丝的示意图。

图2是图示以电熔丝实施的传统单元阵列的示意图。

图3是图示包括图2中所示的单元阵列的电熔丝阵列电路的框图。

图4是图示包括图3中所示的电熔丝阵列电路的传统存储器件的示意图。

图5是图示依照本发明的实施例的半导体器件的框图。

图6是用于描述图5所示的半导体器件的操作的流程图。

图7是图示依照本发明的实施例的半导体器件的框图。

图8是用于描述从图7所示的振荡信号供应电路产生的振荡信号的时序图。

图9是图示依照本发明的实施例的半导体器件的框图。

图10是用于描述从图9所示的电压供应电路产生的读取电压的时序图。

图11是图示依照本发明的实施例的半导体器件的框图。

图12是包括在图11所示的非易失性存储器电路中的第一区域的详细图。

具体实施方式

以下将参考附图更详细地描述各种实施例。然而，本发明可以以各种形式来具体化且不应被视为限制于本文提出的实施例。反而，提出这些实施例，使得本公开将是完善且完整的，且将充分地对本领域技术人员表达本发明的范围。整篇公开，遍及本发明的各种图和实施例的同样的附图标记是指同样部分。

也注意到在本说明书中，“连接/耦接”不只是指一个组件直接耦接另一组件，也是指通过中间组件间接耦接另一组件。此外，只要在句子中未具体提及，单数形式就可以包括复数形式。应容易地理解在本公开书中的“在…上”和“在…上方”的意义应以扩大方式来解释，使得“在…上”不只表示“直接在…上”，也表示在某物上且其间具有中间特征或层，且“在…上方”不只表示直接在顶部，也表示在某物的顶部且其间具有中间特征或层。当第一层被称为“在第二层上”或“在衬底上”时，不只表示第一层直接在第二层或衬底上的情况，也表示第三层存在于第一层与第二层或衬底之间的情况。

图5是图示依照本发明的实施例的半导体器件的框图。

参考图5，半导体器件可以包括非易失性存储器电路510、第一寄存器520、第二寄存器530_0和530_1、控制电路540、和内部电路550_0和550_1。

非易失性存储器电路510可以储存半导体器件的操作所需的数据。非易失性存储器电路510可以包括第2和3图中所示的电熔丝阵列电路，但不以此为限。非易失性存储器电路510可以以如下各种类型的非易失性存储器电路之一来实施，诸如电熔丝阵列电路、NAND闪存、NOR闪存、可抹除可编程只读存储器(EPROM)、电性可抹除可编程只读存储器(EEPROM)、铁电RAM(FRAM)、和磁阻RAM(MRAM)。非易失性存储器电路510可以包括分成第一和第二区域R1和R2的单元阵列。第一区域R1可以储存非易失性存储器电路510的操作所需的数据，且第二区域R2可以储存内部电路550_0和550_1的操作所需的数据。

控制电路540可以控制非易失性存储器电路510的启动操作。当启动信号BOOT_UP被激活时，控制电路540可以周期性地激活读取信号RD，使得非易失性存储器电路510执行读取操作。再者，每当执行读取操作时，控制电路540可以改变并施加行地址R_ADD和列地址C_ADD，使得从非易失性存储器电路510读取不同数据。每当执行读取操作时，可以改变行地址R_ADD和列地址C_ADD中的一个或更多个。振荡信号OSC可以指用于控制电路540的同步操作的信号。例如，在启动操作期间，每当振荡信号OSC被激活五次时，控制电路540可以激活读取信号RD并改变地址R_ADD和C_ADD。振荡信号OSC可以被供应至非易失性存储器电路510，且用于确定非易失性存储器电路510的操作时序。在启动操作期间，控制电路540可以控制非易失性存储器电路510，使得第一区域R1的数据被首先读取且在第一区域R的所有数据被读取之后接着读取第二区域R2的数据。

在启动操作期间，第一寄存器520可以接收从非易失性存储器电路510的第一区域R1读取的数据并储存接收的数据。通过启动操作而储存在第一寄存器520中的数据可以用于非易失性存储器电路510的设置(或整理)。设置(或整理)可以包括优化使用在非易失性存储器电路510中的各种电压电平、设置非易失性存储器电路510的内部元件的电阻值、和设置非易失性存储器电路510的内部电路的设置操作时序。亦即，虽然第一寄存器520的数据是从非易失性存储器电路510的第一区域R1传送来的数据，但第一寄存器520的数据可以用于非易失性存储器电路510的优化操作。

在启动操作期间，第二寄存器530_0和530_1可以接收从非易失性存储器电路510的第二区域R2读取的数据并储存接收的数据。通过启动操作而储存在第二寄存器530_0中的数据可以用于内部电路550_0的操作，且通过启动操作而储存在第二寄存器530_1中的数据可以用于内部电路550_1的操作。

内部电路550_0至内部电路550_1可以包括可以使用储存在非易失性存储器电路510中的数据的电路。例如，当半导体器件是存储器件，内部电路550_0可以是存储体，且可以使用储存在第二寄存器530_0中的数据来执行修复操作。再者，内部电路550_1可以是设置电路，且可以使用储存在第二寄存器530_1中的数据来执行各种设置操作。

图6是用于描述图5所示的半导体器件的操作的流程图。

参考图5和6，在步骤S610中，启动信号BOOT_UP可以被激活。启动信号BOOT_UP可以在半导体器件上电之后经过预定时间时被激活。亦即，启动信号BOOT_UP可以在半导体器件的初始操作期间被激活。

当激活启动信号BOOT_UP时，可以开始启动操作。首先，在步骤S620中，储存在非易失性存储器电路510的第一区域R1中的数据可以被传送至第一寄存器520。控制电路540可以周期性地激活施加至非易失性存储器电路510的读取信号RD。每当激活读取信号RD时，控制电路540可以改变地址R_ADD和C_ADD以从非易失性存储器电路510读取数据。从非易失性存储器电路510读取的数据FUSE_DATA可以被传送和储存在第一寄存器520中。

当完成从第一区域R1至第一寄存器520的启动操作时，在步骤S630中，可以通过储存在第一寄存器520中的数据来优化非易失性存储器电路510。非易失性存储器电路510的优化可以指用在非易失性存储器电路510中的操作时序、电阻值、和各种电压的电平被设成最佳值。在非易失性存储器电路510被优化之后，非易失性存储器电路510可以更稳定操作。

在步骤S640中，非易失性存储器电路510的第二区域R2的数据可以被传送至第二寄存器530_0至530_1中。S640的启动操作和S620的启动操作(即，第一启动操作)可以以相同方式执行。然而，S640的启动操作(即，第二启动操作)和S620的启动操作彼此不同之处在于数据从非易失性存储器电路510中读取的区域不同且数据储存在不同的寄存器中。由于S640的启动操作在非易失性存储器电路510被设成最佳值之后执行，因此S640的启动操作可以以比S620的启动操作更高的稳定性来操作。

在图5和6所述的半导体器件中，用于非易失性存储器电路510的操作的数据可以储存在非易失性存储器电路510的第一区域R1中，且从第一区域R1至第一寄存器520的S620的启动操作可以被优先执行。于是，非易失性存储器电路510可以在非易失性存储器电路510被设成最佳值之后操作。然而，由于S620的启动操作在非易失性存储器电路510未被设成最佳值的状态下执行，因此启动操作无法稳定执行。此后，将叙述用于稳定执行S620的启动操作的实施例。

图7是图示依照本发明的实施例的半导体器件的框图。图7图示S620的启动操作的速度和S640的启动操作的速度被不同地控制以增大S620的启动操作的稳定性的实施例。

参考图7，半导体器件可以还包括用于产生振荡信号OSC的振荡信号供应电路710。振荡信号供应电路710可以响应于启动信号BOOT_UP而周期性地激活振荡信号OSC。在执行从非易失性存储器电路510的第一区域R1至第一寄存器520的S620的启动操作的周期期间，振荡信号供应电路710可以产生具有低频率的振荡信号OSC。在执行从非易失性存储器电路510的第二区域R2至第二寄存器530_0和530_1的S640的启动操作的周期期间，振荡信号供应电路710可以产生具有高频率的振荡信号OSC。例如，当完成S620的启动操作需要20个周期且完成S640的启动操作需要1000个周期时，振荡信号供应电路710可以在启动信号BOOT_UP激活之后产生具有100Mhz的频率的振荡信号OSC，同时振荡信号OSC激活20次，且接着产生具有400Mhz的频率的振荡信号OSC，同时振荡信号OSC激活1000次。以下，假设S620的启动操作需要20个周期且S640的启动操作需要1000个周期。

由于控制电路540和非易失性存储器电路510的操作会同步地于振荡信号OSC被执行，因此S620的启动操作可以以低速来执行，且S640的启动操作可以以高速来执行。当执行S620的启动操作时，可操作能会不稳定，因为非易失性存储器电路510未被设成最佳值。然而，由于S620的启动操作以低速来执行，所以即使非易失性存储器电路510未被设成最佳值，非易失性存储器电路510仍可以稳定操作。

供参考，图5的半导体器件可以也需要用于产生振荡信号OSC的电路。然而，可以施用任何电路作为用于产生振荡信号OSC的电路，只要他们可以产生具有固定频率的振荡信号即可。再者，如图7所示，图5的半导体器件可以不需要用于在启动操作S620和S640中的每一启动操作期间以不同频率产生振荡信号OSC的振荡信号供应电路710。

图8是用于描述从图7所示的振荡信号供应电路产生的振荡信号OSC的时序图。

参考图8，当启动信号BOOT_UP被激活时可以激活振荡信号OSC。在启动操作的初始周期期间，亦即，在执行S620的启动操作的20个周期期间，可以在产生100MHz的频率下的振荡信号。接着，在执行S640的启动操作的1000个周期期间，可以产生在200MHz的频率下的振荡信号。

当执行S620的启动操作时，可以在非易失性存储器电路510未被优化的状态中操作非易失性存储器电路510。然而，由于启动操作以低速来执行，所以非易失性存储器电路510可以稳定操作。此外，当执行S640的启动操作时，可以在非易失性存储器电路510被优化的状态中操作非易失性存储器电路510。因此，非易失性存储器电路510可以在高速下稳定操作。

图9是图示依照本发明的实施例的半导体器件的框图。图9图示用在S620的启动操作中的电压电平与用在S640的启动操作中的电压电平被不同地设置使以增大启动操作的稳定性的实施例。

参考图9，半导体器件可以还包括电压供应电路910，其可以产生用在非易失性存储器电路510中的读取电压VRD。读取电压VRD可以表示用于非易失性存储器电路的读取操作的电压。电压供应电路910可以在执行从非易失性存储器电路510的第一区域R1至第一寄存器520的S620的启动操作的周期期间产生具有较高电平的读取电压VRD，并在执行从非易失性存储器电路510的第二区域R2至第二寄存器530_0和530_1的S640的启动操作的周期期间产生具有正常电平的读取电压VRD。例如，当读取电压VRD的正常电平是2V时，电压供应电路910可以在执行S620的启动操作的周期中产生具3V的读取电压VRD，且在执行S640的启动操作的周期中产生具2V的读取电压VRD。

电压供应电路910可以使用振荡信号OSC来辨别S620的启动操作的周期与S640的启动操作的周期。例如，直到激活振荡信号OSC 20次，电压供应电路910才可以识别对应周期作为执行S620的启动操作的周期，并产生具有3V的读取电压VRD。接着，电压供应电路910可以产生具有2V的读取电压VRD。

大多数电路可以随着使用高操作电压更稳定操作(只要操作电压未过高即可)。在S620的启动操作期间，非易失性存储器电路510可以在非易失性存储器电路510未被优化的状态中操作。然而，由于非易失性存储器电路510使用具有相对高电平的读取电压VRD来执行读取操作，因此非易失性存储器电路510可以稳定地操作。

供参考，图5的半导体器件可以也需要用于产生读取电压VRD的电路。然而，可以施用任何电路作为用于产生读取电压VRD的电路，只要他们可以产生具有固定电平的读取电压VRD即可。再者，图5的半导体器件可以不需要用于在启动操作S620和S640中的每一启动操作期间产生具有不同电平的读取电压VRD的电路910，如图9所示。此外，图9图示在启动操作S620和S640中的各启动操作期间产生在不同电平的读取电压VRD。然而，可以在启动操作S620和S640的各启动操作期间产生在不同电平的其他电压(不包括用在非易失性存储器电路510中的读取电压VRD)。

图10是用于描述从图9所示的电压供应电路产生的读取电压VRD的时序图。

参考图10，在执行S620的启动操作的周期期间，亦即，直到激活振荡信号OSC 20次，才可以产生3V的读取电压VRD。接着，可以产生2V的读取电压VRD。

图11图示依照本发明的实施例的半导体器件的框图。图11图示一实施例，其中在S620的启动操作期间待从非易失性存储器电路510读取的数据被冗余地储存，且在S620的启动操作期间，冗余地储存的数据被同时读取以增大启动操作的稳定性。

参考图11，非易失性存储器电路510的第一区域R1可以被分成第一第一区域R1-1和第一第二区域R1-2。第一区域R1可以指其数据待被传送至第一寄存器520的区域。被储存(或编程)在第一第一区域R1-1和第一第二区域R1-2中的数据彼此相同。在从第一第一区域R1-1和第一第二区域R1-2至第一寄存器520的S620的启动操作期间，可以同时从两个区域R1-1和R1-2读取数据以产生待传送至第一寄存器520的数据。

在S620的启动操作期间从非易失性存储器电路510读取并传送至第一寄存器520的数据可以被冗余地储存在第一第一区域R1-1和第一第二区域R1-2中，且冗余地储存的数据可以被同时读取以增大S620的启动操作的稳定性。

图12是包括在图11所示的非易失性存储器电路510中的第一区域R1的详细图。如上所述，数据可以被冗余地储存在第一第一区域R1-1和第一第二区域R1-2中，且被同时读取以增大用于第一区域R1的读取操作的稳定性。以下，将描述原因。

参考图12，第一区域R1中的奇数行可以被归为第一第一区域R1-1，且偶数行可以被归为第一第二区域R1-2。在第一第一区域R1-1和第一第二区域R1-2中，相同数据可以被冗余地储存在上下相邻的存储器单元中。例如，相同数据可以被储存在存储器单元1202和存储器单元1206中，且相同数据可以被储存在存储器单元1212和存储器单元1216中。再者，用于第一第一区域R1-1的读取操作和用于第一第二区域R1-2的读取操作可以同时执行。例如，用于存储器单元1201的读取操作可以与用于存储器单元1205的读取操作同时执行，且用于存储器单元1203的读取操作可以与用于存储器单元1207的读取操作同时执行。

当用于第一第一区域R1-1和第一第二区域R1-2的存储器单元(相同数据储存于其中)的读取操作同时执行时，可以增大读取操作的稳定性。接下来将叙述原因。例如，假设当编程数据被储存在两个存储器单元1202和1206中时执行用于存储器单元1202和存储器单元1206的读取操作。在此例中，可以激活行线WLR1和WLR2以导通存储器单元1202和1206的开关元件S，且可以对编程/读取线WLR1和WLR2施加读取电压VRD，使得电流穿过存储器单元1202和1206的存储元件M而流进位线BL1中。那么，通过检察电流是否流过位线BL1，有可能检查储存在存储器单元1202和1206中的数据是否是编程数据。当编程数据储存在存储器单元1202中但读取操作不完全执行时，没有电流穿过存储器单元1202的存储元件M而流进位线BL1中。然而，在此例中，由于电流穿过存储器单元1206的存储元件M而流进位线BL1中，因此可以读取编程数据。亦即，当电流可以穿过存储器单元1202和1206的一个或更多个中的存储元件M而流进位线BL1中时，存储器单元1202和1206的数据可以被正确地识别为编程数据。

换言之，当可以从存储器单元1202和1206的一个或更多个中读出编程数据时，存储器单元1202和1206的数据可以被识别为编程数据。再者，当从存储器单元1202和1206两者中读出非编程数据时，亦即，当没有电流流过第一位线BL1时，存储器单元1202和1206的数据可以被识别为非编程数据。在非易失性存储器电路510中的编程数据被读取作为非编程数据的错误可以比非编程数据被读取作为编程数据的错误更常发生。因此，当在将相同数据编程进两个存储器单元1202和1206中之后只从两个存储器单元1202和1206的一个或更多个中读取编程数据时，用于识别数据为编程数据的方法可以显著地帮助减少错误。

图12显示第一区域R1的奇数行和偶数行分别被归为第一第一区域R1-1和第一第二区域R1-2。然而，可以也施用下列方法。第一区域R1的奇数列和偶数列可以分别被归为第一第一区域R1-1和第一第二区域R1-2，且相同数据可以被编程在第一第一区域R1-1和第一第二区域R1-2中。那么，当第一第一区域R1-1和第一第二区域R1-2被同时读取且编程数据被从两区域的一个或更多个中读取时，数据可以被识别为编程数据。

图7和8图示用于通过相异于S640的启动操作而控制S620的启动操作的速度来保证S620的启动操作的稳定性的方法(称为第一方法)。图9和10图示用于通过不同地设置在S620的启动操作和S640的启动操作期间所使用的电压电平来保证S620的启动操作的稳定性的方法(称为第二方法)。图11和12图示用于通过同时读取被冗余地储存在第一区域R1的第一第一区域R1-1和第一第二区域R1-2中的数据来保证S620的启动操作的稳定性的方法(称为第三方法)。第一至第三方法可以不独立使用，而是同时使用。亦即，第一方法的使用可以不排除第二和第三方法(2)和(3)的使用，而是可以同时施用第一至第三方法的二个或更多个。

依照本发明的实施例，储存用于半导体器件的内部电路的操作的各种信息件的非易失性存储器电路可以以最佳设置信息来操作。

尤其是，即使在非易失性存储器电路尚未具有最佳设置信息的周期期间，非易失性存储器电路仍可以稳定操作。

虽然为了示范目的已说明各种实施例，但对本领域技术人员将显而易见的是在不超过如以下权利要求范围中所定义的本发明的精神和范畴下可以做出各种变化和修改。

通过以上实施例可以看出，本申请提供了以下的技术方案。

技术方案1.一种半导体器件，包括：

一个或更多个内部电路；

非易失性存储器电路，具有适用于储存用于所述非易失性存储器电路的第一数据的第一区域和适用于储存用于所述内部电路的第二数据的第二区域；

第一寄存器，适用于暂时储存所述第一数据；

一个或更多个第二寄存器，适用于暂时储存所述第二数据；以及

控制电路，适用于：当启动操作被执行时控制所述非易失性存储器电路分别将所述第一数据和所述第二数据传送至所述第一寄存器和所述第二寄存器。

技术方案2.如技术方案1所述的半导体器件，其中当执行所述启动操作时，从所述第一区域至所述第一寄存器的第一启动操作在从所述第二区域至所述第二寄存器的第二启动操作之前执行。

技术方案3.如技术方案2所述的半导体器件，其中所述第一启动操作相比于所述第二启动操作而以更低的速度执行。

技术方案4.如技术方案3所述的半导体器件，还包括振荡信号供应电路，适用于将振荡信号供应给所述非易失性存储器电路和所述控制电路用于其同步操作，

其中，相比于执行所述第二启动操作时，执行所述第一启动操作时所述振荡信号具有更低频率。

技术方案5.如技术方案2所述的半导体器件，其中用于包括在所述非易失性存储器电路中的所述第一区域的读取操作的第一读取电压相比于用于包括在所述非易失性存储器电路中的所述第二区域的读取操作的第二读取电压而具有较高电压电平。

技术方案6.如技术方案5所述的半导体器件，还包括电压供应电路，适用于将所述第一读取电压和所述第二读取电压供应至所述非易失性存储器电路。

技术方案7.如技术方案1所述的半导体器件，其中所述内部电路包括存储体，以及

所述第二数据包括用于所述存储体的修复信息。

技术方案8.如技术方案7所述的半导体器件，其中所述内部电路还包括设置电路，以及

所述第二数据还包括用于所述设置电路的设置信息。

技术方案9.如技术方案1所述的半导体器件，其中所述非易失性存储器电路包括电熔丝阵列电路。

技术方案10.一种半导体器件，包括：

一个或更多个内部电路；

非易失性存储器电路，具有适用于储存用于所述非易失性存储器电路的操作的第一数据的第一区域、适用于储存与所述第一数据相同的数据的第二区域、和适用于储存用于所述内部电路的第二数据的第三区域；

第一寄存器，适用于暂时储存所述第一数据；

一个或更多个第二寄存器，适用于暂时储存所述第二数据；以及

控制电路，适用于：当启动操作被执行时，控制所述非易失性存储器电路分别将所述第一数据和所述第二数据传送至所述第一寄存器和所述第二寄存器。

技术方案11.如技术方案10所述的半导体器件，其中第一读取操作同时对所述第一区域和所述第二区域执行，且从所述第一区域读取的数据和从所述第二区域读取的数据用以产生对应于所述第一数据的读取数据。

技术方案12.如技术方案11所述的半导体器件，其中，当所述第一区域的读取数据和所述第二区域的读取数据的一个或更多个读取数据是编程数据时，所述第一区域的读取数据被产生作为编程数据，且当所述第一区域的读取数据和所述第二区域的读取数据是非编程数据时，所述第一区域的读取数据被产生作为非编程数据。

技术方案13.如技术方案11所述的半导体器件，其中传送所述第一数据的第一启动操作在将储存在所述第三区域中的所述第二数据传送至所述第二寄存器的第二启动操作之前执行。

技术方案14.如技术方案13所述的半导体器件，其中所述第一启动操作相比于所述第二启动操作而以更低的速度执行。

技术方案15.如技术方案11所述的半导体器件，其中用于包括在所述非易失性存储器电路中的所述第一和第二区域的读取操作的第一读取电压高于用于包括在所述非易失性存储器电路中的所述第二区域的读取操作的第二读取电压。

技术方案16.如技术方案11所述的半导体器件，其中所述内部电路包括存储体，以及

所述第二数据包括用于所述存储体的修复信息。

技术方案17.如技术方案16所述的半导体器件，其中所述内部电路还包括设置电路，以及

所述第二数据还包括用于所述设置电路的设置信息。

技术方案18.如技术方案12所述的半导体器件，其中所述非易失性存储器电路包括电熔丝阵列电路。

技术方案19.一种操作具有非易失性存储器电路的半导体器件的方法，所述方法包括：

激活启动信号；

基于所述启动信号对包括在所述非易失性存储器电路中的第一非易失性存储器区域执行第一启动操作；

基于通过所述第一启动操作所得到的数据来优化所述非易失性存储器电路；以及

在所述非易失性存储器电路被优化之后基于所述启动信号来对第二非易失性存储器区域执行第二启动操作。

技术方案20.如技术方案19所述的方法，其中所述非易失性存储器电路包括电熔丝阵列电路。

Claims (15)

1.一种半导体器件，包括：

一个或更多个内部电路；

非易失性存储器电路，具有适用于储存用于所述非易失性存储器电路自身的操作的第一数据的第一区域和适用于储存用于所述内部电路的第二数据的第二区域；

第一寄存器，适用于暂时储存从所述非易失性存储器电路传送来且用于优化所述非易失性存储器电路的所述第一数据；

一个或更多个第二寄存器，适用于暂时储存从所述非易失性存储器电路传送来且用于所述一个或更多个内部电路的操作的所述第二数据；以及

控制电路，适用于：当启动操作被执行时，控制所述非易失性存储器电路将所述第一数据传送至所述第一寄存器，以及所述第一数据被传送至所述第一寄存器而所述非易失性存储器电路被优化之后，控制所述非易失性存储器电路将所述第二数据传送至所述第二寄存器。

2.如权利要求1所述的半导体器件，其中从所述第一区域到所述第一寄存器的第一启动操作相比于从所述第二区域到所述第二寄存器的第二启动操作而以更低的速度执行。

3.如权利要求2所述的半导体器件，还包括振荡信号供应电路，所述振荡信号供应电路适用于将振荡信号供应给所述非易失性存储器电路和所述控制电路用于其同步操作，

其中，相比于执行所述第二启动操作时，执行所述第一启动操作时所述振荡信号具有更低频率。

4.如权利要求1所述的半导体器件，其中用于包括在所述非易失性存储器电路中的所述第一区域的读取操作的第一读取电压相比于用于包括在所述非易失性存储器电路中的所述第二区域的读取操作的第二读取电压而具有较高电压电平。

5.如权利要求4所述的半导体器件，还包括电压供应电路，所述电压供应电路适用于将所述第一读取电压和所述第二读取电压供应至所述非易失性存储器电路。

6.如权利要求1所述的半导体器件，其中所述内部电路包括存储体，以及

所述第二数据包括用于所述存储体的修复信息。

7.如权利要求6所述的半导体器件，其中所述内部电路还包括设置电路，以及

所述第二数据还包括用于所述设置电路的设置信息。

8.如权利要求1所述的半导体器件，其中所述非易失性存储器电路包括电熔丝阵列电路。

9.一种半导体器件，包括：

一个或更多个内部电路；

非易失性存储器电路，具有适用于储存用于所述非易失性存储器电路自身的操作的第一数据的第一区域、适用于储存与所述第一数据相同的数据的第二区域、和适用于储存用于所述内部电路的第二数据的第三区域；

第一寄存器，适用于暂时储存从所述非易失性存储器电路传送来且用于优化所述非易失性存储器电路的所述第一数据；

一个或更多个第二寄存器，适用于暂时储存从所述非易失性存储器电路传送来且用于所述一个或更多个内部电路的操作的所述第二数据；以及

控制电路，适用于：当启动操作被执行时，控制所述非易失性存储器电路将所述第一数据传送至所述第一寄存器，以及所述第一数据被传送至所述第一寄存器而所述非易失性存储器电路被优化之后，控制所述非易失性存储器电路将所述第二数据传送至所述第二寄存器，

其中，第一读取操作是同时对所述第一区域和所述第二区域执行的，且从所述第一区域读取的数据和从所述第二区域读取的数据用以产生对应于所述第一数据的读取数据。

10.如权利要求9所述的半导体器件，其中，当所述第一区域的读取数据和所述第二区域的读取数据中有一个或更多个读取数据是编程数据时，与所述第一数据相对应的读取数据被产生作为编程数据，且当所述第一区域的读取数据和所述第二区域的读取数据是非编程数据时，与所述第一数据相对应的读取数据被产生作为非编程数据。

11.如权利要求9所述的半导体器件，其中从所述第一区域和所述第二区域到所述第一寄存器的第一启动操作相比于从所述第三区域到所述第二寄存器的第二启动操作而以更低的速度执行。

12.如权利要求9所述的半导体器件，其中用于包括在所述非易失性存储器电路中的所述第一区域和第二区域的读取操作的第一读取电压高于用于包括在所述非易失性存储器电路中的所述第三区域的读取操作的第二读取电压。

13.如权利要求9所述的半导体器件，其中所述内部电路包括存储体，以及

所述第二数据包括用于所述存储体的修复信息。

14.如权利要求13所述的半导体器件，其中所述内部电路还包括设置电路，以及

所述第二数据还包括用于所述设置电路的设置信息。

15.如权利要求10所述的半导体器件，其中所述非易失性存储器电路包括电熔丝阵列电路。

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