JP2011108349A - 半導体記憶装置 - Google Patents

Abstract

【課題】昇圧時間の低減化および微細化に対して有利な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリセルをそれぞれ有するＮ個（Ｎは２以上の整数）のプレーンを備えるメモリセルアレイ１１と、第１基準電圧および前記第１基準電圧よりも高い第２基準電圧を発生させる基準電圧生成回路３１と、前記基準電圧生成回路から与えられる前記第１または第２基準電圧を昇圧した昇圧電圧を前記プレーンに供給する昇圧回路３２と、（Ｎ−１）個以下の前記プレーンを選択する場合は前記第１基準電圧を前記昇圧回路に与え、Ｎ個の前記プレーンを選択する場合は前記第２基準電圧を前記昇圧回路に与える昇圧能力制御回路３３とを具備する。
【選択図】図４

Description

この発明は、半導体記憶装置に関し、例えば、ＮＡＮＤ型フラッシュメモリ等に適用されるものである。

例えば、ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置において、複数のプレーン（マルチプレーン）で構成されているものがある。この構成の場合、選択されるプレーン数により、昇圧回路から見える負荷容量が変わってくる。この場合、昇圧回路の能力を、最大プレーンの負荷容量がある時間までに昇圧できるように合わせると、単プレーンの負荷容量を昇圧するには過剰となり、昇圧回路の回路面積も大きくなってしまう。

一方、昇圧回路の能力を、単プレーン（シングルプレーン）の負荷容量がある時間までに昇圧できるように合わせると、複数プレーンを選択したときの負荷容量を昇圧するには、能力不足となり、昇圧時間を延ばす必要がある。

上記のように、従来の半導体記憶装置は、昇圧時間の低減化および微細化に対して不利であるという傾向がある。

特開２００６−１８５５３０号公報

この発明は、昇圧時間の低減化および微細化に対して有利な半導体記憶装置を提供する。

この発明の一態様に係る半導体記憶装置は、複数のメモリセルをそれぞれ有するＮ個（Ｎは２以上の整数）のプレーンを備えるメモリセルアレイと、第１基準電圧および前記第１基準電圧よりも高い第２基準電圧を発生させる基準電圧生成回路と、前記基準電圧生成回路から与えられる前記第１または第２基準電圧を昇圧した昇圧電圧を前記プレーンに供給する昇圧回路と、（Ｎ−１）個以下の前記プレーンを選択する場合は前記第１基準電圧を前記昇圧回路に与え、Ｎ個の前記プレーンを選択する場合は前記第２基準電圧を前記昇圧回路に与える昇圧能力制御回路とを具備する。

この発明によれば、微細化および昇圧時間の低減化に対して有利な半導体記憶装置が得られる。

この発明の第１の実施形態に係る半導体記憶装置の全体構成例を示すブロック図。 第１の実施形態に係る半導体記憶装置のブロック（Ｂｌｏｃｋ）を示す等価回路図。 第１の実施形態に係る半導体記憶装置のＲＯＭセル回路を示すブロック図。 第１の実施形態に係る半導体記憶装置の電源電圧発生回路を示すブロック図。 第１の実施形態に係る半導体記憶装置の選択回路を説明するための等価回路図。 第１の実施形態に係る半導体記憶装置の基準電圧生成回路を示す等価回路図。 第１の実施形態に係る半導体記憶装置の昇圧回路を示すブロック図。 第１の実施形態に係る半導体記憶装置のＶＰＰポンプを示す等価回路図。 第１の実施形態に係る半導体記憶装置の昇圧動作の制御コマンドシーケンスを示す図。 第１の実施形態に係る昇圧回路の電圧初期値および周期依存性を示す特性図。 第１の実施形態に係る半導体記憶装置（１プレーン選択時）の昇圧時間を示す図。 比較例に係る半導体記憶装置（４プレーン選択時）の昇圧時間を示す図。 第１の実施形態に係る半導体記憶装置（４プレーン選択時）の昇圧時間を示す図。 第２の実施形態に係る半導体記憶装置の電源電圧発生回路を示すブロック図。 第３の実施形態に係る半導体記憶装置の電源電圧発生回路を示すブロック図。 比較例に係る半導体記憶装置の電源電圧発生回路を示すブロック図。 比較例に係る半導体記憶装置の昇圧回路を示すブロック図。

以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。

［第１の実施形態］
図１乃至図１３を用いて、この発明の第１の実施形態に係る半導体記憶装置およびその昇圧動作を説明する。

＜１．構成例＞
１−１．全体構成例
図１を用い、第１の実施形態に係る半導体記憶装置の全体構成例について説明する。

図示するように、第１の実施形態に係る半導体集積回路装置は、メモリセルアレイ１１、ビット線制御回路１２、カラムデコーダ１３、データ入出力バッファ１４、データ入出力端子１５、ワード線制御回路１６、制御回路１７、制御信号入力端子１８、電源電圧発生回路１９、およびクロック発生回路２０を備える。

メモリセルアレイ１１は、複数のプレーン（Plane）を備える。本例の場合、メモリセルアレイ１１は、４つのプレーン（Plane<0>, Plane<1>, Plane<2>, Plane<3>）を備える４つの複数プレーン構成である。プレーンのそれぞれは、ワード線とビット線との交差位置にマトリクス状に配置される複数のメモリセル（図示せず）を有する複数のブロック（Block 0 〜 Block n）を備える。メモリセルアレイ１１には、ワード線を制御するワード線制御回路１６、ビット線を制御するビット制御回路１２、制御回路１７、および電源電圧発生回路１９が電気的に接続される。

ビット線制御回路１２は、ビット線を介してメモリセルアレイ１１中のメモリセルのデータを読み出し、ビット線を介してメモリセルアレイ１１中のメモリセルの状態を検出する。また、ビット線制御回路１２は、ビット線を介してメモリセルアレイ１１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。ビット線制御回路１２には、カラムデコーダ１３、データ入出力バッファ１４、制御回路１７が電気的に接続されている。

ビット線制御回路１２内にはセンスアンプ（Ｓ／Ａ）やデータ記憶回路等（図示せず）が設けられ、このデータ記憶回路は、カラムデコーダ１３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ１４を介してデータ入出力端子１５から外部へ出力される。データ入出力端子１５は、例えば、ＮＡＮＤ型フラッシュメモリ外部のホスト機器等に接続される。

ホスト機器は、例えば、マイクロコンピュータ等であって、データ入出力端子１５から出力されたデータを受ける。さらに、ホスト機器は、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＯＭ、アドレスＡＤＤ、及びデータＤＴをデータ入出力端子１５に出力する。ホスト機器からデータ入出力端子１５に入力された書き込みデータＤＴは、データ入出力バッファ１４を介して、カラムデコーダ１３によって選択された上記データ記憶回路（図示せず）に供給される。一方、コマンドＣＯＭ及びアドレスＡＤＤは、制御回路１７に供給される。

ワード線制御回路１６は、メモリセルアレイ１１中のワード線を選択し、選択されたワード線に電源電圧発生回路１９から与えられる読み出し、書き込みあるいは消去に必要な電圧を印加する。

制御回路１７は、上記メモリセルアレイ１１、ビット線制御回路１２、カラムデコーダ１３、データ入出力バッファ１４、ワード線制御回路１６、および電源電圧発生回路１９に電気的に接続される。制御回路１７は、接続された上記構成回路を制御する。制御回路１７は、制御信号入力端子１８に接続され、外部のホスト機器から制御信号入力端子１８を介して入力されるＡＬＥ（アドレス・ラッチ・イネーブル）信号等の制御信号によって制御される。また、制御回路１７は、電源電圧発生回路１９に後述する制御信号を出力し、電源電圧発生回路１９を制御する。

電源電圧発生回路１９は、制御回路１７の制御に従い、書き込み、読み出し、消去等の各動作において、メモリセルアレイ１１、ワード線制御回路１６等に必要な電源電圧を与える。詳細については、後述する。

クロック発生回路２０は、本例の場合、少なくとも２つの第１，第２クロック発生回路２０−１、２０−２を備える。第１，第２クロックＣＬＫＡ，ＣＬＫＢは電源電圧発生回路１９に供給され、第２クロックＣＬＫＢは制御回路１７に供給され、それぞれ必要な動作の際に用いられる。

上記のように、第２クロック発生回路２０−２が発生する第２クロックＣＬＫＢは、電源電圧発生回路１９および制御回路１７により共有するように構成されている。すなわち、電源電圧発生回路１９に供給される第２クロックＣＬＫＢとして、従来から制御回路１７に供給されていたクロックを流用する。そのため、第２クロックＣＬＫＢを発生させるための新たなクロック発生回路を配置する必要がない点で、製造コストの低減に対して有利である。尚、制御回路１７に供給されるクロックとは別に、新たなクロック発生回路を設けても良い。

ここで、上記ワード線制御回路１６、ビット線制御回路１２、カラムデコーダ１３、制御回路１７、電源電圧発生回路１９は、書き込み回路、読み出し回路、および消去回路を構成している。

１−２．ブロックの構成例
次に、図２を用い、第１の実施形態に係るブロック（Ｂｌｏｃｋ）の構成例について説明する。ここでは、１つのブロックＢＬＯＣＫを例に挙げて説明する。また、このブロックＢＬＯＣＫ中のメモリセルトランジスタＭＴは、一括して消去される。即ち、ブロックは消去単位である。

図示するように、ブロックＢＬＯＣＫは、ワード線方向（ＷＬ方向）に配置された複数のメモリセル列（メモリセルユニット）ＭＵから構成される。メモリセル列ＭＵは、電流経路が直列接続される６４個のメモリセルトランジスタＭＴおよび２個のダミーセルＤＭＴからなるＮＡＮＤストリングと、ＮＡＮＤストリングの一端に接続される選択ランジスタＳ１と、ＮＡＮＤストリングの他端に接続される選択トランジスタＳ２とから構成される。尚、本例では、ＮＡＮＤストリングは、６４個のメモリセルＭＴから構成されるが、２つ以上のメモリセルから構成されていればよく、特に、この個数に限定されるというものではない。

選択トランジスタＳ２の電流経路の他端はビット線ＢＬに接続され、選択トランジスタＳ１の電流経路の他端はソース線ＳＬに接続される。

ワード線ＷＬ０〜ＷＬ６３およびダミーワード線ＤＷＬは、ＷＬ方向に延び、ＷＬ方向の複数のメモリセルトランジスタＭＴおよびダミーセルＤＭＴに共通に接続される。セレクトゲート線ＳＧＤは、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ２に共通に接続される。セレクトゲート線ＳＧＳも、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ１に共通に接続される。

ワード線ＷＬ０〜ＷＬ６３ごとに、ページ（Ｐａｇｅ）と称する単位を構成する。例えば、図中の破線で囲って示すように、ワード線ＷＬ０には、１ページ（Ｐａｇｅ０）が割り当てられている。このページごとに読み出し動作、書き込み動作が行われるため、ページは読み出し単位であり、書き込み単位である。尚、１つのメモリセルに複数ビットのデータを保持可能な多値メモリセルの場合は、１つのワード線に複数ページが割り当てられる。

メモリセルＭＴは、ビット線ＢＬとワード線ＷＬとの交差位置にそれぞれ設けられ、半導体基板上に順次、トンネル絶縁膜、電荷蓄積層としての浮遊電極ＦＧ、ゲート間絶縁膜、及び制御電極ＣＧが設けられた積層構造である。メモリセルＭＴの電流経路であるソース／ドレインは、隣接するメモリセルＭＴのソース／ドレインに直列接続されている。電流経路の一端は選択トランジスタＳ２を介してビット線ＢＬに接続され、電流経路の他端は選択トランジスタＳ１を介してソース線ＳＬに接続される。また、メモリセルＭＴのそれぞれは、積層構造の側壁上に沿って設けられたスペーサ、及び上記積層構造を挟むように半導体基板（Ｓｉ基板（Ｓｉ−ｓｕｂ）またはＰウェル）中に設けられたソース／ドレインを備えている。

選択トランジスタＳ１、Ｓ２は、ゲート絶縁膜、ゲート間絶縁膜、ゲート電極を備えている。選択トランジスタＳ１、Ｓ２のゲート間絶縁膜は、その中央が分離され、その上下層が電気的に接続するように設けられている。選択トランジスタＳ１、Ｓ２は、同様に、ゲート電極の側壁上に沿って設けられたスペーサ、及びゲート電極を挟むように半導体基板中に設けられたソース／ドレインを備えている。

１−２−１．ＲＯＭセル回路
次に、図３を用い、第１の実施形態に係るＲＯＭセル回路の構成例について説明する。
図示するように、ＲＯＭセル回路は、後述する昇圧動作のために用いられる信号Ｂを、例えば、パワーオン時等に、ＲＯＭセル（ＭＴ）から読出し、ラッチ回路ＤＥＦにラッチし、電源電圧発生回路１９へ供給するためのものである。ＲＯＭセル回路は、ＲＯＭセル（ＭＴ）、センスアンプＳ／Ａ、およびラッチ回路ＤＥＦにより構成される。
ＲＯＭセルは、上記ブロックと同様の構成であるＲＯＭ fuse Ｂｌｏｃｋに配置される、メモリセルトランジスタ（ＭＴ）である。ＲＯＭセルには、例えば、ＮＡＮＤ型フラッシュメモリに必要な管理データ等が不揮発に記憶されており、これがデータオン時に読み出される。
センスアンプＳ／Ａは、ビット線制御回路１２に配置され、ＲＯＭセル（ＭＴ）に記憶された管理データ等を読み出す。
ラッチ回路ＤＥＦは、制御回路１７に配置され、センスアンプＳ／Ａから読み出されたデータ、またはＲＯＭセル（ＭＴ）に書込むデータを一時的に記憶する。ラッチ回路ＤＥＦは、リセット信号ＲＳＴが入力されるまで、供給されるクロックＣＬＫのタイミングで信号Ｂを出力する。
尚、本例のように、信号Ｂは、ＲＯＭセルに記憶されるロムデータであるため、必要に応じて、信号Ｂの値を書き換えることにより、昇圧条件を変更することが可能である。例えば、テストモード時において、複数プレーンを同時に選択して駆動する場合に、信号Ｂの値を書き換えることが可能である。さらに、信号Ｂの記憶は、本例のＲＯＭセル（ＭＴ）に限らず、例えば、ヒューズ等であっても良い。

１−３．電源電圧発生回路の構成例
次に、図４を用い、第１の実施形態に係る電源電圧発生回路１９の構成例について説明する。尚、本例では、４個のプレーン（Plane<0>, Plane<1>, Plane<2>, Plane<3>）を備えるメモリセルアレイ１１を一例に挙げるが、これに限られず、Ｎ個（Ｎは２以上の整数）のプレーンを備えるメモリセルアレイであれば同様に適用できる。また、４個のプレーンのそれぞれには、ブロックを選択するためのブロックデコーダ（Block decoder <0>, Block decoder <1>, Block decoder <2>, Block decoder <3>）が配置される。

図示するように、電源電圧発生回路１９は、基準電圧生成回路３１，昇圧回路３２，昇圧能力制御回路３３を備える。

基準電圧生成回路３１は、第１基準電圧（ＶＩ０）および第１基準電圧よりも高い第２基準電圧（ＶＩ１）を発生させる。発生された上記第１，第２基準電圧は、昇圧能力制御回路３３の制御により、基準電圧PMPDRREFとして、昇圧回路３２に与えられる。
昇圧回路３２は、基準電圧生成回路３１から与えられる上記第１または第２基準電圧（ＶＩ０，ＶＩ１）としての基準電圧PMPDRREFを昇圧した昇圧電圧（VPPOUT,VREADOUT,VRDOUT等）を各プレーンに供給する。換言すると、昇圧回路３２は、与えられた基準電圧PMPDRREFを用い、メモリセルアレイ１１の所動作に対応する所定の電圧（VPPOUT,VREADOUT,VRDOUT等）を出力する。

本例では、昇圧回路３２は、１個のプレーンの負荷容量に対応して、１個のプレーンに供給される上記電圧を所定の時間内に昇圧させるように構成される。尚、昇圧回路３２は、Ｎ個（Ｎは２以上の整数）のプレーンを備えるメモリセルアレイの場合、プレーン数（Ｎ個）より少ない、（Ｎ−１）個以下のプレーンに供給される電圧を所定の時間内に昇圧させるように構成されていても良い。昇圧回路３２には、ＶＰＰポンプ回路、ＶＲＥＡＤポンプ回路、ＶＲＤポンプ回路等が配置される。

昇圧能力制御回路３３
昇圧能力制御回路３３は、（Ｎ−１）個以下のプレーンを選択する場合は基準電圧生成回路３１が第１基準電圧（ＶＩ０）を昇圧回路３２に与え、Ｎ個のプレーンを選択する場合は基準電圧生成回路３１が第２基準電圧（ＶＩ１）を昇圧回路３２に与えるように、基準電圧制御部３３−１を制御する。本例では、１個のプレーンを選択して駆動する場合は第１基準電圧（ＶＩ０）が昇圧回路３２に与えられ、４個のプレーンを選択して駆動する場合は第２基準電圧（ＶＩ１）が昇圧回路３２に与えられる。

さらに、昇圧能力制御回路３３は、（Ｎ−１）個以下のプレーンを選択する場合は第１クロック生成回路２０−１が生成する第１クロックＣＬＫＡを昇圧回路３２に入力し、Ｎ個のプレーンを選択する場合は第２クロック生成回路２０−２が生成する第２クロックＣＬＫＢを昇圧回路３２に入力するように、周期制御部３３−２を制御する。本例では、１個のプレーンを選択して駆動する場合は第１クロックＣＬＫＡが昇圧回路３２に与えられ、４個のプレーンを選択して駆動する場合は第２クロックＣＬＫＢが昇圧回路３２に与えられる。詳細については、後述する。
昇圧能力制御回路３３は、基準電圧制御部３３−１、周期制御部３３−２を備える。
基準電圧制御部３３−１は、選択プレーン数に合わせ、基準電圧生成回路３１が生成する基準電圧を制御するように構成される。例えば、後述する昇圧動作の際、１プレーン選択から４プレーン選択に切り替わると、基準電圧制御部３３−１は、４プレーンに合わせ、基準電圧生成回路３１が生成する基準電圧を、上昇させるように制御する。基準電圧制御部３３−１は、本例の場合、制御回路１７より入力されるコマンドにより成立する信号Ａと上記ＲＯＭデータにより成立する信号Ｂとが入力され、制御信号Ｃを出力するＯＲ回路により構成される。制御信号Ｃは、基準電圧生成回路３１、および周期制御部３３−２に与えられる。
周期制御部３３−２は、昇圧動作の際、選択プレーン数に合わせ、昇圧回路３２に与えるクロック（基準周期クロック（第１クロック）ＣＬＫＡ，短周期クロック（第２クロック）ＣＬＫＢ）を切り替えて、前記昇圧回路３２の周期を制御するように構成される。上記構成により、プレーンの選択数に応じて昇圧回路３２の昇圧能力を制御することができる。例えば、後述する昇圧動作の際、１プレーン選択から４プレーン選択に切り替わると、周期制御部３３−２は、クロック生成回路２０から入力されるクロックを、短周期のクロックＣＬＫＢに切り替えて（基準周期クロックＣＬＫＡ→短周期クロックＣＬＫＢ）、昇圧回路３２に短周期のクロックを入力させる。

周期制御部３３−２は、本例の場合、２つの選択回路ＳＡ，ＳＢにより構成される。選択回路ＳＡ，ＳＢには、クロックＣＬＫＡ，ＣＬＫＢがそれぞれ入力される。制御信号Ｃが”Ｌ”レベルの際（例えば、１プレーン選択の際）には選択回路ＳＡによりクロックＣＬＫＡが出力され、制御信号Ｃが”Ｈ”レベルの際（例えば、４プレーン選択の際）には選択回路ＳＢによりクロックＣＬＫＢに切り替わって出力される。
上記構成により、昇圧能力制御回路３３は、後述する昇圧動作の際、少なくとも、基準電圧生成回路３１が生成する前記基準電圧を切り替えて制御しプレーンの選択数に応じて昇圧能力を制御する。加えて、昇圧能力制御回路３３は、前記クロック生成回路から入力されるクロックを切り替えて（ＣＬＫＡ→ＣＬＫＢ）、昇圧回路３２の周期を更に制御することにより、プレーンの選択数に応じて昇圧能力を制御する。詳細については、後述する。

尚、本例では、信号Ａと信号Ｂとのいずれか一方が“Ｈ”レベルであれば制御信号Ｃが“Ｈ”レベルになるが、基準電圧制御部３３−１に与えられる信号Ａ，信号Ｂは、両方が必須ではなく、信号Ａ，信号Ｂいずれか１つでも良い。例えば、信号Ａを用いて制御信号Ｃとしても良いし、信号Ｂを用いて制御信号Ｃとしても良い。

選択回路（ＳＡ）
次に、図５を用い、周期制御部３３−２中の、選択回路の構成例について説明する。本例では、第１クロック生成回路２０−１に対応して第１選択回路ＳＡが備えられており、また、第２クロック生成回路２０−２に対応して第２選択回路ＳＢが設けられている。ここでは、第１選択回路ＳＡを一例に挙げる。
図示するように、第１選択回路ＳＡは、トランジスタＰ１１、Ｐ１２、Ｎ１１、Ｎ１２により構成される。

Ｐ型トランジスタＰ１１の電流経路の一端には内部電源電圧ＶＤＤが与えられ、制御端子にはクロックＣＬＫＡが与えられる。Ｐ型トランジスタＰ１２の電流経路の一端はトランジスタＰ１１の電流経路の他端に接続され、電流経路の他端は出力（PMPCLK）に接続され、制御端子には制御信号Ｃが与えられる。
Ｎ型トランジスタＮ１１の電流経路の一端は出力（PMPCLK）に接続され、制御端子には制御信号Ｃの反転信号〜Ｃが与えられる。Ｎ型トランジスタＮ１２の電流経路の一端はトランジスタＮ１１の電流経路の他端に接続され、他端には接地電源電圧ＧＮＤが与えられ、制御端子にはクロックＣＬＫＡが与えられる。

第２選択回路ＳＢの構成は、制御信号Ｃと反転信号〜Ｃとの関係が逆である以外は、第１選択回路ＳＡの構成と同様である。すなわち、第１選択回路ＳＡと第２選択回路ＳＢとは排他制御されており、第１選択回路ＳＡが活性化されている場合は第２選択回路ＳＢが非活性化され、第２選択回路ＳＢが活性化されている場合は第１選択回路ＳＡが非活性化される。

１−３−１．基準電圧生成回路
次に、図６を用い、第１の実施形態に係る基準電圧生成回路３１の構成例について説明する。
図示するように、基準電圧生成回路３１は、アンプＡｍｐ、キャパシタＣ２１、インバータＩＮ２１、抵抗素子Ｒ２１〜２３等、トランジスタＰ２１〜Ｄ２２、および微調整用トランジスタ群により構成される。

アンプＡｍｐには、参照電圧Ｖrefおよび抵抗素子Ｒ２３の他端に対応する電圧が入力され、これらの差分に対応する増幅された電圧が出力される。
Ｐ型トランジスタＰ２１の電流経路の一端には内部電源電圧ＶＤＤが与え、他端は出力に接続され、制御端子にはアンプＡｍｐの出力が与えられる。抵抗素子Ｒ２１の一端は、出力に接続され、他端は接地電源電圧ＧＮＤに接続される。

キャパシタＣ２１の一端は出力（PMDREF）に接続され、他端は接地電源電圧ＧＮＤに接続される。キャパシタＣ２１は、本例では、電流経路の一端および他端が接続されたトランジスタが用いられている。

インバータＩＮ２１は、昇圧能力制御回路３３より与えられる制御信号Ｃを反転して出力する。昇圧動作の際、例えば、１プレーン選択から４プレーン選択に切り替わると、インバータＩＮ２１に与えられるこの制御信号Ｃが切り替わることにより、Ｄ型トランジスタＤ２２を非導通とさせ、昇圧回路３２へ与える基準電圧PMPDRREFが高くなるように、切り替える。

Ｄ型トランジスタＤ２１の電流経路の一端には内部電源電圧ＶＤＤが与えられ、他端は抵抗素子Ｒ２２の一端に接続され、制御端子は出力に接続される。Ｄ型トランジスタＤ２２の電流経路の一端および他端は、抵抗素子Ｒ２２の一端および他端に接続され、制御端子はインバータＩＮ２１の出力に接続される。抵抗素子Ｒ２２の他端は抵抗素子２３の一端に接続される。

抵抗素子Ｒ２３と接地電源電圧ＧＮＤとの間に並列に、微調整用トランジスタＮ２１〜Ｎ２４を介して抵抗素子Ｒ＜１＞〜Ｒ＜４＞が配置される。微調整用トランジスタＮ２１〜Ｎ２４の電流経路の一端は抵抗素子Ｒ＜１＞〜Ｒ＜４＞の他端にそれぞれ接続され、他端は接地電源電圧ＧＮＤにそれぞれ接続され、制御端子にはトリム信号Trim＜１＞〜Trim＜４＞がそれぞれ与えられる。このトリム信号Trim＜１＞〜Trim＜４＞が選択されることにより、微調整用トランジスタＮ２１〜Ｎ２４の電流経路の導通／非導通が選択され、基準電圧生成回路３１の出力電圧PMPDRREFを更に調整することができる。

１−３−２．昇圧回路
次に、図７を用い、第１の実施形態に係る昇圧回路３２の構成例について説明する。
図示するように、昇圧回路３２は、基準電圧生成回路３１から与えられる基準電圧PMPDRREFにより駆動する、ＶＰＰ昇圧回路３２−１，ＶＲＥＡＤ昇圧回路３２−２，ＶＲＤ昇圧回路３２−３を備える。
ここで、ＶＰＰ昇圧回路３２−１の出力電圧VPPOUTは、メモリセルのデータ書き込み時のワード線に与えるための電圧である。ＶＲＥＡＤ昇圧回路３２−２の出力電圧VREADOUTは、メモリセルのデータ読み出し時にワード線に与えるための電圧である。ＶＲＤ昇圧回路３２−３の出力電圧VRDOUTは、ワード線制御回路１６に配置されるロウデコーダを駆動させるための電源として用いられる電圧である。さらに、本例に限らず、使用用途に応じて様々のそれぞれ異なったその他の電圧を生成するポンプ回路を配置することも可能である。

ＶＰＰ昇圧回路３２−１は、２つのＶＰＰポンプＰＰ１，ＰＰ２、および検知回路ＤＴＰを備える。ＶＰＰポンプＰＰ１，ＰＰ２は、検知回路ＤＴＰからの制御信号CLKEN_VPPに応じて、周期制御部３３−２から入力される周期に従った出力電圧ＶＰＰＯＵＴを、プレーンに与える。出力電圧ＶＰＰＯＵＴは、選択プレーン信号ＰＢ＜０＞〜ＰＢ＜３＞に対応するプレーン選択トランジスタにＴｒＢ＜０＞〜ＴｒＢ＜３＞により選択され、各プレーンに分かれて与えられる。選択プレーン信号ＰＢ＜０＞〜ＰＢ＜３＞はアドレスＡＤＤにより定められる。

ＶＲＥＡＤ昇圧回路３２−２は、１つのＶＲＥＡＤポンプＰＲ１、および検知回路ＤＴＲを備える。ＶＲＥＡＤポンプＰＲ１は、検知回路ＤＴＲからの制御信号CLKEN_VREADに応じて、周期制御部３３−２から入力される周期に従った出力電圧ＶＲＥＡＤＯＵＴを、プレーンに与える。出力電圧ＶＲＥＡＤＯＵＴは、同様に、選択プレーン信号ＰＢ＜０＞〜ＰＢ＜３＞に対応するプレーン選択トランジスタにＴｒＢ＜０＞〜ＴｒＢ＜３＞により選択され、各プレーンに分かれて与えられる。選択プレーン信号ＰＢ＜０＞〜ＰＢ＜３＞はアドレスＡＤＤにより定められる。

ＶＲＤ昇圧回路３２−３は、１つのＶＲＤポンプＤＰ１、および検知回路ＤＴＤを備える。ＶＲＤポンプＤＰ１は、検知回路ＤＴＤからの制御信号CLKEN_VRDに応じて、周期制御部３３−２から入力される周期に従った出力電圧ＶＲＤＯＵＴを、プレーンに与える。出力電圧ＶＲＤＯＵＴは、選択プレーン信号ＰＢ＜０＞〜ＰＢ＜３＞に対応するプレーン選択トランジスタにＴｒＢ＜０＞〜ＴｒＢ＜３＞により選択され、各プレーンに分かれて与えられる。選択プレーン信号ＰＢ＜０＞〜ＰＢ＜３＞はアドレスＡＤＤにより定められる。

１−３−３．ＶＰＰポンプ
次に、図８を用い、第１の実施形態に係る上記図７中のＶＰＰポンプＰＰ１の構成例について説明する。
図示するように、ＶＰＰポンプＰＰ１は、信号発生部４０−１、昇圧電圧発生部４０−２を備える。

信号発生部４０−１は、ＮＡＮＤ回路（ＮＡＮＤ３１）とインバータＩＮ３１とにより構成される。ＮＡＮＤ回路（ＮＡＮＤ３１）の入力には、検知回路ＤＴＰからの制御信号CLKEN_VPPおよび周期制御部３３−２からの出力信号PMPCLKが入力され、信号PMPCLKBを出力する。インバータＩＮ３１は、入力されたＮＡＮＤ回路（ＮＡＮＤ３１）の出力信号PMPCLKBを反転した信号PMPCLKSを出力する。上記信号PMPCLKB、信号PMPCLKSは、昇圧電圧発生部４０−２のキャパシタＣ３１〜Ｃ３６の一端に与えられる。

昇圧電圧発生部４０−２は、電源電圧と出力との間に、直列に接続される一対のトランジスタＤ３１〜Ｉ３６群およびキャパシタＣ３１〜Ｃ３６群により構成される。
Ｄ型トランジスタＤ３１の電流経路の一端には電源電圧が与えられ、制御端子には基準電圧生成回路３１より基準電圧PMPDRREFが与えられる。キャパシタＣ３１〜Ｃ３３の一端は、Ｉ型トランジスタＩ３１〜Ｉ３３の電流経路の一端および制御端子が接続される。キャパシタＣ３１、Ｃ３３の他端には信号PMPCLKSが与えられ、キャパシタＣ３２の他端には信号PMPCLKBが与えられる。Ｉ型トランジスタＩ３３の電流経路の他端は、出力端子に接続される。
Ｄ型トランジスタＤ３２の電流経路の一端には電源電圧が与えられ、制御端子には基準電圧生成回路３１より基準電圧PMPDRREFが与えられる。キャパシタＣ３４〜Ｃ３６の一端は、Ｉ型トランジスタＩ３４〜Ｉ３６の電流経路の一端および制御端子が接続される。キャパシタＣ３４、Ｃ３６の他端には信号PMPCLKBが与えられ、キャパシタＣ３５の他端には信号PMPCLKSが与えられる。Ｉ型トランジスタＩ３６の電流経路の他端は、出力端子に接続される。
＜２．昇圧動作（データ書込み時のワード線の昇圧）＞
次に、図９および図１０用い、第１の実施形態に係る半導体記憶装置の昇圧動作について説明する。ここでは、テストモード時において、１プレーン（Plane <0>）選択動作から４プレーン（Plane <0>〜Plane <4>）選択動作へ切り替わる、データ書込み時のワード線の昇圧（ＶＰＰＯＵＴ）の動作を一例に挙げる。テストモード時は、複数プレーン（マルチプレーン）を同時に選択して駆動する方が、１プレーン（シングルプレーン）のみを選択して駆動するよりもテスト時間を短縮することができる。

尚、複数プレーンを同時に選択して駆動したいという要求はテストモード時に限られない。例えば、ＮＡＮＤ型フラッシュメモリの製品によっては、１プレーンのみを選択して書き込み、読み出し、消去等を行う動作に加えて、複数プレーンを同時に選択して書き込み、読み出し、消去等を行う動作（マルチページプログラム／マルチページリード／マルチブロックイレーズ）等をサポートする必要がある。このような場合においても、本例を同様に適用することが可能である。
図９に示す制御シーケンスは、ＮＡＮＤ型フラッシュメモリに準拠したＮＡＮＤインターフェイスに対応する制御シーケンスである。
図示するように、本例に係る昇圧コマンドデータ（信号Ａ）は、例えば、（ａ）コマンド及びアドレス入力等の通常のコマンドシーケンス制御の後に入力される。図９に示す制御シーケンスは、例えば、複数プレーンを同時に選択してデータを読み出す、読み出し動作（マルチプレーン動作）の場合について示している。

（ａ）コマンド及びアドレス入力では、まず、開始コマンドＣＯＭ１がＩ／Ｏピンから取り込まれる。続いて、コマンドラッチイネーブル信号ＣＬＥが”Low”状態、チップイネーブル信号／ＣＥが”Low”状態、アドレス・ラッチ・イネーブル信号ＡＬＥが”High”状態で、ライトイネーブル信号／ＷＥが”Low”状態から”High”状態となるタイミングで、Ｉ／ＯピンからアドレスＡＤＤ１〜ＡＤＤ４が取り込まれる。続いて、終了コマンドＣＯＭ２がＩ／Ｏピンから取り込まれる。続いて、終了コマンドＣＯＭ２がＩ／Ｏピンから取り込まれ、（ａ）コマンド及びアドレス入力を終了する。
続いて、（ｂ）昇圧コマンド入力では、コマンドラッチイネーブル信号ＣＬＥが”High”状態、チップイネーブル信号／ＣＥが”Low”状態、アドレス・ラッチ・イネーブル信号ＡＬＥが”Low”状態で、ライトイネーブル信号／ＷＥが”Low”状態から”High”状態となるタイミングで、Ｉ／Ｏピンから昇圧コマンドデータ（信号Ａ）が取り込まれる。以上（ａ）、（ｂ）により、複数プレーンに対する読み出し動作が、通常（１プレーン選択時）よりも昇圧回路３２の能力を向上させた状態で行われる。
上記コマンドにより成立した信号Ａ（“Ｈ”）は、制御回路１７から基準電圧制御部３３−１中のＯＲ回路に入力される。基準電圧制御部３３−１は、信号Ａ（“Ｈ”）に対応して切り替わった信号Ｃを、基準電圧生成回路３１および周期制御部３３−２に出力する。

基準電圧生成回路３１に入力される信号Ｃのレベルが切り替わると、基準電圧生成回路３１は、生成する基準電圧PMDRREFを、シングルプレーンからマルチプレーン（本例では、４プレーン）に対応するように高くなるように切り替えるように、昇圧回路３２を制御する。

より具体的には、基準電圧生成回路３１中のインバータＩＮ２１は、信号Ｃが切り替わることにより、Ｄ型トランジスタＤ２２を非導通とさせ、昇圧回路３２へ与える基準電圧PMPDRREFが高くなるように、切り替えて出力する。そのため、昇圧回路３２の昇圧能力を向上することができる。但し、昇圧回路３２の電源は、PMPDRREFより高くないと、この効果は見込めない点に留意すべきである。

加えて、周期制御部３３−２に入力される信号Ｃのレベルが切り替わると、クロック生成回路２０から入力されるクロックを、基準周期クロックＣＬＫＡから短周期クロックＣＬＫＢに切替えて昇圧回路３２に出力する。より具体的には、信号Ｃが、例えば、”Ｌ”レベルから”Ｈ”レベルに切り替わると、周期制御部３３−２は、選択回路ＳＢによるクロックＣＬＫＢを、昇圧回路３２に切り替えて出力する。このように、昇圧回路３２には、短周期のクロックＣＬＫＢが入力されるため、昇圧回路３２の昇圧能力を向上することができる。

尚、図９に示したコマンドシーケンスは、テストモード時に限らず、マルチページプログラム等の複数プレーンを同時に選択して駆動するマルチプレーン動作においても同様に適用することが可能である。そのため、信号Ａを、外部からコマンド入力として与えることで、出荷後であっても、電源電圧発生回路１９を制御できる点で有利である。また、信号Ａを外部からコマンド入力として与えることなく、マルチプレーン動作が必要なコマンドが外部から入力された時点で、制御回路１７が内部的に信号Ａを成立させることとしても良い。これにより、ユーザは電源電圧発生回路１９を制御する必要がなく利便性が向上する。

上記の結果、本例の場合では、昇圧回路３２の昇圧周期Ｔ（ｎｓ）と出力電流Ｉｐｐ（μＡ）との関係から見た電圧初期値および周期の依存性は、例えば、図１０のように示される。
図示するように、昇圧回路３２に供給される基準電圧が上昇され（第１基準電圧ＶＩ０→第２基準電圧ＶＩ１）、さらに周期が短く制御される（第１クロックＣＬＫＡ→第２クロックＣＬＫＢ）ことで、昇圧回路３２の出力電流が増大されていることが明らかである。
このように、第１の実施形態に係る構成およびその昇圧動作によれば、シングルプレーンからマルチプレーン（例えば、４プレーン）を選択して、電源電圧発生回路１９中の昇圧回路３２から見える容量が増大した場合であっても、昇圧回路３２の能力を向上することによって、シングルプレーン動作時と同様の時間で、所定の電圧まで昇圧することができる点で有利である。

加えて、本例に係る構成およびその昇圧動作によれば、昇圧回路３２の昇圧能力を向上できるため、ポンプ回路の数を低減することができる。換言すると、昇圧回路３２は、上記のように、Ｎ個（Ｎは２以上の整数）のプレーンを備えるメモリセルアレイの場合、プレーン数（Ｎ個）より少ない、（Ｎ−１）個のプレーンの電圧を昇圧させるように構成される。より具体的には、後述する比較例において説明するように、昇圧回路３２におけるＶＰＰポンプ，ＶＲＥＡＤポンプ，ＶＲＤポンプの数をそれぞれ低減することができる。例えば、本例の場合、後述する比較例と比べ、ＶＰＰポンプ，ＶＲＥＡＤポンプ，ＶＲＤポンプの数を、それぞれ半分程度（ＶＰＰポンプ：４個→２個，ＶＲＥＡＤポンプ：２個→１個，ＶＲＤポンプ：２個→１個）と低減することができる。この結果、チップサイズを低減でき、微細化に対して有利である。

＜３．作用効果＞
第１の実施形態に係る半導体記憶装置およびその動作によれば、少なくとも下記（１）乃至（２）の効果が得られる。

（１）メモリセルアレイ１１が複数プレーン構成であっても、電源電圧発生回路１９の昇圧時間の低減化および微細化に対して有利である。
上記のように、本例に係る半導体記憶装置が具備する昇圧能力制御回路３３は、（Ｎ−１）個以下のプレーンを選択する場合は第１基準電圧（ＶＩ０）を昇圧回路３２に与え、Ｎ個のプレーンを選択する場合は第２基準電圧（ＶＩ１）を昇圧回路３２に与える。そのため、プレーンの選択数に応じて昇圧回路３２の昇圧能力をより向上させることができる。

加えて、昇圧能力制御回路３３は、（Ｎ−１）個以下のプレーンを選択する場合は第１クロック（ＣＬＫＡ）を昇圧回路３２に入力し、Ｎ個のプレーンを選択する場合は第２クロック（ＣＬＫＢ）を昇圧回路３２に入力する。そのため、昇圧回路３２の周期をより短周期に更に制御することにより、プレーンの選択数に応じて昇圧回路３２を短周期に制御し、昇圧回路３２の昇圧能力を更に向上することができる。例えば、昇圧能力制御回路３３は、シングルプレーン選択からマルチプレーン選択に切り替わるような場合に、上記のような制御を行う。

上記図１０に示したように、昇圧回路３２に供給される基準電圧が上昇され（第１基準電圧ＶＩ０→第２基準電圧ＶＩ１）、さらに周期が短く制御されることで、昇圧回路３２の出力電流が増大されていることが明らかである。このように、第１の実施形態に係る構成およびその昇圧動作によれば、シングルプレーンからマルチプレーン（例えば、４プレーン）を選択して、電源電圧発生回路１９中の昇圧回路３２から見える容量が増大した場合であっても、昇圧回路３２の能力を向上することによって、シングルプレーン動作時と同様の時間で、所定の電圧まで昇圧することができる点で有利である。

より具体的に、図１１乃至図１３を用い、シングルプレーン動作時と同様の時間で、所定の電圧まで昇圧することができる点について説明する。
図１１は、第１の実施形態での、１プレーン選択（＠１Plane）での昇圧時間と昇圧電圧との関係を示している。図示するように、所定の出力電圧ＶＰＰＯＵＴとなるまで、時間ΔＴ１程度［μｓ］必要である。
図１２は、後述する比較例での、４プレーン選択（＠４Plane）での昇圧時間と昇圧電圧との関係を示している。図示するように、所定の出力電圧ＶＰＰＯＵＴとなるまで、上記時間ΔＴ１よりも大きい時間ΔＴ２程度［μｓ］必要である（ΔＴ１＜ΔＴ２）。
図１３は、第１の実施形態での、４プレーン選択（＠４Plane）での昇圧時間と昇圧電圧との関係を示している。図示するように、４プレーン選択であっても、所定の出力電圧ＶＰＰＯＵＴとなるまで、時間ΔＴ１と同様の時間ΔＴ３程度［μｓ］で昇圧することができ、昇圧時間が低減されていることが分かる（ΔＴ３（＝ΔＴ１）＜ΔＴ２）。
このように、本例に係る構成および動作によれば、シングルプレーン動作時と同様の時間で所定の電圧まで昇圧することができ、昇圧時間を低減できる点で有利である。そのため、例えば、テスト時間を短縮できる点で有効である。

加えて、本例に係る構成およびその昇圧動作によれば、昇圧回路３２の昇圧能力を向上できるため、ポンプ回路の数を低減することができる。換言すると、昇圧回路３２は、上記のように、Ｎ個（Ｎは２以上の整数）のプレーンを備えるメモリセルアレイの場合、プレーン数（Ｎ個）より少ない、少なくとも（Ｎ−１）個のプレーンの電圧を昇圧させるように構成できる。より具体的には、図７に示す昇圧回路３２のＶＰＰポンプ，ＶＲＥＡＤポンプ，ＶＲＤポンプの数をそれぞれ低減することができる。例えば、本例の場合、後述する比較例と比べ、ＶＰＰポンプ，ＶＲＥＡＤポンプ，ＶＲＤポンプの数を、半分程度（ＶＰＰポンプ：４個→２個，ＶＲＥＡＤポンプ：２個→１個，ＶＲＤポンプ：２個→１個）とすることができる。この結果、チップサイズを低減でき、微細化に対して有利である。

以上のように、本第１の実施形態に係る半導体記憶装置の構成およびその昇圧動作によれば、メモリセルアレイ１１が複数プレーン構成であっても、電源電圧発生回路１９の昇圧時間の低減化および微細化に対して有利である。

（２）必要に応じて、昇圧条件を設定することができる。
上記のように、昇圧能力制御回路３３に入力される信号Ａ，信号Ｂは、例えば、テストモード時に限らず、マルチページプログラム等の複数プレーンを選択して駆動する通常動作時等においても、信号Ａ，信号Ｂを変更することにより、昇圧回路３２の周期および電源を変更できる。そのため、使用プレーンの状態の必要に応じて、昇圧条件を設定できる点で有利である。

例えば、昇圧条件の設定は、通常のコマンドシーケンス後に、昇圧コマンド（信号Ａ）を入力するか否かにより、自由に行うことができる。また、例えば、昇圧条件の設定は、メモリセルアレイ１１中のＲＯＭセル（ＭＴ）が記憶するデータを書き換えて信号Ｂを変更することにより、自由に行うことができる。

また、本例に係る構成を適用することで、シングルプレーン動作時においてはマルチプレーン動作時の負荷容量に対応した過剰な昇圧能力は不要となるため、昇圧回路３２のピーク電流の削減効果も期待でき、消費電力の低減に対して有利である。さらに、上記（１）に説明したように、ＶＰＰポンプ，ＶＲＥＡＤポンプ，ＶＲＤポンプの数を低減できるため、製造コストの低減に対してもメリットがあると言える。

［第２の実施形態（更に複数のクロック発生回路を備える一例）］
次に、図１４を用いて、第２の実施形態に係る半導体記憶装置について説明する。この実施形態は、更に複数のクロック発生回路を備える一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

＜構成例＞
図示するように、第２の実施形態では、クロック生成回路２０が更に複数の短周期の第３クロック生成回路２０−３及び第４クロック生成回路２０−４を備え、昇圧能力制御回路３３においてクロック選択信号生成回路３３−３を更に備え、周期制御回路部３３−２が更に第３選択回路ＳＣ及び第４選択回路ＳＤを備える点で、上記第１の実施形態と相違する。

第３選択回路ＳＣ及び第４選択回路ＳＤには、第１クロックＣＬＫＡよりも順次短く第２クロックＣＬＫＢよりも長い周期の複数のクロック（第３クロックＣＬＫＣ及び第４クロックＣＬＫＤ）がそれぞれ入力される。本例では、４個のプレーンが備えられているため、第１及び第２の選択回路ＳＡ，ＳＢに加えて、２個の選択回路が追加されている。Ｎ個のプレーンが備えられている場合は、（Ｎ−２）個の選択回路が追加される。すなわち、第１選択回路ＳＡ、第２選択回路ＳＢ、及び（Ｎ−２）個の追加選択回路からなる合計Ｎ個の選択回路がＮ個のプレーンに対応して設けられる。
クロック生成回路２０は、更に複数の短周期の第３クロック生成回路２０−３、第４クロック生成回路２０−４を備える。第３クロック生成回路２０−３は第３クロックＣＬＫＣを発生させる。第４クロック生成回路２０−４は第４クロックＣＬＫＤを発生させる。発生する周期の関係は、基準周期Ａ（第１クロックＣＬＫＡ）＞短周期Ｄ（第４クロックＣＬＫＤ）＞短周期Ｃ（第３クロックＣＬＫＣ）＞短周期Ｂ（第２クロックＣＬＫＢ）、である。

クロック選択信号生成回路３３−３には、信号Ｃおよびプレーン選択信号ＰＢ＜３：０＞が入力され、選択プレーン数に応じた信号ＣＢ，ＣＣ，ＣＤを、周期制御部３３−２に出力する。例えば、クロック選択信号生成回路３３−３は、２プレーン選択時に信号ＣＤによって第４選択回路ＳＤが活性化され、３プレーン選択時に信号ＣＣによって第３選択回路ＳＣが活性化され、４プレーン選択時に信号ＣＢによって第２選択回路ＳＢが活性化されるように制御する。すなわち、選択プレーン数に応じていずれか１つの選択回路が活性化され、それ以外の選択回路が非活性化される。

周期制御回路部３３−２は、入力される信号Ｃ，ＣＢ，ＣＣ，ＣＤに応じて、昇圧回路３２に与える周期PMPCLKを切り替えて出力する。例えば、２プレーン選択の場合、昇圧回路３２に与える周期を、基準周期Ａから短周期Ｄに切り替えて出力する。同様に、３プレーン選択の場合、昇圧回路３２に与える周期を、基準周期Ａから短周期Ｃに切り替えて出力する。同様に、４プレーン選択の場合、昇圧回路３２に与える周期を、基準周期Ａから短周期Ｂに切り替えて出力する。

その他の構成および昇圧動作については、上記第１の実施形態と実質的に同様であるため、その詳細な説明を省略する。

＜作用効果＞
上記のように、第２の実施形態に係る半導体記憶装置およびその昇圧動作によれば、少なくとも上記（１）乃至（２）と同様の効果が得られる。さらに、本例によれば、下記（３）の効果を得ることができる。
（３）昇圧回路３２の周期をより細かく制御でき、選択プレーン数に合わせたより細かい制御を行うことができる。
上記のように、第２の実施形態に係る周期制御回路部３３−２は、入力される信号Ｃ，ＣＢ，ＣＣ，ＣＤに応じて、昇圧回路３２に与える周期PMPCLKを切り替えて出力する。例えば、２プレーン選択の場合、昇圧回路３２に与える周期を、基準周期Ａから短周期Ｄに切り替えて出力する。同様に、３プレーン選択の場合、昇圧回路３２に与える周期を、基準周期Ａから短周期Ｃに切り替えて出力する。同様に、４プレーン選択の場合、昇圧回路３２に与える周期を、基準周期Ａから短周期Ｂに切り替えて出力する。

そのため、プレーン選択信号ＰＢ＜３：０＞の信号を受けて、クロックの周期を変更することにより、昇圧回路３２の周期をより細かく制御でき、選択プレーン数に合わせたより細かい制御を行うことができる点で有利である。

［第３の実施形態（外部パッドからクロックを選択する一例）］
次に、図１５を用いて、第３の実施形態に係る半導体記憶装置について説明する。この実施形態は、例えばテストモード時において外部パッドから与えられるクロックを選択する一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

＜構成例＞
図示するように、第３の実施形態に係る半導体記憶装置では、周期制御部３３−２がトランジスタＮ４１、Ｎ４２を備える点で、上記第１の実施形態と相違する。トランジスタＮ４１、Ｎ４２は、選択回路ＳＢの入力を、クロック発生回路２０−２から入力される第２クロックＣＬＫＢかまたは外部ＰＡＤから入力される外部クロックかのいずれか一方に切り替えるスイッチング素子として働く。
トランジスタＮ４１の電流経路の一端は選択回路ＳＢの入力に接続され、電流経路の他端には第２クロックＣＬＫＢが入力され、制御端子には、制御信号Ｄの反転信号〜Ｄが入力される。

トランジスタＮ４２の電流経路の一端は選択回路ＳＢの入力に接続され、電流経路の他端には外部ＰＡＤが電気的に接続され、制御端子には、制御信号Ｄが入力される。尚、上記制御信号Ｄ、〜Ｄは、例えば、図示しない制御回路１７等から生成され、与えられる。

制御回路１７から入力される信号Ｄのレベルが切り替わると、トランジスタＮ４１がオフとされ、トランジスタＮ４２がオンとされる。制御信号Ｃが“Ｈ”である場合に、選択回路ＳＢは、昇圧回路３２に与える周期PMPCLKを、第２クロックＣＬＫＢから、外部ＰＡＤから与えられ上記第１クロックＣＬＫＡ及び第２クロックＣＬＫＢとは周期の異なる外部クロック（クロックＣＬＫＰ１及びクロックＣＬＫＰ２）に切り替えて選択的に出力する。

外部ＰＡＤは、例えばテストモード用に設けられた専用ＰＡＤであって、外部テスタ機器等と電気的に接続される。外部ＰＡＤから与えるクロックは１種類であっても良いし、２種類以上であっても良い。本例では、２種類の外部クロック（クロックＣＬＫＰ１及びクロックＣＬＫＰ２）が外部ＰＡＤに入力される場合を示している。

このように本例では、外部から所定周期のクロックを昇圧回路３２に与えることができる。例えば、外部ＰＡＤから昇圧回路３２にクロックＣＬＫＰ１（周期Ｃ）、またはＣＬＫＰ２（周期Ｄ）を与えることができる。発生する周期の関係は、本例では、基準周期Ａ＞短周期Ｂ＞短周期Ｃ＞短周期Ｄ、であるとする。尚、外部ＰＡＤから入力する周期の関係はこれに限定されず、例えばテストモード時の評価において必要とされる様々な周期のクロックを入力することが可能である。

上記構成によれば、周期制御部３３−２は、入力される信号Ｄのレベルが切り替わると、トランジスタＮ４１をオフ、トランジスタＮ４１をオンとし、昇圧回路３２に与える周期PMPCLKを、第２クロックＣＬＫＢから、外部ＰＡＤから与えられる外部クロック（ＣＬＫＰ１，ＣＬＫＰ２）に切り替えて出力する。

そのため、信号Ｄを受けて、クロックの周期を、外部ＰＡＤから与えられる任意の周期の外部クロックに変更することにより、昇圧回路３２の周期をより細かく制御でき、選択プレーン数に合わせたより細かい制御を行うことができる点で有利である。これにより、例えばテストモード時において複数プレーンを同時に選択することが可能となり、テスト時間の短縮を図ることができる。

＜作用効果＞
上記のように、第３の実施形態に係る半導体記憶装置およびその昇圧動作によれば、少なくとも上記（１）乃至（３）と同様の効果が得られる。
さらに、本例によれば、必要に応じて、クロック生成回路２０−２のクロックの使用を停止し、外部ＰＡＤから任意の周期の外部クロックを印加できる点で有利である。

［比較例］
次に、図１６および図１７を用い、上記第１乃至第３の実施形態に係る半導体記憶装置と比較するために、比較例に係る半導体記憶装置について説明する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

＜構成例＞
図１６に示すように、比較例に係る電源電圧発生回路１１９では、上記第１乃至第３の実施形態に係る昇圧能力制御回路３３を具備していない点で、上記実施形態と相違する。そのため、昇圧回路に入力される周期PMPCLKおよび基準電圧PMPDRREFを、選択プレーン数に応じて切り替えて制御することができない構成である。

そのため、比較例に係る昇圧回路は、図１７のように示される。
図示するように、ＶＰＰ昇圧回路１３２−１は、４つのＶＰＰポンプＰＰ１，ＰＰ２，ＰＰ３，ＰＰ４、検知回路を備える。ＶＲＥＡＤ昇圧回路１３２−２は、２つのＶＲＥＡＤポンプＲＰ１、ＲＰ２、検知回路を備える。ＶＲＤ昇圧回路１３２−３は、２つのＶＲＤポンプＤＰ１、ＤＰ２、検知回路を備える。
図中の破線で囲って示すように、比較例に係る昇圧回路１３２におけるＶＰＰポンプ，ＶＲＥＡＤポンプ，ＶＲＤポンプの数がそれぞれ増大していることが分かる。例えば、比較例の場合、上記実施形態と比べ、ＶＰＰポンプ，ＶＲＥＡＤポンプ，ＶＲＤポンプの数が倍程度（ＶＰＰポンプ：２個→４個，ＶＲＥＡＤポンプ：１個→２個，ＶＲＤポンプ：１個→２個）に増大していることが明らかである。このように、比較例では、チップサイズが増大し、微細化に対して不利である。

以上、第１乃至第３の実施形態および比較例を用いて本発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

１１…メモリセルアレイ、１９…電源電圧発生回路、２０…クロック発生回路、３１…基準電圧生成回路、３２…昇圧回路、３３…昇圧能力制御回路、３３−１…基準電圧制御部、３３−２…周期制御部。

Claims (10)

1. 複数のメモリセルをそれぞれ有するＮ個（Ｎは２以上の整数）のプレーンを備えるメモリセルアレイと、
   第１基準電圧および前記第１基準電圧よりも高い第２基準電圧を発生させる基準電圧生成回路と、
   前記基準電圧生成回路から与えられる前記第１または第２基準電圧を昇圧した昇圧電圧を前記プレーンに供給する昇圧回路と、
   （Ｎ−１）個以下の前記プレーンを選択する場合は前記第１基準電圧を前記昇圧回路に与え、Ｎ個の前記プレーンを選択する場合は前記第２基準電圧を前記昇圧回路に与える昇圧能力制御回路と、を具備すること
   を特徴とする半導体記憶装置。
2. 第１クロックおよび前記第１クロックよりも周期の短い第２クロックを発生させるクロック生成回路を更に具備し、
   前記昇圧能力制御回路は、（Ｎ−１）個以下の前記プレーンを選択する場合は前記第１クロックを前記昇圧回路に入力し、Ｎ個の前記プレーンを選択する場合は前記第２クロックを前記昇圧回路に入力すること
   を特徴とする請求項１に記載の半導体記憶装置。
3. 前記半導体記憶装置は、１個のプレーンを選択して駆動するシングルプレーン動作およびＮ個のプレーンを選択して駆動するマルチプレーン動作を実行することが可能であり、
   前記昇圧能力制御回路は、
   前記シングルプレーン動作を実行する場合に前記基準電圧生成回路が前記第１基準電圧を発生させ、前記マルチプレーン動作を実行する場合に前記基準電圧生成回路が前記第２基準電圧を発生させるように制御する基準電圧制御部と、
   前記シングルプレーン動作を実行する場合に前記第１クロックを前記昇圧回路に入力させ、前記マルチプレーン動作を実行する場合に前記第２クロックを前記昇圧回路に入力させるように制御する周期制御部と、を備えること
   を特徴とする請求項１または２に記載の半導体記憶装置。
4. 前記基準電圧制御部は、前記メモリセルアレイ中のＲＯＭセルから与えられるＲＯＭセルデータとコマンドデータとが入力され、制御信号を出力するＯＲ回路を有し、
   前記周期制御部は、前記第１クロックが入力される第１選択回路と、前記第２クロックが入力される第２選択回路とを有し、
   前記第１及び第２選択回路は、前記制御信号に応じて、前記第１及び第２クロックのいずれか一方を選択的に出力すること
   を特徴とする請求項３に記載の半導体記憶装置。
5. 前記昇圧能力制御回路は、前記制御信号を受けて、複数のクロック選択信号を生成するクロック選択信号生成回路を更に備え、
   前記クロック生成回路は、前記第１クロックよりも順次短く前記第２クロックよりも長い周期の（Ｎ−２）個のクロックを更に発生させ、
   前記周期制御部は、前記（Ｎ−２）個のクロックがそれぞれ入力される（Ｎ−２）個の選択回路を更に有し、
   前記第１、第２選択回路、及び前記（Ｎ−２）個の選択回路は、前記制御信号及び前記クロック選択信号に応じて、前記第１、第２、及び前記（Ｎ−２）個のクロックのいずれか１つを選択的に出力すること
   を特徴とする請求項４に記載の半導体記憶装置。
6. 前記基準電圧制御部は、前記メモリセルアレイ中のＲＯＭセルから与えられるＲＯＭセルデータとコマンドデータとが入力され、制御信号を出力するＯＲ回路を有し、
   前記周期制御部は、前記第１クロックが入力される第１選択回路と、前記第２クロックまたは外部から与えられ、前記第１及び第２クロックとは周期の異なる第３クロックが入力される第２選択回路とを有し、
   前記第２選択回路は、前記制御信号に応じて、前記第２及び第３クロックのいずれか一方を選択的に出力すること
   を特徴とする請求項３に記載の半導体記憶装置。
7. 前記昇圧回路は、
   前記メモリセルアレイのデータ書込みのための電圧を発生させる少なくとも１つのＶＰＰポンプ回路と、
   前記メモリセルアレイのデータ読出しのための電圧を発生させる少なくとも１つのＶＲＥＡＤポンプ回路と、
   前記メモリセルアレイのデコーダを駆動させるための電源電圧を発生させる少なくとも１つのＶＲＤポンプ回路と、を有すること
   を特徴とする請求項１乃至６のいずれか１項に記載の半導体記憶装置。
8. 前記昇圧能力制御回路は、前記メモリセルアレイのデータ書込みを行う際に、前記プレーンの選択数が異なる場合であっても、共通の昇圧時間で、前記データ書込みのための電圧を発生するように、前記ＶＰＰポンプ回路を制御すること
   を特徴とする請求項７に記載の半導体記憶装置。
9. 前記昇圧能力制御回路は、前記メモリセルアレイのデータ読み出しを行う際に、前記プレーンの選択数が異なる場合であっても、共通の昇圧時間で、前記データ読み出しのための電圧を発生するように、前記ＶＲＥＡＤポンプ回路を制御すること
   を特徴とする請求項７に記載の半導体記憶装置。
10. 前記昇圧能力制御回路は、前記メモリセルアレイのデコーダを駆動させる際に、前記プレーンの選択数が異なる場合であっても、共通の昇圧時間で、前記デコーダを駆動させるための電源電圧を発生するように、前記ＶＲＤポンプ回路を制御すること
    を特徴とする請求項７に記載の半導体記憶装置。

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