JP2008004196A - 半導体メモリ装置 - Google Patents

Abstract

【課題】低コストで大容量の半導体メモリ装置を実現する。
【解決手段】メモリカードは、メモリチップ１００と、複数のメモリチップ２００と、これらメモリチップを制御するメモリコントローラとから構成される。メモリチップ１００は、メモリセルアレイ３、デコーダ４及びセンスアンプ５から構成されるＮＡＮＤフラッシュメモリと、周辺回路６と、チャージポンプ部７と、ボンディングパッド領域２−１及び２−２から構成される。ボンディングパッド領域２−１にはチャージポンプ部７の出力電圧を外部に出力する端子パッド２２が設けられ、メモリチップ２００はメモリチップ１００からの出力電圧を入力して動作する。メモリチップ２００は電源回路を備える必要が無いため面積を削減することが可能である。このため、メモリカードの実装密度が向上し、低価格が実現できる。
【選択図】図１

Description

本発明は、複数のメモリチップから構成される大規模な半導体メモリ装置に関する。

近年、デジタルカメラや携帯オーディオ再生装置あるいは携帯電話等に代表される携帯用途の電子機器においては不揮発性のメモリが使われているが、機能の高度化に伴い、大容量で且つ低価格のメモリに対する要求が高まっている。

メモリの大容量化の要求に対しては、複数のメモリチップを基板に実装したメモリカードが知られている。このメモリカードには、メモリの信頼性を向上させるためのＥＣＣ（Error Correction Code）回路や、複数のメモリチップを制御するコントロール回路及びインターフェース回路を有するメモリコントローラチップも実装されている。

図１７は、従来用いられている大容量不揮発性メモリ（例えばＮＡＮＤフラッシュメモリ）のメモリチップの構成を示す構成図である。図１７において、メモリチップ１はチップ外との信号のやり取りを行うためのボンディングパッド領域２−１及び２−２、メモリセルアレイ３、デコーダ４、センスアンプ５、メモリセルアレイ３内のメモリセルに対する書き込み、消去、読み出し等を制御する周辺回路６、メモリセルへの書き込み、消去及び読み出しに必要な高電圧を低電圧の外部電源からメモリチップ１内で作り出すチャージポンプ部（電源回路）７から構成される。

ここで、周辺回路６は、メモリセルへの書き込み、消去及び読み出しのための複雑な制御を行うために回路規模が大きくなり、おおよそメモリチップ１の全体面積の１０％を占める。

また、チャージポンプ部７はメモリセルへの書き込み、消去及び読み出しを行うのに必要な複数の電圧を発生させ、且つ書き込み時に複雑な電圧制御（階段状のステップ電圧印加の処理、書き込み→ベリファイ→書き込み→ベリファイの一連の処理、あるいは過消去後の弱書き込み等の処理）を行うために回路規模が大きくなり、面積はおおよそメモリチップ１の全体面積の１０％を占める。

図１８は、図１７のメモリチップ１を複数個使用したメモリカードシステムの構成を示す構成図である。符号１−１、１−２、…、１−ｎは図１に示した構成のメモリチップであり、これらのメモリチップを制御するのがメモリコントローラ８である。符号９はメモリチップ１−１〜１−ｎとメモリコントローラ８とを接続するバス線である。

図１９は図１８に示したメモリカードシステムを２枚の基板に実装したメモリカードシステム装置を示す図である。基板１０−１にはメモリコントローラ８とメモリチップ１−１〜１−５が実装されている（図１９のａ）。また、基板１０−２にはメモリチップ１−６〜１−１１が実装されている（図１９のｂ）。

図１９のメモリカードシステム装置は、基板１０−１と基板１０−２とが重ねられて一つのメモリカードとして使用される（図１９のｃ）。すなわち、このメモリカードシステム装置では、コントローラチップ１個にメモリチップ１１個を使用することで大容量のメモリカードを実現している。例えば、１つのメモリチップの容量が４Ｇｂｉｔとすると、図１９のメモリカードシステム装置は５．５Ｇｂｙｔｅの大容量となる。

携帯向け等の小規模なメモリカードシステムに対しては、例えば特許文献１において実装密度を向上させる方法が開示されている。特許文献１によれば、不揮発性メモリ（例えばＮＡＮＤ型フラッシュメモリ）、ランダムリードができる揮発性ＳＲＡＭ及びこれらを制御する制御回路チップ（ＥＣＣ回路、メモリコントローラ回路、インターフェース回路を内蔵する）の３チップで構成されるメモリカードシステムにおいて、揮発性のＳＲＡＭと制御回路チップをひとつにまとめて１チップ化することでチップ数を２チップに減らし、実装密度を向上させるものである。
特開２００２−２５１８８４号公報

しかし、上記従来のメモリカードシステム装置においては、基板上に実装された複数のメモリチップそれぞれにチャージポンプ部が内蔵され、それぞれのメモリチップで独立して電源を作り出していたため、メモリチップの面積を削減できず、コストが高くなる。

また、特許文献１に記載の発明は単一の不揮発性メモリチップで構成される小規模なメモリカードシステムについてのものであり、複数の不揮発性メモリチップで構成される大容量のメモリカードシステムでは面積削減の効果は十分に得られず、コストを抑えることができない。
本発明は上記事情を考慮してなされたもので、その目的は、低コストで大容量の半導体メモリ装置を実現することにある。

本発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、第一の半導体メモリチップと、一又は複数の第二の半導体メモリチップと、前記第一及び第二の半導体メモリチップを制御する制御回路とから構成される半導体メモリ装置であって、前記第一の半導体メモリチップは、第一の半導体メモリと、前記制御回路からの制御信号を入力し該第一の半導体メモリを制御する第一の周辺回路と、該第一の半導体メモリの制御に必要な制御電源を供給すると共に該制御電源を前記第二の半導体メモリチップへ出力する電源回路とを備え、前記第二の半導体メモリチップは、第二の半導体メモリと、前記制御回路からの制御信号を入力し該第二の半導体メモリを制御する第二の周辺回路とを備え、前記第二の半導体メモリチップは、前記第一の半導体メモリチップから出力された制御電源により動作することを特徴とする。

また、請求項２に記載の発明は、第一の半導体メモリチップと、一又は複数の第二の半導体メモリチップとから構成される半導体メモリ装置であって、前記第一の半導体メモリチップは、第一の半導体メモリと、前記第一及び第二の半導体メモリチップを制御する制御回路と、該制御回路からの制御信号を入力し該第一の半導体メモリを制御する第一の周辺回路と、該第一の半導体メモリの制御に必要な制御電源を供給すると共に該制御電源を前記第二の半導体メモリチップへ出力する電源回路とを備え、前記第二の半導体メモリチップは、第二の半導体メモリと、前記制御回路からの制御信号を入力し該第二の半導体メモリを制御する第二の周辺回路とを備え、前記第二の半導体メモリチップは、前記第一の半導体メモリチップから出力された制御電源により動作することを特徴とする。

また、請求項３に記載の発明は、第一の半導体メモリチップと、一又は複数の第二の半導体メモリチップと、前記第一及び第二の半導体メモリチップを制御する制御回路とから構成され、負荷容量の大きな第一の電源と負荷容量の小さな第二の電源とを必要とする半導体メモリ装置であって、前記第一の半導体メモリチップは、第一の半導体メモリと、前記制御回路からの制御信号を入力し該第一の半導体メモリを制御する第一の周辺回路と、該第一の半導体メモリの制御に必要な前記第一の電源を供給すると共に該第一の電源を前記第二の半導体メモリチップへ出力する第一の電源回路と、該第一の半導体メモリの制御に必要な前記第二の電源を供給する第二の電源回路とを備え、前記第二の半導体メモリチップは、第二の半導体メモリと、前記制御回路からの制御信号を入力し該第二の半導体メモリを制御する第二の周辺回路と、該第二の半導体メモリの制御に必要な前記第二の電源を供給する第三の電源回路を備え、前記第二の半導体メモリチップは、前記第一の半導体メモリチップから出力された第一の電源により動作することを特徴とする。

また、請求項４に記載の発明は、第一の半導体メモリチップと、一又は複数の第二の半導体メモリチップとから構成され、負荷容量の大きな第一の電源と負荷容量の小さな第二の電源とを必要とする半導体メモリ装置であって、前記第一の半導体メモリチップは、第一の半導体メモリと、前記第一及び第二の半導体メモリチップを制御する制御回路と、該制御回路からの制御信号を入力し該第一の半導体メモリを制御する第一の周辺回路と、該第一の半導体メモリの制御に必要な前記第一の電源を供給すると共に該第一の電源を前記第二の半導体メモリチップへ出力する第一の電源回路と、該第一の半導体メモリの制御に必要な前記第二の電源を供給する第二の電源回路とを備え、前記第二の半導体メモリチップは、第二の半導体メモリと、前記制御回路からの制御信号を入力し該第二の半導体メモリを制御する第二の周辺回路と、該第二の半導体メモリの制御に必要な前記第二の電源を供給する第三の電源回路を備え、前記第二の半導体メモリチップは、前記第一の半導体メモリチップから出力された第一の電源により動作することを特徴とする。

また、請求項５に記載の発明は、請求項３又は請求項４に記載の発明において、前記第三の電源回路は、前記第一の電源回路から入力した前記第一の電源を入力し前記第二の電源を供給する降圧回路であることを特徴とする。

また、請求項６に記載の発明は、請求項３から請求項５の何れか１項に記載の発明において、前記第一の電源は、前記第一及び第二の半導体メモリのデータ消去に用いる消去用電源であることを特徴とする。

本発明によれば、第一の半導体メモリチップ内の電源回路で供給される電源を第二の半導体メモリチップで使用するため、第二の半導体メモリチップは電源回路を備える必要がない。よって、第二の半導体メモリチップの面積を削減することが可能となり、コストを低減することが出来る。

また、第一の半導体メモリチップと制御回路とをワンチップとし、第一の半導体メモリチップ内の制御回路からの制御信号を第二の半導体メモリチップへ出力する形態とすることで、さらに実装密度が向上し、低価格が実現できる。

さらに、負荷容量の大きな電源のみを第一の半導体メモリチップから第二の半導体メモリチップへ出力するようにすることで、配線容量の影響を受けることなく、低コストで大容量のメモリカードを実現できる。

以下、図面を参照して本発明の実施形態について説明する。
図１は、本発明の第一の実施形態に係るメモリカードシステム装置で使用されるメモリチップの構成を示す構成図である。なお、図１において、図１７と同様のものに関しては図１７と同じ符号を付与し、説明を省略する。

図１（ａ）に示したメモリチップ１００（第一の半導体メモリチップ）は、メモリセルアレイ３、デコーダ４及びセンスアンプ５から構成されるＮＡＮＤフラッシュメモリ（第一の半導体メモリ）と、周辺回路６（第一の周辺回路）と、チャージポンプ部７（電源回路）と、ボンディングパッド領域２−１及び２−２から構成される。

メモリチップ１００には、図１７に示した従来のメモリチップ１のボンディングパッド領域２−１にチャージポンプ部７の出力電圧を外部に出力する端子パッド２２が設けられている。なお、メモリチップ１００の面積はメモリチップ１の面積と同一である。

図１（ｂ）に示したメモリチップ２００（第二の半導体メモリチップ）は、メモリセルアレイ３、デコーダ４及びセンスアンプ５から構成されるＮＡＮＤフラッシュメモリ（第二の半導体メモリ）と、周辺回路６（第二の周辺回路）と、ボンディングパッド領域２−１及び２−２から構成される。

メモリチップ２００には、図１７に示した従来のメモリチップ１のボンディングパッド領域２−１に外部からのチャージポンプ電圧を入力できる端子パッド２２が設けられている。メモリチップ２００は端子パッド２２を介してチャージポンプ電圧を入力するため、図１７のチャージポンプ部７を備えておらず、メモリチップ１の面積に比べておおよそ１０％小さくなり、チップ価格もおおよそ１０％削減できる。

図２は、図１（ａ）に示したメモリチップ１００と図１（ｂ）に示した複数のメモリチップ２００とから構成されるメモリカードシステムである。図２において、メモリチップ１００内のチャージポンプ部７からの電圧信号は高電圧バス線１１を介してメモリチップ２００−１〜２００−ｎへ供給される。メモリコントローラ８（制御回路）はメモリチップ１００、２００−１〜２００−ｎを制御する制御信号を出力する。

図３は、図２のメモリカードシステムを用いたメモリカードシステム装置（半導体メモリ装置）の基板構成を示す。図１９と同様に、図３（ａ）に示した基板２０−１と図３（ｂ）に示した基板２０−２とが重ねられて一つのメモリカードとして使用される。

図３のメモリカードシステムを構成する１１個のメモリチップのうち１０個のメモリチップメモリチップ２００−１〜２００−１０は従来のメモリチップ１と比較してコストをおおよそ１０％削減できるため、本メモリカードシステム装置では、図１９に示した従来のメモリカードシステム装置と比較して低価格なメモリカードが実現できる。

続いて、図４から図６を参照して本発明の第二の実施形態について説明する。
図４は、本発明の第二の実施形態に係るメモリカードシステム装置で使用されるメモリチップの構成を示す構成図である。なお、図４において、図１と同様のものに関しては図１と同じ符号を付与し、説明を省略する。

図４（ａ）に示したメモリチップ３００は、図１のメモリチップ１００において、メモリコントローラ１２を内蔵させ、他の複数個のメモリチップを制御する制御用端子パッド３２が設けられている。また、図４（ｂ）に示したメモリチップ４００は、メモリの動作を制御するメモリコントローラ１２からの制御信号を入力する制御用端子パッド３２が設けられている。

メモリチップ３００の面積は、メモリチップ１２を内蔵したことで図１７のメモリチップ１の面積に比べて例えば１０％大きくなるが、メモリチップ４００の面積は図１７のメモリチップ１の面積に比べておおよそ１０％小さくすることができる。

図５は、図４のメモリチップ３００と４００を用いたメモリカードシステムを示す。メモリチップ３００からチャージポンプ部７の電圧信号が高電圧バス線１１を介してメモリチップ４００−１〜４００−ｎへ供給され、また、メモリチップ３００に内蔵させるメモリコントローラからの制御信号線１３がメモリチップ４００−１〜４００−ｎへ供給される。

図６に、本発明の第二の実施形態に係るメモリカード内の基板実装構成を示す。図６（ａ）は、図３（ａ）に対応する基板３０−１を、図６（ｂ）は図３（ｂ）に相当するメモリチップ実装基板３０−２を示す。本メモリカードシステム装置では、メモリチップ３００、４００−１〜４００−１１の併せて１２チップが全てメモリチップで構成でき、実装密度が高くできる。また、メモリチップ４００は従来メモリチップより１０％面積が小さいため、さらに実装密度が向上し、また、低価格が実現できる。

続いて、図７から図１６を参照して本発明の第三の実施形態について説明する。
第三の実施形態は、第一の実施形態において特に容量の小さい電源の場合に、配線の寄生容量による影響を考慮して改良を加えたものである。

第一の実施形態において、メモリチップ１００からメモリチップ２００に全ての電源を供給する場合は、メモリチップ１００及び２００で必要とする電源の数だけ電源線が必要となる。例えば６種類の電源を使用する場合には、図７に示すように高電圧バス線１１として６つの電源線が基板上を走ることになる。

さらに、図８に示すように２枚の基板を重ね合わせて使用する形態では、２枚の基板２０−１−２０−２間にスルーホール等を用いて双方の基板上の電源線を接続する必要がある。このため、特に容量の小さい電源においては、電源線の寄生容量の増大やノイズ源となる危惧が生じる。

本発明の第三の実施形態に係るメモリカードシステム装置で使用されるメモリチップの構成は図１に示したメモリチップ１００及び２００と同様であるが、第三の実施形態においては高電圧バス線１１を介して供給される電源は容量の大きな電源のみとする。以下、詳細を説明する。

図９は、ＮＡＮＤフラッシュメモリの構造とその等価回路を示す図である。図９（ａ）にメモリセルの断面構造、図９（ｂ）にその等価回路を示す。
ＮＡＮＤフラッシュメモリのＮＡＮＤ接続されたひとつのセットは、ドレインＤ，セレクトゲートＳＧ１，ワード線ＷＬ１，ＷＬ２，ＷＬ３，〜ＷＬｎ、セレクトゲートＳＧ２，ソースＳからなる。符号７１は図示されていないP型基板に形成されたｎ−ｗｅｌｌ、符号７２はｐ−ｗｅｌｌ、符号７３はｎ−拡散層である。

図１０は、図９のＮＡＮＤセルに対して書き込み、消去、読み出しの動作を行う際の電圧条件を示す図である。ここで、チップ内で必要な各電圧は、以下の通りである。例えば、Ｖｅは消去用電圧で約ｍａｘ２０Ｖ、Ｖｐは書き込み用電圧でｍａｘ２０Ｖ，Ｖｐｍは中間電圧で、約１０Ｖ，Ｖｒは読み出し用電圧で、約５Ｖである。

書き込み時は、各セルの端子電圧は図１０の条件となる。図１０はＷＬｉのセルに書き込みを行う例である。選択されたＷＬｉにＶｐ、非選択ワード線ＷＬ１〜ＷＬ（ｉー１）、ＷＬ（ｉ＋１）〜ＷＬｎは中間電圧のＶｐｍ、セレクトゲートＳＧ１＝Ｖｃｃ、セレクトゲートＳＧ２＝０，Ｖｄは“０”データを書き込む場合は０Ｖ，書き込みを行わない場合はＶｃｃを印加する。

“０”データを書く場合は、Ｖｃｃ＝０なので選択されたセルはゲート電圧が２０Ｖ，チャネルが０Ｖとなり、セルのゲートとチャネルの間に２０Ｖの電圧が印加されるため、ファウラーノルトハイムのトンネル電流が流れ、フローティングゲートに電子が注入される。

このとき、書き込みを行わない場合はＶｄ＝Ｖｃｃとすると、セレクトゲートＳＧ１はオフ状態となるので、選択されたワード線ＷＬｉ以外のワード線はＶｐｍ＝１０Ｖとなる。よって、ゲートとチャネルとのカップリングによりチャネルが例えば８Ｖになり、選択されたＷＬｉ＝２０Ｖとチャネル電位８Ｖとの電位差１２Ｖなので、トンネル電流が流れる電圧以下となり書き込みは行われない。

消去を行う場合は、ワード線を０Ｖ，ｐ−ｗｅｌｌ（Ｖｓｕｂ）をＶｅ（２０Ｖ）とする。ゲートとｐ−ｗｅｌｌ（ｓｕｂ）との間にー２０Ｖが印加され、フローティングゲート内の電子がｐ−ｗｅｌｌ側に放出される。ここで、ＷＬｉ以外のワード線をＶｅとすると、選択的にＷＬｉのセルのみを消去できる。

実際には、メモリセルの書き込み、消去の閾値を制御するために、各電圧は比較的低い電圧から微小電圧でステップアップさせる。例えば、Ｖｐは、最初は１５Ｖから始まり、１５．２V、１５．４Ｖ、１５．６Ｖ・・・と０．２Ｖステップで昇圧させ、プログラムの閾値を制御する。他の電圧も同様であるが、ここでは最大電圧ｍａｘで説明する。

次に、この内部高電圧を発生するチャージポンプ回路を説明する。
図１１に、図１のチャージポンプ部７を構成するチャージポンプ回路の一例を示す。符号４０１は発振回路、符号４０２はチャージポンプ、符号４０３はチャージポンプ出力が所定の電圧になったことを検知するオペアンプ、Ｒ１，Ｒ２は、チャージポンプ出力の昇圧された電圧を抵抗比で設定された出力をオペアンプへ出力する抵抗である。また、出力についている容量ＣＬはこのチャージポンプ回路の付加容量である。

この回路の動作を説明する。信号ＥＮが“Ｈ”レベルとなると発振回路ＯＳＣが活性化されて動作を開始し、チャージポンプＣＰを駆動して高電圧を出力する。例えば出力電圧を２０Ｖに設定する場合には、Ｒ１：Ｒ２の比を１９：１に設定するとオペアンプＯＰには１Ｖが出力される。

このとき、オペアンプＯＰの基準電圧Ｖｒｅｆが１Ｖであれば、この１Ｖを超えたところでオペアンプ出力が反転して発振回路ＯＳＣを止め、チャージポンプを止め、昇圧電圧出力は２０Ｖで止まる。ここで出力が２０Ｖより少しでも下がると、オペアンプＯＰへの出力が１Ｖより下がるので、オペアンプ出力が反転して発振回路ＯＳＣが再び動き出し、チャージポンプが動作して出力電圧を上げ、２０Ｖに戻す。

また、このチャージポンプ回路の大きさ（必要能力）は付加容量ＣＬに依存する。すなわち、付加容量ＣＬが大きい場合にはチャージポンプ回路の規模も大きくなり、付加容量が小さい場合には、チャージポンプ回路の規模も小さくなる。

図１２は、図１１に示した構成のチャージポンプ回路を複数備えた電源システムを示す図である。消去電圧Ｖｅを発生するチャージポンプ回路５００，プログラム電圧Ｖｐを発生するチャージポンプ回路６００，中間電圧Ｖｐｍを発生するチャージポンプ回路７００，読み出し電圧Ｖｒを発生するチャージポンプ回路８００から構成される。信号ＥＮｅ、ＥＮｐ、ＥＮｐｍ、ＥＮｒはそれぞれのチャージポンプ回路を駆動する信号である。図１３にこれらのチャージポンプにより発生される各電圧の特徴を示す。

Ｖｅは消去時セルのｐ−ｗｅｌｌを高電圧に持ち上げるが、ｐ−ｗｅｌｌは１０００ｐＦを超える大容量であり、ポンプの大きさも非常に大きくなる。Ｖｐは主に選択されたワード線を２０Ｖにするためのポンプで、負荷容量は比較的小さい。Ｖｐｍは中間電圧を出すためのもので電圧が１０Ｖと低いが非選択のワード線全てを１０Ｖにするので、ポンプ能力は中程度である。Ｖｒは読み出し時の非選択ワード線を５Ｖにするポンプであり、電圧が低いので、ポンプ能力は小である。

この例では、高電圧電源は基本的な４種類を示しているが、細かいケアを行う場合はポンプの数はこの例に挙げたポンプ以外にも数個から１０個くらい必要である。第一の実施形態においては、この電源線の数本から１０本ほどの高電圧電源を図２のようにメモリ基板上を各チップに供給するが、配線距離が長くなるような場合には、配線容量等の寄生容量を考慮する必要が出てくる。

図１４は、本発明の第三の実施形態に係るメモリカードにおける電源供給を示す図である。
符号１００は図１のメインチップである。メインチップ１００から外部の従属チップ２００へはポンプ能力の大きなＶｅ電源のみが出力される。Ｖｅの能力は元々最大であり、配線容量が増加してもさほど影響は無い。

従属チップ２００では、外部入力されたＶｅ電源はスイッチ回路９００を通してチップ内へ供給される。また、このＶｅ電源はミニポンプ（本実施形態では降圧回路）Ｖｐ’９１０、Ｖｐｍ’９２０、Ｖｒ’９３０により各Ｖｐ，Ｖｐｍ，Ｖｒを出力する。このミニポンプ群は負荷容量が小さいので、面積も比較的小さく、従属チップ毎に設けてもさほど面積増にはならないので、発明の目的にも反しない。これにより、基板上の高電圧配線は複数の配線からＶｅの配線１本で可能となる。また、実施例ではＶｅのみを外部出力としたが、例えば中程度のポンプであるＶｐｍ電源も外部出力に含ませたり、他のポンプから出力される電源も外部出力にしたりと応用が可能である。

図１５は、図１４の従属チップ２００で用いられる降圧回路の例を示す図である。
パッドからメインチップで生成した高電圧Ｖｅが供給される。抵抗値Ｒ１．Ｒ２の比でＶｅを抵抗分割して基準電圧Ｖｒｅｆと比較し、出力（ＶｐｍあるいはＶｒ等）がちょうど所望の値になったときに比較回路９０１から“１”出力が出て、調整用インバータ９０２がオフし、出力が安定する。実際の動作では、インバータ９０２はＰｃｈトランジスタ、Ｎｃｈトランジスタは多少オン−オン状態で動作する。

図１６は、図１４の従属チップ２００で用いられるスイッチング回路９００の一例を示す図である。
図１６において、９０３はレベルシフタを構成している。また、９０４はスイッチを構成している。Ｖｅ電圧を内部に取り込む場合は、ＳＷが“１”となり、レベルシフタ９０３が動作しスイッチ９０４がオンしてチップ内部に高電圧Ｖｅ‘が供給される。逆に、ＳＷが“０”であると、スイッチ９０４がオフし、内部には高電圧Ｖｅが供給されない。

本発明の第三の実施形態においては、ひとつのメインとなるメモリチップにチャージポンプを置き、他の従属するチップに比較的電源付加の小さな、所謂必要能力が小さく面積をあまり必要としないチャージポンプを設けることにより、基板上を走る高電圧電源線の本数を減らすことが出来る。したがって、配線容量の影響を受けることなく、低コストで大容量のメモリカードを実現できる。

なお、ここでは図１〜図３について、一部の電源（容量の大きな電源等）のみを基板上に走らせる実施形態を示したが、メモリコントローラをメモリチップに内蔵させた図４〜図６についても同様の実施形態を実現できる。

以上、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。

本発明は、複数のメモリチップから構成される、メモリカード等の大規模な半導体メモリ装置に用いて好適である。

本発明の第一の実施形態に係るメモリカードシステム装置で使用されるメモリチップの構成を示す構成図である。 図１に示したメモリチップから構成されるメモリカードシステムを示す図である。 図２のメモリカードシステムを用いたメモリカードシステム装置の基板構成を示す図である。 本発明の第二の実施形態に係るメモリカードシステム装置で使用されるメモリチップの構成を示す構成図である。 図４に示したメモリチップから構成されるメモリカードシステムを示す図である。 本発明の第二の実施形態に係るメモリカード内の基板実装構成を示す図である。 図２のメモリカードシステムにおいて、６本の電源線を走らせた場合の図である。 図３のメモリカードシステム装置において、２枚の基板間をスルーホールで接続した場合を示す図である。 ＮＡＮＤフラッシュメモリの構造とその等価回路を示す図である。 図７のＮＡＮＤセルに対して書き込み、消去、読み出しの動作を行う際の電圧条件を示す図である。 図１のチャージポンプ部７を構成するチャージポンプ回路の一例を示す図である。 図１１に示した構成のチャージポンプ回路を複数備えた電源システムを示す図である。 図１２に示したチャージポンプ回路により発生される各電圧の特徴を示す図である。 本発明の第三の実施形態に係るメモリカードにおける電源供給を示す図である。 図１４の従属チップ２００で用いられる降圧回路の例を示す図である。 図１４の従属チップ２００で用いられるスイッチング回路９００の一例を示す図である。 従来用いられている大容量不揮発性メモリのメモリチップの構成を示す構成図である。 図１７のメモリチップ１を複数個使用したメモリカードシステムの構成を示す構成図である。 図１８に示したメモリカードシステムを２枚の基板に実装したメモリカードシステム装置を示す図である。

符号の説明

１…メモリチップ、２−１，２−２…ボンディングパッド領域、３…メモリアレイ、４…デコーダ、５…センスアンプ、６…周辺回路、７…チャージポンプ部（電源回路）、８，１２…メモリコントローラ（制御回路）、９…バス線、１１…高電圧バス線、１００，３００…第一の半導体メモリチップ、２００，４００…第二の半導体メモリチップ、５００，６００，７００，８００…チャージポンプ回路、９００…スイッチ回路、９１０，９２０，９３０…降圧回路。

Claims (6)

1. 第一の半導体メモリチップと、一又は複数の第二の半導体メモリチップと、前記第一及び第二の半導体メモリチップを制御する制御回路とから構成される半導体メモリ装置であって、
   前記第一の半導体メモリチップは、第一の半導体メモリと、前記制御回路からの制御信号を入力し該第一の半導体メモリを制御する第一の周辺回路と、該第一の半導体メモリの制御に必要な制御電源を供給すると共に該制御電源を前記第二の半導体メモリチップへ出力する電源回路とを備え、
   前記第二の半導体メモリチップは、第二の半導体メモリと、前記制御回路からの制御信号を入力し該第二の半導体メモリを制御する第二の周辺回路とを備え、
   前記第二の半導体メモリチップは、前記第一の半導体メモリチップから出力された制御電源により動作することを特徴とする半導体メモリ装置。
2. 第一の半導体メモリチップと、一又は複数の第二の半導体メモリチップとから構成される半導体メモリ装置であって、
   前記第一の半導体メモリチップは、第一の半導体メモリと、前記第一及び第二の半導体メモリチップを制御する制御回路と、該制御回路からの制御信号を入力し該第一の半導体メモリを制御する第一の周辺回路と、該第一の半導体メモリの制御に必要な制御電源を供給すると共に該制御電源を前記第二の半導体メモリチップへ出力する電源回路とを備え、
   前記第二の半導体メモリチップは、第二の半導体メモリと、前記制御回路からの制御信号を入力し該第二の半導体メモリを制御する第二の周辺回路とを備え、
   前記第二の半導体メモリチップは、前記第一の半導体メモリチップから出力された制御電源により動作することを特徴とする半導体メモリ装置。
3. 第一の半導体メモリチップと、一又は複数の第二の半導体メモリチップと、前記第一及び第二の半導体メモリチップを制御する制御回路とから構成され、負荷容量の大きな第一の電源と負荷容量の小さな第二の電源とを必要とする半導体メモリ装置であって、
   前記第一の半導体メモリチップは、第一の半導体メモリと、前記制御回路からの制御信号を入力し該第一の半導体メモリを制御する第一の周辺回路と、該第一の半導体メモリの制御に必要な前記第一の電源を供給すると共に該第一の電源を前記第二の半導体メモリチップへ出力する第一の電源回路と、該第一の半導体メモリの制御に必要な前記第二の電源を供給する第二の電源回路とを備え、
   前記第二の半導体メモリチップは、第二の半導体メモリと、前記制御回路からの制御信号を入力し該第二の半導体メモリを制御する第二の周辺回路と、該第二の半導体メモリの制御に必要な前記第二の電源を供給する第三の電源回路を備え、
   前記第二の半導体メモリチップは、前記第一の半導体メモリチップから出力された第一の電源により動作することを特徴とする半導体メモリ装置。
4. 第一の半導体メモリチップと、一又は複数の第二の半導体メモリチップとから構成され、負荷容量の大きな第一の電源と負荷容量の小さな第二の電源とを必要とする半導体メモリ装置であって、
   前記第一の半導体メモリチップは、第一の半導体メモリと、前記第一及び第二の半導体メモリチップを制御する制御回路と、該制御回路からの制御信号を入力し該第一の半導体メモリを制御する第一の周辺回路と、該第一の半導体メモリの制御に必要な前記第一の電源を供給すると共に該第一の電源を前記第二の半導体メモリチップへ出力する第一の電源回路と、該第一の半導体メモリの制御に必要な前記第二の電源を供給する第二の電源回路とを備え、
   前記第二の半導体メモリチップは、第二の半導体メモリと、前記制御回路からの制御信号を入力し該第二の半導体メモリを制御する第二の周辺回路と、該第二の半導体メモリの制御に必要な前記第二の電源を供給する第三の電源回路を備え、
   前記第二の半導体メモリチップは、前記第一の半導体メモリチップから出力された第一の電源により動作することを特徴とする半導体メモリ装置。
5. 前記第三の電源回路は、前記第一の電源回路から入力した前記第一の電源を入力し前記第二の電源を供給する降圧回路であることを特徴とする請求項３又は請求項4に記載の半導体メモリ装置。
6. 前記第一の電源は、前記第一及び第二の半導体メモリのデータ消去に用いる消去用電源であることを特徴とする請求項３から請求項５の何れか１項に記載の半導体メモリ装置。

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