JP4901204B2

JP4901204B2 - 半導体集積回路装置

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Description

この発明は、半導体集積回路装置に係わり、特に、電気的に書き換えが可能な不揮発性半導体メモリを有した半導体集積回路装置に関する。

ＮＡＮＤ型フラッシュメモリ等に使用される電荷転送型センスアンプにおいて、電荷を転送するトランジスタのゲートを制御する電圧を、ビット線クランプ電圧と呼ぶ。

ビット線クランプ電圧は、読み出し時、ビット線をプリチャージする電位に設定され、プリチャージ終了後のセンス動作においてはビット線からセンスアンプへ電荷を転送する電位に設定される。

ビット線クランプ電圧は、ビット線クランプ電圧生成回路によって生成される。この生成回路には、イントリンシック型トランジスタを含むオペレーショナルアンプ（以下オペアンプという）が使用される。イントリンシック型トランジスタは、しきい値電圧が０Ｖ付近の低しきい値トランジスタである。低しきい値トランジスタを含むオペアンプを、ビット線クランプ電圧生成回路に使用する理由は、センスアンプの“１”、“０”判定のための電位Ｖsen（約０．３５Ｖ）と同等の低い電位を生成する必要があるためである。

しかしながら、イントリンシック型トランジスタは、製造工程で生ずるしきい値のばらつきが大きい。このため、トランジスタの温度依存性も考慮すると、オペアンプの動作可能な電圧範囲が制限されることになる。回路全体としても、オペアンプの電圧範囲が制限されるため、動作可能な電圧範囲を充分に得ることは難くなる。

例えば、低温ではトランジスタのしきい値は高くなる。さらに、しきい値のばらつきが高めに振れてしまうと、しきい値が、オペアンプの入力電圧Ｖclampref、例えば、０．３５Ｖを超えてしまうことがある。このような状態となると、オペアンプは動作しない。

反対に、しきい値のばらつきが低めに振れてしまうと、オペアンプのトランジスタは、Ｖgs−Ｖth＜Ｖdsの関係が満たせず、飽和領域動作をしなくなる。上記同様、オペアンプは動作しない。

このように、ビット線クランプ電圧生成回路は、イントリンシック型トランジスタを含むオペアンプを使用するため、動作電圧マージンが狭い、という事情がある。

この発明は、動作電圧マージンが広いビット線クランプ電圧生成回路を備えた半導体集積回路装置を提供する。

実施形態に係る半導体集積回路装置は、ビット線と、センスアンプと、前記ビット線と前記センスアンプとの間に設けられた電荷転送トランジスタと、前記電荷転送トランジスタのゲートに与えるビット線クランプ電圧を生成するビット線クランプ電圧生成回路と、を備え、前記ビット線クランプ電圧生成回路は、入力段、及び出力段を有するカレントミラー回路と、前記カレントミラー回路の入力段と第１基準電位との間に設けられた抵抗分割回路と、前記抵抗分割回路の出力と前記カレントミラー回路の出力段との間に設けられた電位設定回路と、前記カレントミラー回路の入力段の電位と参照電位とを比較して前記カレントミラー回路を制御し、イントリンシック型トランジスタ以外のトランジスタを用いて構成されるオペレーショナルアンプと、を含み、前記ビット線クランプ電圧を、前記カレントミラー回路の出力段から取得し、前記電位設定回路は、第１の抵抗、及び前記第１の抵抗に直列に接続された第１のトランジスタを含む第１の回路と、第２の抵抗、及び前記第２の抵抗に直列に接続された第２のトランジスタを含む第２の回路と、を備え、前記第１のトランジスタは、読み出し動作時において前記ビット線を充電するときにオン状態にされ、それによって前記第１の抵抗に第１の電圧降下が引き起こされ、前記抵抗分割回路の出力ノードの電位に前記第１の電圧降下が加えられ、前記第２のトランジスタは、メモリセルからデータが読み出された後に、前記センスアンプに前記データに対応する電荷が転送されるときにオン状態にされ、それによって、前記第２の抵抗に前記第１の電圧降下とは異なる第２の電圧降下が引き起こされ、前記抵抗分割回路の出力ノードの電位に前記第２の電圧降下が加えられる。

この発明によれば、動作電圧マージンが広いビット線クランプ電圧生成回路を備えた半導体集積回路装置を提供できる。

以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

（第１実施形態）
図１は、この発明の第１実施形態に係る半導体集積回路装置の一例を示すブロック図である。第１実施形態は、半導体集積回路装置の一例とし、ＮＡＮＤ型フラッシュメモリを示すが、この発明はＮＡＮＤ型フラッシュメモリ以外のメモリにも適用することができる。

メモリセルアレイ１には、不揮発性半導体メモリセルがマトリクス状に配置される。不揮発性半導体メモリセルの一例は、フラッシュメモリセルである。

カラム制御回路２は、メモリセルアレイ１のビット線を制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行う。カラム制御回路２は、メモリセルアレイ１に隣接して設けられる。

ロウ制御回路３は、メモリセルアレイ１のワード線を選択し、消去、書き込み、及び読み出しに必要な電位を印加する。

ソース線制御回路４は、メモリセルアレイ１のソース線を制御する。

Ｐウェル制御回路５は、メモリセルアレイ１が形成されるＰ型セルウェルの電位を制御する。

データ入出力バッファ６は、カラム制御回路２にＩＯ線対ＩＯ、ＩＯｎを介して電気的に接続され、外部のホスト（図示せず）に外部Ｉ／Ｏ線を介して電気的に接続される。データ入出力バッファ６には、例えば、入出力バッファ回路が配置される。データ入出力バッファ６は、書き込みデータの受け取り、読み出しデータの出力、及びアドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ６は、受け取った書き込みデータをＩＯ線対ＩＯ、ＩＯｎを介してカラム制御回路２に送り、また、カラム制御回路２から読み出したデータをＩＯ線対ＩＯ、ＩＯｎを介して受け取る。さらに、メモリセルアレイ１のアドレスを選択するために外部から入力されたアドレスデータを、カラム制御回路２やロウ制御回路３に、ステートマシン８を介して送る。また、外部ホストからのコマンドデータを、コマンドインターフェイス７に送る。

コマンドインターフェイス７は、外部制御信号線を介して外部ホストからの制御信号を受け、データ入出力バッファ６に入力されたデータが書き込みデータなのか、あるいはコマンドデータなのか、あるいはアドレスデータなのかを判断し、コマンドデータであれば、コマンドデータとしてステートマシン８に転送する。

ステートマシン８は、フラッシュメモリ全体の管理を行う。外部ホストからのコマンドデータを受け、読み出し、書き込み、消去、及びデータの入出力管理を行う。

図２は、図１に示すメモリセルアレイ１の一例を示す図である。

図２に示すように、メモリセルアレイ１は複数のブロック、例えば、１０２４個のブロックBLOCK0〜BLOCK1023に分割される。ブロックは、例えば、消去の最小単位である。各ブロックBLOCKiは複数のＮＡＮＤ型メモリユニット、例えば、８５１２個のＮＡＮＤ型メモリユニットを含む。この例では、各ＮＡＮＤ型メモリユニットは２つの選択トランジスタＳＴＤ、ＳＴＳと、これらの間に、直列に接続された複数のメモリセルＭ（本例では４つ）を含む。ＮＡＮＤ型メモリユニットの一端は選択ゲート線ＳＧＤに繋がる選択トランジスタＳＴＤを介してビット線ＢＬに接続され、その他端は選択ゲート線ＳＧＳに繋がる選択ゲートＳＴＳを介して共通ソース線Ｃ-sourceに接続される。各メモリセルＭはワード線ＷＬに繋がる。０から数えて偶数番目のビット線ＢＬｅと、奇数番目のビット線ＢＬｏとは、互いに独立してデータの書き込みと読み出しとが行われる。１本のワード線ＷＬに繋がる８５１２個のメモリセルのうち、例えば、ビット線ＢＬｅに接続される４２５６個のメモリセルに対して同時にデータの書き込みと読み出しとが行われる。各メモリセルＭが記憶する１ビットのデータが４２５６個のメモリセル分集まって、ページという単位を構成する。ページは、例えば、読み出しの最小単位である。１つのメモリセルＭで２ビットのデータを記憶する場合、４２５６個のメモリセルは２ページ分のデータを記憶する。同様に、ビット線ＢＬｏに接続される４２５６個のメモリセルで別の２ページが構成され、ページ内のメモリセルに対して同時にデータの書き込みと読み出しとが行われる。

図３は、チップレイアウトの一例を示す平面図である。

図３に示すように、半導体チップ１００には、メモリセルアレイ領域１０２、ロウデコーダ領域１０４、ページバッファ領域１０６、周辺回路領域１０８、チャージポンプ回路領域１１０、及びパッド領域１１２が設けられる。

本例では、メモリセルアレイ領域１０２は二箇所有り、それぞれにメモリセルアレイ１がレイアウトされる。

ロウデコーダ領域１０４は、メモリセルアレイ領域１００の、ロウ方向に沿った両端に配置され、それぞれにロウ制御回路３がレイアウトされる。

ページバッファ領域１０６、周辺回路領域１０８、チャージポンプ回路領域１１０、及びパッド領域１１２は、メモリセルアレイ領域１００の、カラム方向に沿った一端に順次配置される。

ページバッファ領域１０６には、カラム制御回路、例えば、ページバッファがレイアウトされる。ページバッファはデータ回路の一種であり、メモリセルアレイ１へ書き込む、例えば、１ページ分の書き込みデータを一時的に記憶したり、メモリセルアレイ１から読み出した、例えば、１ページ分の読み出しデータを一時的に記憶したりする。

周辺回路領域１０８には、カラム系制御回路２、データ入出力バッファ６、コマンドインターフェイス７、及びステートマシン８がレイアウトされる。

チャージポンプ回路１１０には、チャージポンプ回路がレイアウトされる。チャージポンプ回路は昇圧回路の一種であり、書き込み、消去に必要とされる電源電位、例えば、外部電源電位よりも高い電位や、チップ内部で使用されるチップ内電源電位を発生させる。

本例では、パッド領域１１２は一箇所有り、チップの一つの辺に沿って配置される。パッド領域１１２には、パッドがレイアウトされる。パッドは、半導体チップ１００と、外部との接続点である。パッドは、例えば、データ入出力バッファ６、及びコマンドインターフェイス７に接続される。

（電荷転送型センスアンプの概念）
図４は、電荷転送型センスアンプの概念を示す図である。図４には、シングルエンド型の電荷転送型センスアンプを示す。

ＮＡＮＤ型フラッシュメモリのセンスアンプとして、一般的に使用されているのが、シングルエンド型の電荷転送型センスアンプ１０である。このセンスアンプ１０は、例えば、ページバッファに内蔵され、図４に示すように、ビット線ＢＬに、電荷転送トランジスタ１２を介して接続される。電荷転送トランジスタ１２のゲートは、ビット線クランプ電圧ＢＬＣＬＡＭＰによって制御される。ビット線クランプ電圧ＢＬＣＬＡＭＰは、ビット線クランプ電圧生成回路１４によって生成される。図５に、読み出し動作時におけるビット線、センスアンプ側ノードｎ０、及びビット線クランプ電圧ＢＬＣＬＡＭＰの電位波形を示す。

図５に示すように、まず、ビット線クランプ電圧生成回路１４は、一回目の立ち上がりで、“Ｖpre＋Ｖthn”となる電圧ＢＬＣＬＡＭＰを生成する。Ｖthnは、電荷転送トランジスタ１２のしきい値である。電荷転送トランジスタ１２はオンし、ビット線ＢＬは、しきい値Ｖthn分下がった電位Ｖpreに充電される(時刻ｔ１)。

ビット線ＢＬを電位Ｖpreに充電した後、電圧ＢＬＣＬＡＭＰを０Ｖとして、ビット線ＢＬを、センスアンプ１０から切断する。この状態で、ＮＡＮＤストリング（図示せず）の選択ゲートを導通させると、ビット線ＢＬの電位は、メモリセルが記憶しているデータに応じて変化する。メモリセルがデータ“０”を記憶しているとき、メモリセルはオフする。このため、ビット線ＢＬの電位は、電位Ｖpreからほとんど下がらない。対して、メモリセルがデータ“１”を記憶しているとき、メモリセルはオンするので、ビット線ＢＬの電位は、電位Ｖpreから電位ＶＳＳ（例えば、０Ｖ）に向かって下がる（時刻ｔ２）。

次いで、ビット線クランプ電圧生成回路１４は、“Ｖsen＋Ｖthn”となる電圧ＢＬＣＬＡＭＰを生成する。Ｖsenは、センスアンプ１０の、“１”なのか“０”なのかを判定する判定しきい値である。ビット線ＢＬの電位が電位Ｖsen以下、又は未満に下がっていると、電荷転送トランジスタ１２はオンし、ビット線ＢＬからセンスアンプ１０に向かって電荷が転送される（時刻ｔ３）。電荷転送トランジスタ１２がオンすると、電位Ｖpreに充電されていたセンスアンプ側のノードｎ０は、電位Ｖsen付近まで下がる。これを受けてセンスアンプ１０は、“１”データである、と判断し、ビット線ＢＬに現れた微少電位差を、より大きな電位差に増幅する。反対に、ビット線ＢＬの電位が電位Ｖsenを超える、又は以上を維持していると、電荷転送トランジスタ１２はオフするので、電荷は転送されない。ノードｎ０は、電位Ｖpreを保つ。これを受けてセンスアンプ１０は、“０”データである、と判断する（時刻ｔ４）。

このように、ビット線クランプ電圧ＢＬＣＬＡＭＰは、電荷転送トランジスタ１２のしきい値Ｖthnに、電位Ｖpre（約０．６Ｖ）や、電位Ｖsen（約０．３５Ｖ）を加算した電位をとる。

（ビット線クランプ電圧生成回路）
ビット線クランプ電圧ＢＬＣＬＡＭＰは、ビット線クランプ電圧生成回路１４において生成される。この発明の第１実施形態に係る半導体集積回路装置が備えるビット線クランプ電圧生成回路１４の一構成例を図６に示し、その回路の一例を図７に示す。

図６に示すように、ビット線クランプ電圧生成回路１４は、カレントミラー回路２０、抵抗分割回路２２、電位設定回路２４、しきい値加算回路２８、及びオペレーショナルアンプ（以下オペアンプという）２８を含む。

カレントミラー回路２０は、入力段ｎ１、及び出力段ｎ２を有する。抵抗分割回路２２は、カレントミラー回路２０の入力段ｎ１と第１基準電位との間に設けられる。本例の第１基準電位は、例えば、接地電位ＶＳＳである。

電位設定回路２４は、抵抗分割回路２２の出力ｎ３とカレントミラー回路２０の出力段ｎ２との間に設けられる。本例は、しきい値加算回路２６を有しており、電位設定回路２４の出力ｎ４は、しきい値加算回路２６を介して出力段ｎ２に接続される。

しきい値加算回路２６は、電荷転送トランジスタ１２のしきい値分の電位を加算する回路であり、電荷転送トランジスタ１２におけるしきい値落ちを防いでいる。しきい値加算回路２６は、必要に応じて設けられれば良い。本例のしきい値加算回路２６は、図７の回路図に示すように、電荷転送トランジスタ１２とサイズ、及びしきい値が同じであるトランジスタ３０を含む。本例のトランジスタ３０のゲートは、電流通路の一端に接続される。いわゆるダイオード接続である。ゲートに接続された電流通路の一端（アノード）は、出力段ｎ３に接続され、電流通路の他端（カソード）は、電位設定回路２４の出力ｎ４に接続される。

オペアンプ２８は、カレントミラー回路２０の入力段ｎ１の電位と参照電位Ｖrefとを比較して、カレントミラー回路２０を制御する。参照電位Ｖrefの一例は、電源電位ＶＤＤ（２．５Ｖ）のほぼ半分の１．２Ｖである。本例のオペアンプ２８は、イントリンシック型トランジスタ以外のトランジスタを用いて構成される。オペアンプ２８の一回路例を図８に示す。図８に示すように、オペアンプ２８は、イントリンシック型トランジスタ以外のトランジスタ、一回路例においては、全てエンハンスメント型のＮチャネル型トランジスタを用いて構成される。

ビット線クランプ電圧ＢＬＣＬＡＭＰは、カレントミラー回路２０の出力段ｎ２から得られる。

図７の回路図に示すように、本例のカレントミラー回路２０は、第１トランジスタ３２と、第２トランジスタ３４とを含む。第１トランジスタ３２は、電流通路の一端を第２基準電位に接続し、その他端を入力段ｎ１に接続し、ゲートにオペアンプ２８の出力ｏｕｔを受ける。第２トランジスタ３４は、電流通路の一端を第２基準電位に接続し、その他端を出力段ｎ２に接続し、ゲートにオペアンプ２８の出力oｕｔを受ける。本例の第２基準電位は電源電位ＶＤＤである。第１基準電位は電源電位ＶＤＤよりも低い電位であり、本例では上述の通り接地電位ＶＳＳである。本例の第１トランジスタ３２、及び第２トランジスタ３４はＰチャネル型トランジスタである。

電位設定回路２４は、抵抗分割回路２２の出力ｎ３の電位に、さらに、別の電位を加算する。出力ｎ３の電位は、本例では、０．３５Ｖである。この電位は、ビット線クランプ電圧生成回路１４が生成する最低の電位である（ただし、接地電位ＶＳＳを除く。本例では、ビット線クランプ電圧ＢＬＣＬＡＭＰの電位を接地電位とする回路については省略する）。この最低の電位は、例えば、センスアンプ１０の、“１”なのか“０”なのかを判定する判定しきい値に等しい。電位設定回路２４が加算する電位は、スイッチ信号ＳＷ_１〜ＳＷ_Ｎによって変更される。例えば、加算する電位は、図５の読み出し動作波形に示したように、ビット線ＢＬを充電するときと、メモリセルからデータを読み出した後、ビット線ＢＬの電荷をセンスアンプ１０に転送するときとで変更される。

図７の回路図に示すように、本例の電位設定回路２４は、Ｎチャネル型トランジスタ３６（３６_１〜３６_Ｎ）と抵抗３８（３８_１〜３８_Ｎ）とが直列に接続された回路４０をＮ個含む。Ｎ個の回路４０_１〜４０_Ｎは、抵抗分割回路２２の出力ｎ３と電位設定回路２４の出力ｎ４との間に、並列に接続される。スイッチ信号ＳＷ_１〜ＳＷ_Ｎは、トランジスタ３６_１〜３６_Ｎのゲートに入力される。例えば、スイッチ信号ＳＷ_１〜ＳＷ_Ｎは、いずれか一つが“Ｈ”レベルとなることによって、トランジスタ３６_１〜３６_Ｎのいずれか一つを導通させる。これにより、電位設定回路２４は、抵抗分割回路２２の出力ｎ３の電位に、抵抗３８_１〜３８_Ｎのいずれか一つの電圧降下に応じた電位を加算して出力する。抵抗３８_１〜３８_Ｎは、それぞれ異なった抵抗値を持つ。その抵抗値が、例えば、ほぼ０であり、抵抗の両端に電圧降下をほぼ生じないときには、出力ｎ３の電位（本例では０．３５Ｖ）が、出力ｎ４に対してほぼ出力される。また、０．２５Ｖの電位降下を生ずるときには、出力ｎ３の電位に０．２５Ｖを加算した電位（本例では０．６Ｖとなる）が、出力ｎ４に対して出力される。このように、電位設定回路２４は、スイッチ信号ＳＷ_１〜ＳＷ_Ｎを制御することで、複数のビット線クランプ電圧ＢＬＣＬＡＭＰを設定することができる。

図９は、この発明の参考例に係るビット線クランプ電圧生成回路を示す回路図である。

図９に示すように、参考例に係るビット線クランプ電圧生成回路は、参照電位Ｖclamprefを、ＢＬＣＬＡＭＰ用参照電位発生回路から発生する。参照電位Ｖclamprefは、０．３５Ｖである。オペアンプ１００は、参照電位Ｖclamprefと、ノードｎ５の電位とを比較して、Ｐチャネル型トランジスタ１０２を制御し、ビット線クランプ電圧生成回路の出力ｎ６の電位（ビット線クランプ電圧ＢＬＣＬＡＭＰ）を決める。ノードｎ５の電位は、０．３５Ｖである。

オペアンプ１００は、その入力に、参照電位Ｖclampref、及びノードｎ５の電位を受ける。これら電位は、０．３５Ｖという低い電位である。このような低い電位を取り扱うために、オペアンプ１００には、低しきい値トランジスタ、即ち、しきい値がほぼ０Ｖのイントリンシック型トランジスタが必要である。そのようなオペアンプ１００の一例を、図１０に示す。しかし、イントリンシック型トランジスタを含むオペアンプ１００を使用するビット線クランプ電圧生成回路は、背景技術の欄において説明したように、動作電圧マージンが狭い、という事情がある。

対して、第１実施形態に係る半導体集積回路装置は、カレントミラー回路２０を有する。本例のカレントミラー回路２０の入力段ｎ１は、抵抗分割回路２２の高電位側に接続される。このため、抵抗分割回路２２の抵抗Ｒ１、Ｒ２の抵抗比、及びカレントミラー回路２０のＰチャネル型トランジスタ３２、３４のミラー比を調整することで、抵抗分割回路２２の出力ｎ２の電位を、低しきい値のイントリンシック型トランジスタを用いることなく、低い電位、例えば、センスアンプ１０の判定しきい値に等しい電位、例えば、０．３５Ｖに設定することができる。抵抗分割回路２２の出力ｎ２は、本例では、電位設定回路２４、及びしきい値加算回路２６を介して、カレントミラー回路２０の出力段ｎ２に接続される。そして、ビット線クランプ電圧ＢＬＣＬＡＭＰを出力段ｎ２から得る。

このように、第１実施形態によれば、イントリンシック型トランジスタを用いずに、ビット線クランプ電圧ＢＬＣＬＡＭＰを生成できるので、オペアンプの動作可能な電圧範囲が、イントリンシック型トランジスタのしきい値ばらつきに制限されることがない。

従って、動作電圧マージンが広いビット線クランプ電圧生成回路を備えた半導体集積回路装置が得られる。ＮＡＮＤ型フラッシュメモリ全体としても、ビット線クランプ電圧生成回路１４の動作電圧マージンが広がるので、充分に広い動作可能な電圧範囲を得ることができる。

特に、動作電圧マージンの拡大は、電源電位ＶＤＤの下限値ＶＤＤｍｉｎにおいて大きい。下限値ＶＤＤｍｉｎは、動作可能な最低の電源電位である。イントリンシック型トランジスタを用いたビット線クランプ電圧生成回路を備えたＮＡＮＤ型フラッシュメモリは、下限値ＶＤＤｍｉｎは、イントリンシック型トランジスタを使用するオペアンプにて律速される。対して、第１実施形態によれば、イントリンシック型トランジスタを使用するオペアンプが無いので、下限値ＶＤＤｍｉｎが、このオペアンプによって律速されることがない。この結果、下限値ＶＤＤｍｉｎを、下げることが可能となる。

動作可能な電圧範囲の拡大、及び下限値ＶＤＤｍｉｎの低下は、電源電位ＶＤＤの変動に起因する誤動作が少なく、ユーザーにとっては、ＮＡＮＤ型フラッシュメモリの使い勝手が良くなる、という利点をもたらす。

また、その製造においては、動作可能な電圧範囲が広がるから、この範囲を超過するようなＮＡＮＤ型フラッシュメモリが製造されることが少なくなる。これは、製造歩留りの向上に寄与し、製造コストの低下に有利である。

さらに、第１実施形態に係る半導体集積回路装置によれば、抵抗分割回路２２の抵抗比、及びカレントミラー回路２０のミラー比を調整することで、抵抗分割回路２２の出力ｎ２の電位を、０．３５Ｖ未満に設定することも可能である。これは、ビット線クランプ電圧生成回路１４が生成できるビット線クランプ電圧ＢＬＣＬＡＭＰの下限が下がる、という利点をもたらす。つまり、今後の微細化の促進や、低消費電力化のために電源電位ＶＤＤが低下すると、センスアンプ１０の判定しきい値も低下する。このため、ビット線クランプ電圧生成回路１４は、０．３５Ｖ以下のビット線クランプ電圧ＢＬＣＬＡＭＰを生成しなければならなくなる。第１実施形態によれば、０．３５Ｖ以下のビット線クランプ電圧ＢＬＣＬＡＭＰを生成することも可能であるので、今後も進むと予想される電源電位ＶＤＤの低下にも対応することができる。

（第２実施形態）
図１１は、この発明の第２実施形態に係る半導体集積回路装置が備えるビット線クランプ電圧生成回路の一構成例を示す回路図である。

図１１に示すように、第２実施形態は、第１実施形態のカレントミラー回路２０の出力段ｎ２に、ビット線クランプ電圧ＢＬＣＬＡＭＰを電荷転送トランジスタ１２のゲートに伝える配線を駆動する駆動回路を設けたものである。本例では、出力段ｎ２に、もう一段のオペアンプ４２を配置し、Ｐチャネル型トランジスタ４４をオペアンプ４２の出力により制御して、トランジスタ４４と抵抗Ｒ３とのノードｎ７からビット線クランプ電圧ＢＬＣＬＡＭＰを取り出す。

第１実施形態では、出力段ｎ２に接続される負荷が大きい場合には応答が遅くなり、ビット線クランプ電圧ＢＬＣＬＡＭＰが所定の電位に到達するまで時間がかかることがある。例えば、カレントミラー回路２０の出力段ｎ２に接続される負荷は、第１実施形態では、電荷転送トランジスタ１２のゲートであり、出力段ｎ２には複数の電荷転送トランジスタ１２のゲートが接続される。メモリセルアレイの高集積化や、ページサイズの増大が進むと、ビット線の数が増える。ビット線の数が増えると、電荷転送トランジスタ１２の数も増える。このため、出力段ｎ２に接続される負荷は、今後、増大する可能性が高い。

第２実施形態では、カレントミラー回路２０の出力段ｎ２を、オペアンプ４２で、一旦切る。これにより、出力段ｎ２に接続される負荷は、オペアンプ４２を構成するトランジスタのゲートのみとできる。これにより、メモリセルアレイの高集積化や、ページサイズの増大が進んだ場合においても、出力段ｎ２の負荷の増大を抑制する。また、出力段ｎ２に接続される負荷を、オペアンプ４２を構成するトランジスタのゲートのみとして、第１実施形態に比較して出力段ｎ２の負荷を軽減できる。

従って、第２実施形態によれば、第１実施形態に比較して出力段ｎ２の負荷を軽減できることで、第１実施形態に比較して高速な動作が可能となる。

以上、この発明を第１、第２実施形態により説明したが、この発明は第１、第２実施形態に限定されるものではなく、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。

また、各実施形態は種々の段階の発明を含んでおり、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。

また、実施形態は、この発明をＮＡＮＤ型フラッシュメモリに適用した例に基づき説明したが、この発明はＮＡＮＤ型フラッシュメモリに限られるものではなく、ＡＮＤ型、ＮＯＲ型等、ＮＡＮＤ型以外のフラッシュメモリにも適用することができる。さらに、これらフラッシュメモリを内蔵した半導体集積回路装置、例えば、プロセッサ、システムＬＳＩ等もまた、この発明の範疇である。

図１はこの発明の第１実施形態に係る半導体集積回路装置の一例を示すブロック図図２は図１に示すメモリセルアレイの一例を示す図図３はチップレイアウトの一例を示す平面図図４は電荷転送型センスアンプの概念を示す図図５は読み出し動作時におけるビット線、センスアンプ側ノード、及びビット線クランプ電圧の電位波形を示す電位波形図図６はこの発明の第１実施形態に係る半導体集積回路装置が備えるビット線クランプ電圧生成回路の一構成例を示すブロック図図７は図６に示すビット線クランプ電圧生成回路の一回路例を示す回路図図８は図６に示すオペアンプの一回路例を示す回路図図９はこの発明の参考例に係るビット線クランプ電圧生成回路の回路図図１０は図９に示すオペアンプの回路図図１１はこの発明の第２実施形態に係る半導体集積回路装置が備えるビット線クランプ電圧生成回路の一構成例を示す回路図

符号の説明

ＢＬ、ＢＬｅ、ＢＬｏ…ビット線、ｎ１…カレントミラー回路の入力段、ｎ２…カレントミラー回路の出力段、ＢＬＣＬＡＭＰ…ビット線クランプ電圧、１０…センスアンプ、１２…電荷転送トランジスタ、１４…ビット線クランプ電圧生成回路、２０…カレントミラー回路、２２…抵抗分割回路、２４…電位設定回路、２６…しきい値加算回路、２８…オペレーショナルアンプ（オペアンプ）、３２…Ｐチャネル型トランジスタ。

Claims

ビット線と、
センスアンプと、
前記ビット線と前記センスアンプとの間に設けられた電荷転送トランジスタと、
前記電荷転送トランジスタのゲートに与えるビット線クランプ電圧を生成するビット線クランプ電圧生成回路と、を備え、
前記ビット線クランプ電圧生成回路は、
入力段、及び出力段を有するカレントミラー回路と、
前記カレントミラー回路の入力段と第１基準電位との間に設けられた抵抗分割回路と、
前記抵抗分割回路の出力と前記カレントミラー回路の出力段との間に設けられた電位設定回路と、
前記カレントミラー回路の入力段の電位と参照電位とを比較して前記カレントミラー回路を制御し、イントリンシック型トランジスタ以外のトランジスタを用いて構成されるオペレーショナルアンプと、を含み、
前記ビット線クランプ電圧を、前記カレントミラー回路の出力段から取得し、
前記電位設定回路は、第１の抵抗、及び前記第１の抵抗に直列に接続された第１のトランジスタを含む第１の回路と、第２の抵抗、及び前記第２の抵抗に直列に接続された第２のトランジスタを含む第２の回路と、を備え、
前記第１のトランジスタは、読み出し動作時において、前記ビット線を充電するときにオン状態にされ、それによって前記第１の抵抗に第１の電圧降下が引き起こされ、前記抵抗分割回路の出力ノードの電位に前記第１の電圧降下が加えられ、
前記第２のトランジスタは、メモリセルからデータが読み出された後に、前記センスアンプに前記データに対応する電荷が転送されるときにオン状態にされ、それによって、前記第２の抵抗に前記第１の電圧降下とは異なる第２の電圧降下が引き起こされ、前記抵抗分割回路の出力ノードの電位に前記第２の電圧降下が加えられることを特徴とする半導体集積回路装置。
前記電位設定回路と前記カレントミラー回路の出力段との間に、前記電荷転送トランジスタのしきい値分の電位を加算するしきい値加算回路を、さらに、備えることを特徴とする請求項１に記載の半導体集積回路装置。
前記カレントミラー回路の出力段に、前記ビット線クランプ電圧を前記電荷転送トランジスタのゲートに伝える配線を駆動する駆動回路を、さらに、備えることを特徴とする請求項１または請求項２に記載の半導体集積回路装置。
前記カレントミラー回路は、電流通路の一端を第２基準電位に接続し、その他端を前記入力段に接続し、ゲートに前記オペレーショナルアンプの出力を受ける第３のトランジスタと、電流通路の一端を前記第２基準電位に接続し、その他端を前記出力段に接続し、ゲートに前記オペレーショナルアンプの出力を受ける第４のトランジスタとを含むことを特徴とする請求項１乃至請求項３いずれか一項に記載の半導体集積回路装置。
前記電位設定回路は、前記抵抗分割回路の出力の電位に、さらに、前記第１の回路または前記第２の回路によって別の電位を加算し、加算する電位を前記第１のトランジスタまたは前記第２のトランジスタによって変更することを特徴とする請求項１乃至請求項３いずれか一項に記載の半導体集積回路装置。
前記電位設定回路は、第３の抵抗及びこれに直列に接続された第５のトランジスタからなる第３の回路を更に含み、
前記第５のトランジスタは、前記読み出し動作時に、前記ビット線を充電する時、及び前記メモリセルからデータが読み出された後に前記センスアンプに転送される時以外の場合にオン状態にされ、それによって、前記第１及び第２の電圧降下とは異なる第３の電圧降下が引き起こされ、前記抵抗分割回路の出力ノードの電位に前記第３の電圧降下が加えられることを特徴とする請求項１乃至請求項５のいずれか一項に記載の半導体集積回路装置。