JP3294153B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JP3294153B2 JP3294153B2 JP13852997A JP13852997A JP3294153B2 JP 3294153 B2 JP3294153 B2 JP 3294153B2 JP 13852997 A JP13852997 A JP 13852997A JP 13852997 A JP13852997 A JP 13852997A JP 3294153 B2 JP3294153 B2 JP 3294153B2
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Tests Of Electronic Circuits (AREA)
Description
し、特に、フラッシュEEPROMなどの不揮発性半導
体メモリの試験時に使用されるものである。
主要部の構成を示すものである。メモリセルアレイ11
は、マトリックス状に配置された電気的に書き換えが可
能な複数のメモリセルから構成される。ロウデコ−ダ1
2は、ロウアドレス信号のデコ−ド回路とワ−ド線の電
位を決定するワ−ド線電位制御回路を含んでいる。デコ
−ド回路は、ロウアドレス信号に基づいて、消去、書き
込み又は読み出しを実行するメモリセルを選択し、ワ−
ド線電位制御回路は、各メモリセルの制御ゲ−トに所定
の電位を供給する。
2を駆動するクロック信号OSCを生成する。センスア
ンプ及びビット線電位制御回路14は、デ−タのセンス
や、消去、書き込み及び読み出しの各モ−ドにおけるビ
ット線の電位の制御などを行う。
号に基づいて、所定の選択カラムに存在するカラム選択
トランジスタ16をオンさせ、当該所定の選択カラムの
デ−タを入出力バッファ17に導き、又は入出力バッフ
ァ17のデ−タを当該所定の選択カラムに導く。
ND型EEPROMが注目されている。NAND型EE
PROMのメモリセルアレイは、直列接続された複数の
メモリセルとその両端に1つずつ接続される2つの選択
ゲ−トトランジスタとを含むNANDセルユニットから
構成される。
セルアレイ11とロウデコ−ダのワ−ド線電位制御回路
(デコ−ド回路は除く)12−1,12−2,・・・の
構成の一例を示す。また、図10は、図9のワ−ド線電
位制御回路12−1,12−2,・・・の具体例を示
す。
4個のメモリセルを含むNANDセルユニットを有す
る。NANDセルユニットのビット線BLi(i=1〜
4223)側の一端には、選択ゲ−トトランジスタが接
続され、同様に、NANDセルユニットのソ−ス線(ソ
−ス端子VS)の一端にも、選択ゲ−トトランジスタが
接続されている。
24個のNANDセルユニットは、1つのブロックを構
成している。ペ−ジは、同時に読み出し、書き込みが行
えるメモリセルの単位である。
モリセルに限られず、任意の数、例えば、8個や16個
などの数のメモリセルから構成することができる。ま
た、ロウ方向のNANDセルユニットの数(ビット線の
本数)も、4224個には限られず、任意の数、例え
ば、2112個でもよい。
2,・・・は、図9に示されるブロックごとに設けられ
ている。信号Pi(i=0〜Np)、Qi(i=0〜N
q)、Ri(i=0〜Nr)は、ブロックアドレス信号
である。Np個の信号Piのうち選択された1つの信号
のみが電源電位VCCとなる。また、Nq個の信号Qi
のうち選択された1つの信号のみが電源電位VCCとな
り、Nr個の信号Riのうち選択された1つの信号のみ
が電源電位VCCとなる。Np=7、Nq=7、Nr=
15の場合、Np×Nq×Nr=1024ブロックの選
択が可能である。
回路においては、信号Pi、Qi、Riの全てが“H”
になっている。信号Piは、nチャネルMOSトランジ
スタQn25とpチャネルMOSトランジスタQp5に
入力される。信号Qiは、nチャネルMOSトランジス
タQn26とpチャネルMOSトランジスタQp6に入
力される。信号Riは、nチャネルMOSトランジスタ
Qn27とpチャネルMOSトランジスタQp7に入力
される。信号Pi、Qi、Riの全てが“H”の選択ブ
ロックでは、インバ−タ12の入力信号のレベルが
“L”となる。
るワ−ド線電位制御回路では、フュ−ズF1が切断され
る。フュ−ズF1が切断されると、信号Pi、Qi、R
iの全てが“H”になっても、インバ−タ12の入力信
号のレベルは“H”を維持する。なぜなら、インバ−タ
12の入力端の電位は、インバ−タ12とpチャネルM
OSトランジスタQp8により“H”に固定されるため
である。
回路では、インバ−タ12の出力信号が“H”である。
インバ−タ12の出力信号は、ディプレッションタイプ
nチャネルMOSトランジスタQnd1を経由して、n
チャネルMOSトランジスタ(トランスファゲ−ト)Q
n28〜Qn31のゲ−トに与えられる。
スタQn28を経由して信号SGDmとなり、この信号
SGDmは、選択ブロックのドレイン側(ビット線側)
の選択ゲ−トトランジスタのゲ−トに印加される。ま
た、信号GSGSは、MOSトランジスタQn31を経
由して信号SGSmとなり、この信号SGSmは、選択
ブロックのソ−ス側の選択ゲ−トトランジスタのゲ−ト
に印加される。
ことによって得られる信号GWL0〜GWL3は、MO
SトランジスタQn29〜Qn30を経由して信号WL
0m〜WL3mとなり、この信号WL0m〜WL3m
は、選択ブロックの各NANDセルユニットのメモリセ
ルのゲ−トに印加される。
3mの電位は、消去、書き込み及び読み出しの各モ−ド
に対応して所定の値に設定される。nチャネルMOSト
ランジスタQn22〜Qn24、キャパシタC1,C
2、インバ−タ11、NAND論理回路G1は、電源電
位VCCより高い電位VPPRWを、選択ブロックのn
チャネルMOSトランジスタQn28〜Qn31のゲ−
トに転送するための回路である。
位制御回路においては、信号Rmが“H”であるため、
クロック信号OSCによって、トランジスタQn22〜
Qn24、キャパシタC1及びNAND論理回路G1か
らなる高電圧スイッチが正帰還動作し、MOSトランジ
スタQn28〜Qn31のゲ−ト電位が上昇する。
御回路では、信号Rmが“L”であるため、信号WLG
NDBが“L”であれば、NOR論理回路G2の出力信
号のレベルが“H”となり、nチャネルMOSトランジ
スタQn32〜Qn34が導通状態となる。よって、信
号SGDm及び信号WL0m〜WL3mのレベルは
“L”(接地電位)となる。
28〜Qn31のゲ−トに転送する場合、信号BWLH
Bは0Vに設定する。なぜなら、ディプレッションタイ
プnチャネルMOSトランジスタQnd1は、そのゲ−
トが電源電位VCCのとき、ドレインからソ−スへ電源
電位VCCを転送でき、そのゲ−トが0Vのとき、ドレ
インからソ−スへ電源電圧VCCを転送できないためで
ある。
き込み及び読み出しの各モ−ドの動作については、例え
ば、IEEE Journal of Solid−S
tate Circuits,Vol.30,No.1
1,pp.1157−64,Nov.1995.に記載
されている。
ND型EEPROMの書き込みモ−ド時における動作に
ついて説明する。図11は、書き込みモ−ド時の動作波
形を示している。
を構成する複数のメモリセルについて、ソ−ス線側のメ
モリセルからビット線側のメモリセルへ向かって順次行
われる。選択メモリセルの制御ゲ−トには昇圧された書
き込み電圧VPP(=20V程度)が印加され、非選択
メモリセルの制御ゲ−トには中間電位VM10(=10
V程度)が印加され、ビット線側の選択ゲ−トトランジ
スタのゲ−トには中間電位、例えば、電源電位VCCが
印加され、ソ−ス線側の選択ゲ−トトランジスタのゲ−
トは0Vに設定される。ビット線には、デ−タに応じて
0V(“0”書き込み)又は中間電位(“1”書き込
み)が印加される。
セルに伝達される。“0”書き込みのときは、選択メモ
リセルの浮遊ゲ−トと基板間に高電圧がかかり、基板か
ら浮遊ゲ−トに電子がトンネル注入され、閾値電圧が正
方向に移動する。“1”書き込みのときは、電子の移動
はなく、選択メモリセルの閾値電圧は変化しない。
電位制御回路12−1,12−2,・・・に電源電位V
CC,VSSを供給する電源線を示している。図13
は、一括書き込みテストモ−ド時における動作波形を示
している。
数十ナノ秒から百数十ナノ秒の範囲に設定される。非選
択ブロックに対応するワ−ド線電位制御回路では、信号
Rmは“L”であるため、クロック信号OSCは、キャ
パシタC1を駆動しない。よって、図10のMOSトラ
ンジスタ(トランスファゲ−ト)Qn28〜Qn31の
ゲ−トには、0Vが印加される。
モリセルに対して同時に書き込みが実行される。この
時、全てのワ−ド線電位制御回路において、信号Rmが
“H”となり、クロック信号OSCはキャパシタC1を
駆動し、図10のMOSトランジスタ(トランスファゲ
−ト)Qn28〜Qn31のゲ−トには、昇圧電位VP
PRWが印加される。
された書き込み電圧VPP(=20V程度)が印加さ
れ、ビット線側の選択ゲ−トトランジスタのゲ−トには
中間電位、例えば、電源電位VCCが印加され、ソ−ス
線側の選択ゲ−トトランジスタのゲ−トは0Vに設定さ
れる。ビット線には、0V(“0”書き込み)が印加さ
れる。
パッド18,19から各ワ−ド線電位制御回路12−
1,・・・12−nに供給するための電源配線には、寄
生抵抗Rが発生している。よって、各ワ−ド線電位制御
回路12−1,・・・12−nに供給される電源電位V
CC11,・・・VCC1nは、電源パッド18に与え
られる電源電位VCCよりも低くなり、同様に、電源電
位VSS11,・・・VSS1nは、電源パッド19に
与えられる電源電位VSSよりも高くなる。
1,・・・12−nのキャパシタは、電源電位VCCi
(i=1〜n)から電源電位VSSiの振幅で駆動され
ることになり、この振幅は、本来の振幅(VCC−VS
S)よりも小さい。
ァゲ−ト)Qn28〜Qn31のゲ−ト電位は、本来の
昇圧電位VPPRWよりも低く、全てのワ−ド線には、
所定の書き込み電位VPPよりも低い電位VQQが印加
されることになり、一括書き込みテストが十分に行えな
くなる欠点があった。
もので、その目的は、一括書き込みテストモ−ド時にお
いても、全てのワ−ド線に十分な書き込み電位VPPを
与えることができるような半導体メモリを提供すること
である。
め、本発明の半導体メモリは、電気的に書き換え可能な
複数のメモリセルがマトリックス状に配置されたメモリ
セルアレイと、動作モ−ドに応じて前記複数のメモリセ
ルのワ−ド線に所定の電位を供給するロウデコ−ダと、
前記ロウデコ−ダを駆動するクロック信号を発生するク
ロック発生回路と、前記動作モ−ドを認識し、その認識
結果を前記クロック発生回路に与えるコマンドレジスタ
とを備え、前記クロック発生回路は、前記動作モ−ドが
前記複数のメモリセルの全てを一括選択するモ−ドであ
る場合に、通常動作モ−ド時に発生するクロック信号の
周期よりも長い周期を有するクロック信号を発生する。
え可能な複数のメモリセルがマトリックス状に配置され
たメモリセルアレイと、動作モ−ドに応じて前記複数の
メモリセルのワ−ド線に所定の電位を供給するロウデコ
−ダと、前記ロウデコ−ダを駆動するクロック信号を発
生するクロック発生回路と、前記動作モ−ドを認識し、
その認識結果を前記クロック発生回路に与えるコマンド
レジスタとを備え、前記クロック発生回路が第1の周期
でクロック信号を発生するモ−ドと、前記クロック発生
回路が前記第1の周期よりも長い第2の周期でクロック
信号を発生するモ−ドとを有する。
複数のメモリセルと、その両端にそれぞれ接続された選
択ゲ−トトランジスタとからなるNANDセルユニット
がマトリックス状に配置されることにより構成される。
々に接続され、所定の電位を前記複数のワ−ド線に転送
するためのトランスファゲ−トと、前記クロック信号に
基づいて前記トランスファゲ−トのゲ−トに昇圧電位を
与える手段とを有する。
を有し、前記ロウデコ−ダは、ブロック毎に設けられた
ワ−ド線電位制御回路を有し、前記複数のメモリセルの
全てを一括選択するモ−ドのとき、前記ブロック毎に設
けられたワ−ド線電位制御回路の全てが駆動される。
るモ−ドは、前記複数のメモリセルの全てに同じデ−タ
を書き込む一括書き込みテストモ−ドである。前記クロ
ック発生回路は、前記クロック信号の周期を決定するキ
ャパシタを有し、前記キャパシタの容量は、前記複数の
メモリセルの全てを一括選択するモ−ドのときに、通常
動作モ−ド時の容量よりも大きくなる。
号の周期を決定する第1及び第2抵抗を有し、前記第1
抵抗は、前記複数のメモリセルの全てを一括選択するモ
−ド時に使用され、前記第2抵抗は、通常動作モ−ド時
に使用され、前記第1抵抗の抵抗値は、前記第2抵抗の
抵抗値よりも大きい。
明の半導体メモリについて詳細に説明する。図1は、本
発明の実施の形態に関わる不揮発性半導体メモリの主要
部の構成を示すものである。
に配置された電気的に書き換えが可能な複数のメモリセ
ルからなるものであり、図示されていないが、ここで
は、図9と同様のNAND型EEPROMのメモリセル
アレイが構成されているものとする。
2は、ロウアドレス信号に基づいて、消去、書き込み又
は読み出しを実行するメモリセルを選択し、かつ、各メ
モリセルの制御ゲ−トに所定の電位を供給する。ロウデ
コ−ダ12の具体的な構成は、従来と同じ(例えば、図
10)である。
2を駆動するクロック信号CLKを生成する。センスア
ンプ及びビット線電位制御回路14は、デ−タのセンス
や、消去、書き込み及び読み出しの各モ−ドにおけるビ
ット線の電位の制御などを行う。
号に基づいて、所定の選択カラムに存在するカラム選択
トランジスタ16をオンさせ、当該所定の選択カラムの
デ−タを入出力バッファ17に導き、又は入出力バッフ
ァ17のデ−タを当該所定の選択カラムに導く。
入出力バッファ17を経由してチップ内部に入力される
コマンドデ−タに基づいて、消去、書き込み、読み出し
又はテストモ−ドの識別を行い、その識別結果を各回路
に与える。
は、一括書き込みテストモ−ドのコマンドを認識する
と、クロック発生回路13に当該コマンドを認識したこ
とを示す信号を出力する。
タ20の出力信号に基づいて、ロウデコ−ダ12に供給
するクロック信号OSCの周期を変化させる。即ち、一
括書き込みテストモ−ド時に生成するクロック信号OS
Cの周期T2は、通常動作(消去、書き込み、読み出
し)モ−ド時に生成するクロック信号の周期T1よりも
長くなるようにする。
周期T1は一般に数十ナノ秒〜百数十ナノ秒(例えば、
100ナノ秒)であるから、一括書き込みテストモ−ド
時のクロック信号OSCの周期T2は、通常動作モ−ド
時の2倍以上(例えば、500ナノ秒程度)に設定す
る。
ストモ−ド時のクロック信号OSCの周期を通常動作モ
−ド時のクロック信号OSCの周期よりも長く設定して
いるため、一括書き込みテストモ−ド時においては、ロ
ウデコ−ダの各ワ−ド線電位制御回路に与えられる電源
電位VCCi,VSSiを電源パッドに印加される電源
電位VCC,VSSに実質的に等しくすることができ、
全てのワ−ド線に十分な書き込み電位VPPが供給でき
る。
ける動作波形を示している。なお、ワ−ド線電位制御回
路は、図10に示す構成のものとする。クロック信号O
SCの周期Tは、通常動作モ−ド時の数倍の値、即ち、
電源配線の寄生抵抗により電源電位VCCi,VSSi
の上昇又は下降が緩やかになっても、電源電位VCC
i,VSSiを十分に電源電位VCC,VSSまで上昇
又は下降させることができる時間(例えば、約500ナ
ノ秒)に設定される。
モリセルに対して同時に書き込みが実行される。この
時、全てのワ−ド線電位制御回路において、信号Rmが
“H”となり、クロック信号OSCはキャパシタC1を
駆動し、図10のMOSトランジスタ(トランスファゲ
−ト)Qn28〜Qn31のゲ−トには、昇圧電位VP
PRWが印加される。
された書き込み電圧VPP(=20V程度)が印加さ
れ、ビット線側の選択ゲ−トトランジスタのゲ−トには
中間電位、例えば、電源電位VCCが印加され、ソ−ス
線側の選択ゲ−トトランジスタのゲ−トは0Vに設定さ
れる。ビット線には、0V(“0”書き込み)が印加さ
れる。
VCC,VSSを電源パッド18,19から各ワ−ド線
電位制御回路12−1,・・・12−nに供給するため
の電源配線には、寄生抵抗Rが発生している。しかし、
クロックOSCの周期T2は十分に長いため、各ワ−ド
線電位制御回路12−1,・・・12−nに供給される
電源電位VCC11,・・・VCC1nは、電源パッド
18に与えられる電源電位VCCに等しくなる。
1,・・・12−nのキャパシタは、電源電位VCCか
ら電源電位VSSの振幅で駆動されることになる。従っ
て、MOSトランジスタ(トランスファゲ−ト)Qn2
8〜Qn31のゲ−ト電位は、本来の昇圧電位VPPR
Wとなり、全てのワ−ド線には、所定の書き込み電位V
PPが印加され、一括書き込みテストを十分に行える。
ク発生回路について説明する。図3は、本発明のクロッ
ク発生回路(発振回路)の第1例を示している。活性化
信号PONが“H”になると、このクロック発生回路
は、動作を開始する。信号FW,FWBは、コマンドレ
ジスタから与えられるものである。通常動作(書き込
み)モ−ド時には、信号FWが“L”、信号FWBが
“H”となるため、MOSトランジスタ(トランスファ
ゲ−ト)M10〜M15は全て非導通状態となり、キャ
パシタC10,C11,C12は、それぞれNAND論
理回路G2の出力ノ−ド、インバ−タI1,I2の出力
ノ−ドに接続されない。
おいては、このクロック発生回路は、比較的短い周期の
クロック信号OSCを発生する。一方、一括書き込みテ
ストモ−ド時には、信号FWが“H”、信号FWBが
“L”となるため、MOSトランジスタM10〜M15
は全て導通状態となり、キャパシタC10,C11,C
12は、それぞれNAND論理回路G2の出力ノ−ド、
インバ−タI1,I2の出力ノ−ドに接続される。
き込みテストモ−ド時において、通常動作モ−ド時より
も長いクロック信号OSCを発生する。このような各モ
−ドにおいて周期が変化するクロック信号OSCを用い
ることにより、通常動作モ−ド及びテストモ−ドを迅速
かつ正確に行える。
回路)の第2例を示している。また、図6は、通常動作
モ−ド時の動作波形を示し、図7は、一括書き込みテス
トモ−ド時の動作波形を示している。
−65111号公報)に開示される発振回路を改良した
ものである。本実施の形態のクロック発生回路は、文献
の発振回路に比べ、pチャネルMOSトランジスタQP
200,QP201,QP202及び抵抗R112が新
たに設けられている点が異なっている。
は信号FWBが入力され、MOSトランジスタQP20
1のゲ−トには信号FWが入力される。通常の書き込み
モ−ド時においては、信号FWが“L”、信号FWBが
“H”となるため、抵抗R111に電流が流れる。一
方、一括書き込みテストモ−ド時においては、信号FW
が“H”、信号FWBが“L”となるため、抵抗R11
2に電流が流れる。
11の抵抗値よりも大きく設定しておけば、一括書き込
みテストモ−ド時に生成されるクロック信号OSCの周
期は、通常の書き込みモ−ド時に生成されるクロック信
号OSCの周期よりも長くなる。
一括書き込みテストモ−ド時において、通常動作モ−ド
時よりも長いクロック信号OSCを発生するため、ロウ
デコ−ダ(ワ−ド線電位制御回路)は、全てのワ−ド線
に書き込み電位VPPを与えることが可能となる。
回路)の第3例を示している。また、図6は、通常動作
モ−ド時の動作波形を示し、図7は、一括書き込みテス
トモ−ド時の動作波形を示している。
−65111号公報)に開示される発振回路を改良した
ものである。本実施の形態のクロック発生回路は、文献
の発振回路に比べ、pチャネルMOSトランジスタQP
203,QP204、nチャネルMOSトランジスタQ
N200,QN201及びキャパシタC113,C11
4が新たに設けられている点が異なっている。
4のゲ−トには信号FWBが入力され、MOSトランジ
スタQN200,QN201のゲ−トには信号FWが入
力される。通常の書き込みモ−ド時においては、信号F
Wが“L”、信号FWBが“H”となるため、キャパシ
タC113,C114は、それぞれキャパシタC11
1,C112に並列接続されない。よって、通常の書き
込みモ−ド時には、比較的短い周期のクロック信号OS
Cが出力される。
ては、信号FWが“H”、信号FWBが“L”となるた
め、キャパシタC113,C114は、それぞれキャパ
シタC111,C112に並列接続される。よって、一
括書き込みテストモ−ド時には、通常の書き込みモ−ド
時に生成されるクロック信号よりも長い周期を有するク
ロック信号OSCが出力される。
一括書き込みテストモ−ド時において、通常動作モ−ド
時よりも長いクロック信号OSCを発生するため、ロウ
デコ−ダ(ワ−ド線電位制御回路)は、全てのワ−ド線
に書き込み電位VPPを与えることが可能となる。
メモリによれば、次のような効果を奏する。ロウデコ−
ダ(ワ−ド線電位制御回路)の動作を制御するクロック
信号OSCの周期を通常動作(書き込み)モ−ド時と一
括書き込みテストモ−ド時において異なるようにしてい
る。即ち、例えば、モ−ドを認識するコマンドレジスタ
の出力をクロック発生回路に入力することで、クロック
発生回路は、一括書き込みテストモ−ド時において、通
常動作モ−ド時に生成されるクロックよりも長い周期を
有するクロック信号を出力する。
ブロック毎に設けられたワ−ド線電位制御回路の全てが
駆動されても、各ワ−ド線電位制御回路は、選択された
全てのワ−ド線に書き込み電位VPPを供給できる。つ
まり、一括書き込みテストを正確に行うことができる。
モリを示す図。
動作波形を示す図。
波形を示す図。
ド時の動作波形を示す図。
コ−ダを示す図。
の一例を示す図。
の動作波形を示す図。
す図。
の動作波形を示す図。
位制御回路、 15 :カラムデコ−ダ、 16 :カラム選択トランジスタ、 17 :入出力バッファ、 18,19 :電源パッド、 20 :コマンドレジスタ。
Claims (10)
- 【請求項1】 電気的に書き換え可能な複数のメモリセ
ルがマトリックス状に配置されたメモリセルアレイと、
動作モ−ドに応じて前記複数のメモリセルのワ−ド線に
所定の電位を供給するロウデコ−ダと、前記ロウデコ−
ダを駆動するクロック信号を発生するクロック発生回路
と、前記動作モ−ドを認識し、その認識結果を前記クロ
ック発生回路に与えるコマンドレジスタとを具備し、前
記クロック発生回路は、前記動作モ−ドが前記複数のメ
モリセルの全てを一括選択するモ−ドである場合に、通
常動作モ−ド時に発生するクロック信号の周期よりも長
い周期を有するクロック信号を発生することを特徴とす
る半導体メモリ。 - 【請求項2】 電気的に書き換え可能な複数のメモリセ
ルがマトリックス状に配置されたメモリセルアレイと、
第1ワ−ド線に所定の電位を供給する第1ワード線電位
制御回路と、第2ワ−ド線に所定の電位を供給する第2
ワード線電位制御回路と、前記第1及び第2ワード線電
位制御回路を駆動するクロック信号を発生するクロック
発生回路と、動作モ−ドを認識し、その認識結果を前記
クロック発生回路に与えるコマンドレジスタとを具備
し、前記第1及び第2ワード線電位制御回路の双方を駆
動するモード時に前記クロック発生回路が発生するクロ
ックの周期は、前記第1及び第2ワード線電位制御回路
のうちの1つを駆動するモード時に前記クロック発生回
路が発生するクロックの周期よりも長いことを特徴とす
る半導体メモリ。 - 【請求項3】 前記メモリセルアレイは、直列接続され
た複数のメモリセルと、その両端にそれぞれ接続された
選択ゲ−トトランジスタとからなるNANDセルユニッ
トがマトリックス状に配置されて構成されていることを
特徴とする請求項1又は2記載の半導体メモリ。 - 【請求項4】 前記ロウデコ−ダは、複数のワ−ド線の
各々に接続され、所定の電位を前記複数のワ−ド線に転
送するためのトランスファゲ−トと、前記クロック信号
に基づいて前記トランスファゲ−トのゲ−トに昇圧電位
を与える手段とを有することを特徴とする請求項1記載
の半導体メモリ。 - 【請求項5】 前記メモリセルアレイは、複数のブロッ
クを有し、前記ロウデコ−ダは、ブロック毎に設けられ
たワ−ド線電位制御回路を有し、前記複数のメモリセル
の全てを一括選択するモ−ドのとき、前記ブロック毎に
設けられたワ−ド線電位制御回路の全てが駆動されるこ
とを特徴とする請求項1記載の半導体メモリ。 - 【請求項6】 前記複数のメモリセルの全てを一括選択
するモ−ドは、前記複数のメモリセルの全てに同じデ−
タを書き込む一括書き込みテストモ−ドであることを特
徴とする請求項1記載の半導体メモリ。 - 【請求項7】 前記クロック発生回路は、前記クロック
信号の周期を決定するキャパシタを有し、前記キャパシ
タの容量は、前記複数のメモリセルの全てを一括選択す
るモ−ドのときに、通常動作モ−ド時の容量よりも大き
くなることを特徴とする請求項1記載の半導体メモリ。 - 【請求項8】 前記クロック発生回路は、前記クロック
信号の周期を決定する第1及び第2抵抗を有し、前記第
1抵抗は、前記複数のメモリセルの全てを一括選択する
モ−ド時に使用され、前記第2抵抗は、通常動作モ−ド
時に使用され、前記第1抵抗の抵抗値は、前記第2抵抗
の抵抗値よりも大きいことを特徴とする請求項1記載の
半導体メモリ。 - 【請求項9】 前記複数のメモリセルの全てを一括選択
するモ−ド時に発生するクロック信号の周期は、前記通
常動作モ−ド時に発生するクロック信号の周期の2倍以
上であることを特徴とする請求項1記載の半導体メモ
リ。 - 【請求項10】 前記第1及び第2ワード線電位制御回
路の双方を駆動するモードは、テストモードであること
を特徴とする請求項2記載の半導体メモリ。
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