KR100708914B1 - 칩 전체를 통한 플래시 메모리 워드라인 트래킹 - Google Patents

칩 전체를 통한 플래시 메모리 워드라인 트래킹 Download PDF

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스펜션 엘엘씨
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Abstract

플래시 EEPROM 메모리 셀들의 어레이에서 사용을 위한 워드라인 트래킹 구조가 제공된다. 트래킹 구조는 섹터 위치에 관계없이 기준 및 섹터 코어 워드라인 전압들을 정합시키는 역할을 한다. 이 트래킹 구조는 "먼" 섹터의 섹터 워드라인과 기준셀 미니-어레이 사이에 동작시 연결되는 제 2 VPXG 컨덕터 라인(422)을 포함한다. 제 2 VPXG 컨덕터 라인은 부스팅 회로의 출력과 "먼"섹터의 섹터 워드라인과의 사이에 동작시 연결되는 제 1 VPXG 컨덕터 라인(421)보다 실질적으로 작은 시정수를 갖는다. 결과적으로, 기준셀 미니-어레이에 관계되는 기준 워드라인 전압은 선택된 섹터의 위치에 관계없이 판독 동작동안 섹터 워드라인 전압을 밀접하게 트래킹한다.
트래킹, 섹터 워드라인, 컨덕터 라인, 부스팅 회로, 정합

Description

칩 전체를 통한 플래시 메모리 워드라인 트래킹{FLASH MEMORY WORDLINE TRACKING ACROSS WHOLE CHIP}
본 발명은 일반적으로 플래시한 전기적 소거 가능한 프로그램가능 판독전용 메모리(EEPROM) 셀들의 어레이와 같은 플로팅 게이트(floating gate) 메모리에 관한 것이다. 보다 특별하게는 본 발명은 섹터 위치에 관계없이 칩 전체를 통해 기준 워드라인 전압과 섹터 코어 워드라인 전압을 정합시키는 워드라인 트래킹 구조를 포함하는 반도체 집적회로 메모리 디바이스에 관한 것이다.
본 기술분야에 일반적으로 알려진바와같이, EPROM의 밀집도와 EEPROM의 전기적 소거성의 장점들을 결합한 중요한 메모리 디바이스로서 최근 등장한 "플래시 EEPROM (FLASH EEPROM)"으로 일컬어지는 비휘발성 메모리 디바이스들의 부류들이 존재한다. 그러한 플래시 EEPROM은 전기적 소거능력 및 작은 셀 사이즈를 제공한다. 통상적인 플래시 EEPROM 디바이스에서, 복수의 1-트랜지스터 코어셀들이 반도체 기판에 형성되며, 여기서 각 셀은 P-타입 도전성 기판, 이 기판과 일체로 형성된 N-타입 도전성 소오스 영역 및 상기 기판과 역시 일체로 형성된 N-타입 도전성 드레인 영역으로 구성된다. 플로팅 게이트가 얇은 유전층에 의해 기판으로부터 분리되어 있다. 제 2 유전층은 이 플로팅 게이트로부터 제어 게이트를 분리시킨다. 기판의 P-타입 채널 영역은 상기 소오스 및 드레인 영역을 분리시킨다.
플래시 메모리용으로 사용되는 한 타입의 아키텍처는 전형적으로 NOR 플래시 메모리 아키텍처로 일컬어지는데, 이 아키텍처는 다수의 섹터로 나누어지는 플래시 EEPROM 셀들(플로팅 게이트 디바이스들)의 어레이이다. 또한, 각 섹터내의 메모리 셀들은 로우 워드라인들과 이 로우 워드라인들과 교차하는 컬럼 비트라인으로 배열된다. 각 섹터내의 각 셀 트랜지스터의 소오스 영역은 공통 노드에 연결된다. 그러므로, 특정 섹터내의 모든 셀들은 동시에 소거될 수 있으며, 이 소거는 섹터별로 수행된다. 셀 트랜지스터들의 제어 게이트들은 워드라인들에 연결되고, 이것의 드레인들은 비트라인들에 연결된다.
통상적인 동작으로 플래시 EEPROM을 프로그래밍하기위해, 드레인 영역과 제어 게이트에는 소오스 영역에 인가되는 전위 이상의 특정 전위가 가해진다. 예컨대, 드레인 영역에는 대략 +5.5V의 전압 VD가 인가되고, 제어 전극 VG에는 대략 +9V의 전압이 인가된다. 이들 전압은 "핫 전자(hot electrons)"를 생성하며, 이 전자들은 얇은 유전층을 통해 가속되어 플로팅 게이트에 주입된다. 이와같은 핫 전자 주입의 결과로써, 플로팅 게이트 드레시홀드(threshold)가 대략 2 내지 4V 까지 증가하게된다.
통상적인 동작에서 플래시 EEPROM의 소거를 위해, 양전위(예컨대, +5V)가 소오스 영역에 인가된다. 제어 게이트에는 음전위(에컨대, -8V)가 인가되며, 드레인이 플로팅하게 된다. 강한 전계가 플로팅 게이트와 소오스 영역사이에 형성되며, 음 전하가 Flowler-Nordheim 터널링 방식으로 플로팅 게이트로부터 추출되어 소오스 영역에 인가된다.
플래시 EEPROM 셀이 바람직하게 프로그래밍되는지 여부를 결정하기위해, 판독전류의 크기가 측정된다. 전형적으로, 판독 동작모드에서, 소오스 영역은 접지전위(0V)로 유지되고, 제어전극은 약 +5V의 전위로 유지된다. 드레인 영역은 +1V 과 +2V 사이의 전위로 유지된다. 이러한 상태에서, 비 프로그래밍된(논리 "1"을 저장하는) 셀은 약 50 내지 100FA의 전류 레벨을 전도할 것이며, 프로그래밍된(논리 "1"을 저장하는) 셀에는 상당이 적은 전류가 흐르게될 것이다.
예컨대, 16Mb 플래시 메모리 코어 어레이는 전형적으로 단일 칩에서 N x M 매트릭스의 형태로 제작될 것인데, 여기서 N은 로우의 수이고 M은 칼럼의 수이다. 또한, 메모리 코어 어레이는 좌-절반 섹터 어레이 및 우-절반 섹터 어레이로 분리 될 수 있다. 좌-절반 섹터 어레이 및 우-절반 섹터 어레이 각각은 예컨대 16개의 복수의 섹터 (이들 섹터 각각은 선택가능한 블럭을 정의한다)로 형성된다. 각 섹터는 서로 그룹지어진 소정 수의 로우로 형성된다. 좌-절반 섹터 어레이에서 16개 섹터로 그리고 우-절반 섹터 어레이에서 16개 섹터로 분리된 16Mb 어레이에 있어서, 각 섹터 또는 블럭은 512의 로우 및 1024의 칼럼의 크기를 갖는다.
단일칩에 형성된 그러한 전형적인 16Mb 메모리 어레이(10)가 도 1에 예시되어 있는데, 이는 좌-절반 섹터 어레이(12) 및 우-절반 섹터 어레이(14)로 구성된다. 좌-절반 섹터 어레이(12)는 16개의 섹터(S 내지 S15)로 구성된다. 마찬가지로, 우-절반 섹터 어레이(14)는 16개의 섹터(S16 내지 S31)로 구성된다. 섹터(S-S31)각각은 512 로우 및 1024 칼럼에 배열된 512 Kbit의 데이터를 저장한다. 도시된 ㅂ바바와 같이, 칩(11) 전체를 통해 많은 섹터들(S-S31)이 개별적으로 위치되어 있다. 따라서, 하나의 코너 섹터(예컨대, 섹터 S24)와 다른 코너 섹터(예컨대, 섹터 S23)사이의 거리는 아주 길게된다. 결과적으로, 메모리 코어 어레이(10)에서 다양한 섹터들간의 위치 차이는 판독 동작모드 동안 감지(sense) 문제점들을 생성하게 될 것이다.
특히, 인가되는 외부 또는 오프-칩 전원의 전위 VCC 보다 큰 전압이 내부에서 발생되어야 함을 요구할 때가 종종 존재한다. 예컨대, +3V의 VCC 에서 동작하는 플래시 EEPROM에서, 메모리 셀의 판독 동작을 위해서는 대략 +5V의 고전압이 생성되어야 할 필요가 있다. 결과적으로, 반도체 메모리들 또한 일반적으로 외부 공급전압보다 높게 부스팅되는 출력전압을 발생하기 위한 내부 전압 부스팅회로를 포함한다. 그러한 전압 부스팅 회로(16)가 도 1에 도시되어 있는데, 이는 노드 N1에 워드라인 공급전압 VPXG을 발생하며, 이 공급전압은 로우 디코더(18)를 통해 메모리 코어 어레이(10)의 다양한 섹터(S0-S31)에 있는 적절한 워드라인에 인가된다.
로우 디코더(18)는 좌-절반 섹터 어레이(12)와 우-절반 섹터 어레이(14)사이의 중간에 위치된다. 이 로우 디코더는 어드레스 신호에 응답하여, 워드 드라이버들(도시않됨)이 부스팅 회로(16)로부터의 워드라인 공급전압을 다양한 섹터들과 관계하는 적절한 원드라인들에 공급하도록 한다. 워드라인 공급전압 VPXG는 전형적으로 +3.7V 내지 +4.7V 범위 내에 놓이며, 전형적으로 +3.0V의 입력 전원 전위 VCC이상으로 상승한다.
만일 전압 부스팅 회로(16)가 칩(11)의 좌측하부에 위치되는 경우에는 섹터(S23)는 부스팅 회로(16) 부근에 위치되고, 섹터(S24)는 부스팅 회로(16)와 매우 멀리 떨어져 위치된다. 따라서, 섹터(S23)와 관계하는 노드(N2)의 워드라인 WLN에서의 워드라인 전압 VPXG1은 부스팅 회로(16)로부터 부스팅된 전압 VPXG와 사실상 같게 될 것이다. 이 부스팅된 전압 VPXG는 칩 전체에 걸쳐 유지되어야 할 타겟전압이 된다. 그러나, 섹터(S24)와 관계하는 노드(N3)에서의 워드라인 WLF 상의 워드라인 전압 VPXG2는 판독시 대부분의 감지 주기 동안 상기 타겟 전압 보다 사실상 작게 될 것이다.
또한, 기준 섹터 또는 미니-어레이(20)가 일반적으로 부스팅 회로(16) 부근에 위치될 수도 있다. 따라서, 기준 섹터(20)와 관계하는 노드(N4)의 워드라인 WLR 에서의 기준 워드라인 전압은 또한 상기 부스팅된 전압 VPXG와 사실상 같게 될 것이다. 기준 섹터 또는 어레이(20)는 로우 및 칼럼에 (예컨대, 20×20) 배열된 복수의 기준 셀을 포함한다. 저항(R1)은 "부근" 섹터(S23)에 인접한 노드(N2)와 "먼" 섹터(S24)에 인접한 노드(N3) 사이에서 연장되는 컨덕터 리드 라인(21)과 관계하는 저항 부하를 나타낸다. 캐패시터(CS)는 자신이 관계하는 워드라인에 연결될 때 임의의 선택된 섹터의 용량 부하를 나타낸다. 그 선택된 섹터의 캐패시터(CS)는 메모리 코어 어레이(10)에 위치함에도 불구하고 동일한 값을 갖는다. 캐패시터(CR)는 기준섹터 또는 어레이(20)의 입력에서의 용량 부하를 나타내며, 캐패시터(CS)보다 매우 작은 값을 갖는다.
고속 판독 동작을 위해서는 워드라인 전압들이 DC 안정 상태에 도달하기전 워드라인 전압들의 안정화 시간 동안 섹터 코어셀을 판독할 필요가 있다. 따라서, 워드라인 WLR 및 WLF 상의 전압이 서로 밀접하게(closely) 될 때 최적의 판독이 성공적으로 이루어진다. 그러므로, 기준 또는 섹터 어레이(20)의 기준 워드라인 WLR 상의 전압 VPXG와 "먼" 섹터(24)와 관계하는 워드라인 상의 전압 VPXG2를 비교하는 것이 필요할 때, 이들 사이에 큰 차이가 얻어지게 될 것이다. 이는 부스팅 회로(16)로부터 기준 섹터(20)의 기준 워드라인 WLR로 그리고 "먼" 섹터(S24)의 메모리 코어 워드라인 WLR로 진행되는 경로들에 상주하는 저항 및 용량에 있어서의 비정합이 존재하는 사실 때문이다. 결과적으로, 판독시 특히 도통하는 메모리 코어 셀들을 감지하는데 이용되는 감지 회로(도시 않됨)에서 빈약한 감지 마진(poor sense margin)이 야기될 수 있다.
이러한 점에서, 섹터 위치에 관계없이 칩 전체를 통해 기준 및 섹터 코어 워드라인 전압들을 정합시키기 위한 워드라인 트래킹 구조를 제공할 필요성이 대두되었다. 이는 본 발명에 따라서 "먼" 섹터와 기준 셀 미니-어레이의 섹터 워드라인들 사이에 동작시 연결되는 제 2 VPXG 컨덕터 라인을 제공함으로써 달성된다. 제 2 VPXG 컨덕터 라인은 부스팅 회로의 출력과 "먼" 섹터의 섹터 워드라인 사이에 동작시 연결되는 제 1 VPXG 컨덕터 라인 보다 실질적으로 작은 시정수를 갖는다.
따라서, 본 발명의 포괄적인 기술적 장점은 복수의 섹터에 배열된 플래시 EEPROM 메모리 셀에서 사용을 위한 워드라인 트래킹 구조를 제공하는 것으로써, 이 구조는 그 구성이 비교적 간단하고, 제조가 용이하며 판독시 종래의 메모리 디바이스들 보다 개선된 정확도를 갖는다.
본 발명의 한 기술적 장점은 판독시 에러를 방지하도록, 복수의 섹터에 배열된 플래시 EEPROM 메모리 셀에서 사용을 위한 워드라인 트래킹 구조를 제공하는 것이다.
본 발명의 다른 기술적 장점은 섹터 위치에 관계없이 칩 전체에 걸쳐 기준 및 섹터 코어 워드라인 전압을 정합시키기 위해, 복수의 섹터에 배열된 플래시 EEPROM 메모리 셀에서 사용을 위한 워드라인 트래킹 구조를 제공하는 것이다.
본 발명의 또 다른 기술적 장점은 "먼" 섹터 워드라인과 기준 셀 미니-어레이의 섹터 워드라인 사이에 동작시 연결되는 제 2 VPXG 컨턱터 라인을 포함하는, 복수의 섹터에 배열된 플래시 EEPROM 메모리에서 사용을 위한 워드라인 트래킹 구조를 제공하는 것이다.
본 발명의 바람직한 실시예에 따르면, 복수의 섹터로 분리된 플래시 EEPROM 메모리 셀을 갖는, 반도체 메모리 디바이스에서 사용을 위한 워드라인 트래킹 구조가 제공된다. 이 워드라인 트래킹 구조는 섹터 위치에 관계없이 칩 전체에 걸쳐 기준 및 섹터 코어 워드라인 전압들을 정합시키는 역할을 한다. 이 워드라인 트래킹 구조는 "먼" 섹터 워드라인과 기준 셀 미니-어레이의 섹터 워드라인 사이에 동작시 연결되는 제 2 VPXG 컨덕터 라인을 포함한다. 제 2 VPXG 컨덕터 라인은 부스터 회로의 출력과 "먼" 섹터의 섹터 워드라인 사이에 동작시 연결되는 제 1 VPXG 컨덕터 라인에서 보다 실질적으로 작은 시정수를 갖는다.
본 발명의 이들 및 기타 목적 및 장점들은 첨부 도면을 참조로 한 다음의 상세한 설명으로부터 더욱 명확하게 될 것이며, 도면에서 동일 참조 번호들은 대응 구성 요소를 표시한다.
도 1은 복수의 섹터로 분리되는 메모리 셀 어레이를 갖는 통상적인 16Mb EEPROM 반도체 집적 회로 메모리 디바이스의 개략 블록선도.
도 2 및 도 3은 판독시 직면하는 문제들을 이해하는데 도움이 되도록, 도 1의 각각의 "부근" 및 "먼" 섹터에서의 다양한 신호들의 파형을 보인 도면.
도 4는 본 발명의 원리들에 따라 구성된, 워드라인 트래킹 구조를 갖는 16Mb EEPROM 반도체 집적 회로 메모리 디바이스의 개략 블록선도.
도 5 및 도 6은 판독시 판독시 직면하는 문제들을 이해하는데 도움이 되도록, 도 4의 각각의 "부근" 및 "먼" 섹터에서의 다양한 신호들의 파형을 보인 도면.
도 7은 도 1 및 도 4에서 "먼" 섹터에 대해 기준 셀 워드라인 전압의 파형과 섹터 코어 워드라인 전압의 파형을 각각 보인 도면.
도 8은 도 4의 제 1 및 제 2 VPXG 컨덕터 라인들에 관련된 저항 및 기생 용량의 개략 회로선도.
플래시 EEPROM 메모리 셀에 사용을 위한 워드라인 트래킹 구조에 대해 설명 한다. 다음 설명에서, 본 발명의 완전한 이해를 위해 특정 회로 구성, 구성 요소 등의 여러가지 특정 사항들의 제시된다. 그러나, 당업자이면 본 발명은 이러한 특정한 사항들이 없이도 실시될 수 있음을 알 수 있을 것이다. 다른 경우들에서, 본 발명의 동작 원리를 이해하는데 특별히 관계가 없는 공지된 프로세스, 회로 및 제어 라인들은 명료성을 위해 의도적으로 생략하였다.
이제, 도면들에 관해 상세히 설명하면, 도 4는 단일 칩(411)에 형성된 16Mb 메모리 코어 어레이(410)를 포함하는 EEPROM 반도체 집적 회로 메모리 디바이스의 개략 블럭선도를 보인 것이다. 메모리 코어 어레이(410)는 좌-절반 섹터(412) 및 우-절반 섹터(414)로 구성된다. 좌-절반 섹터(412)는 16개의 섹터(S400 내지 S415)로 구성된다. 마찬가지로, 우-절반 섹터 어레이(414)는 16개의 섹터(S416 내지 S431)로 구성된다. 섹터(S40-S431) 각각은 512개의 로우 및 1024개의 컬럼에 배열되는 512Kbit 데이터를 저장한다. 복수의 섹터(S400-S431)는 칩(411) 전체에 걸쳐 개별적으로 위치된다. 따라서, 한 코너 섹터(예컨대, 섹터(S424))와 다른 코너 섹터(예컨대, 섹터(S423))간의 거리는 매우 길다. 또한, 전압 부스팅 회로(416)가 칩(411)의 좌측하부에 제공되어 워드라인 공급 전압 VPXG를 발생시킨다. 이 워드라인 공급 전압 VPXG는 로우 디코더(18) 및 워드라인 드라이버(도시 않됨)를 통해 메모리 코어 어레이(410)의 다양한 섹터들에 있는 적절한 워드라인들에 공급된다. 부스팅 회로(416)로부터의 워드라인 공급 전압 VPXG는 입력 전원 전위 VCC 이상으로 상승된다. 기준 셀 미니-어레이 또는 기준 섹터(420)가 부스팅 회로(416) 부근에 위치된다. 기준 섹터(20)는 로우 및 컬럼(예컨대, 20×20)에 배열되는 복수의 기준 셀을 포함한다. 또한, 메모리 코어 셀을 포함하는 섹터의 위치에 관계없이, 기준 셀 섹터의 워드라인 전압을 메모리 코어 셀의 워드라인 전압으로 트래킹하는 본 발명의 트래킹 구조가 제공된다.
본 발명의 트래킹 구조 및 그 동작을 상세히 설명하기에 앞서, 본 발명의 원리 및 배열들을 이해하는데 도움이 되도록, 도 1의 EEPROM 메모리 디바이스에서의 판독을 수행하는 동작 및 도 2 및 3과 관련하여 이 판독 수행에 있어서의 문제점에 대해 먼저 설명하기로 한다.
도 1 및 도 2에서 볼 수 있는 바와 같이, 선택된 "부근" 섹터(S23)의 경우에서의 판독 동작 모드 동안, 부스팅 회로(16)로부터의 곡선(202)의 부스팅된 전압 VPXG는 시간(t1)에서 시작하여 입력 공급 전위 VCC 이상으로 상승하게 된다. 기준 섹터(20)가 부스팅 회로(16) 부근에 위치되기 때문에, 기준 워드라인 WLR 상의 곡선(204)의 기준 워드라인 전압이 부스팅된 전압 VPXG를 따르게 되어 사실상 그 부스팅된 전압 VPXG와 같게 될 것이다. 비록 "부근" 섹터(S23)는 기준 섹터(20) 보다 부스팅 회로(16)로부터 멀리 떨어져 위치하지만, 워드라인 WLN 상에서의 곡선(206)의 워드라인 전압 VPXG1은 여전히 상기 부스팅된 전압 VPXG와 사실상 같게 될 것이다. 또한, 실제 판독 동작이 발생하는 시간(t2)에서, 기준 워드라인 전압과 "부근" 섹터 워드라인 전압 VPXG1 사이에 약간의 차이 X 만이 존재한다. 이는 허용할 수 있는 조건이며, 판독에 있어 에러를 야기하지 않는다.
도 1 및 도 3에서 볼 수 있는 바와 같이, 선택된 "먼" 섹터(S24)의 경우의 판독 동작 모드 동안, 부스팅 회로(16)로부터의 곡선(302)의 부스팅된 전압 VPXG는 시간(t3)에서 시작하여 공급 전위 VCC 이상으로 다시 상승하게 될 것이다. 기준 섹터(20)가 부스팅 회로(16) 부근에 위치되기 때문에, 워드라인 WLR 상의 곡선(304)의 기준 워드라인 전압이 다시 부스팅된 전압 VPXG을 따르게 되어 상기 부스팅된 전압 VPXG와 사실상 같게 될 것이다. 그러나, "먼" 섹터는 부스팅 회로(16)로부터 매우 멀리 떨어져 위치하기 때문에, 섹터 코어 워드라인 WLF 상의 곡선(306)의 워드라인 전압 VPXG 2는 상기 부스팅된 전압 VPXG를 따르지 않게 된다. 그 이유는 섹터 워드라인과 기준 워드라인으로부터 부스팅 회로로의 경로에서 저항 및 용량의 비정합 때문이다.
또한, 실제 판독이 발생하는 시간(t4)에, 기준 워드라인 전압과 섹터 워드라인 전압 VPXG2 사이에서 큰 차이(Y)가 나타나게 된다. 결과적으로, 이 전압 차이는 판독 동작시 사용되는 감지 회로에서 낮은 감지 마진이 생성되기 때문에 판독시에 에러를 야기하게 될 것이다. 따라서, 도 1에서 수행되는 판독 동작은 섹터 워드라인 전압으로의 기준 워드라인 전압의 트래킹이 없음으로 해서 판독 에러가 생성되는 단점을 갖게 될 것이다.
여기서 사용되는 용어 "마진"은 메모리 코어 비트라인과 기준 비트라인과의 사이에 존재하는 전류들의 차이를 정의한다. 다시 말해서, 감지 증폭기가 상기 차이를 신뢰할만하게 증폭할 수 있도록, 그전에 상기 차이가 있는 전류들 사이에서 적절한 "마진"이 형성되어야 한다. 또한, 비트라인 전류는 트랜지스터 셀의 드레시홀드 전압과 워드라인 전압 사이의 차이에 비례하게 될 것이다. 따라서, 만일 어느 섹터에 있는 메모리 셀에 인가되는 워드라인 전압이 감소하며, 이 전류 차이는 매우 작아지며, 그럼으로써 판독 에러를 야기하게 될 것이다.
이러한 점에서, 본 발명의 발명자들은 섹터 위치에 무관하게, 칩 전체에 걸쳐 기준 및 섹터 코어 워드라인 전압들을 정합하기 위한 워드라인 트래킹 구조를 개발하였다. 다시 말해서, 기준 섹터(420)와 관계하는 기준 워드라인 WLR 상의 전압과 "먼" 섹터 또는 이들 간의 어떤 섹터와 관계하는 섹터 코어 워드라인 WLF 상의 전압 간의 전압차가 선택된 섹터의 위치와 관계없이 작게 유지될 것이다. 그러므로, 어레이에서 어떤 섹터를 판독할 때 감지 마진이 충분하게 됨으로써, 그 어떤 에러도 회피할 수가 있다. 이는 기준 워드라인 전압이 섹터 위치에 무관하게 섹터 코어 워드라인 전압을 트래킹하기 때문이다.
본 발명의 이와 같은 트래킹 구조는 VPXG 컨덕터의 길이를 훨씬 더 연장시켜, 부스팅 회로(16)로부터 이를 부스팅 회로(16)에 인접한 위치로 다시 귀환시킴으로써 성취될 수 있다. 다음으로, 부스팅 회로(16)의 출력 노드 (N1)와 기준 워드라인 WLR과 관계하는 기준 섹터(20)의 입력 간의 컨덕터 라인은 단절된다. 따라서, 연장된 VPXG 컨덕터 라인의 말단은 기준 섹터의 입력에 연결된다.
이제 도 4에 관하여 설명하면, 트래킹 구조는 제 1 단(424) 및 제 2 단(426)을 갖는 연장된 제 2 의 VPXG 컨덕터 라인(422)을 포함한다. 제 2 컨덕터 라인(422)의 제 1 단(424)은 노드(N3)에서 원래의 제 1 VPXG 컨덕터 라인(421)의 말단에 연결된다. 원래의 VPXG 컨덕터 라인(421)의 말단은 "먼" 섹터(S424)와 관계하는 섹터 워드라인에 인접하게 위치된다. 컨덕터 라인(422)의 제 2 단(426)은 노드(N4)에서 기준 섹터(420)에 연결된다. 도 1의 종래 기술과는 달리, 부스터 회로(416)의 출력에서의 노드(N1)는 노드(N4) 즉, 기준 섹터(420)의 입력에 연결되지 않는다. 이와 같은 변형으로, 노드(N4)의 기준 워드라인 WLR 상의 기준 워드라인 전압은, 섹터의 위치에 관계없이 노드(N3)의 섹터 워드라인 WLF 상의 섹터 코어 워드라인 전압 VPXG2을 밀접하게 트래킹하게 된다.
도 4 및 도 5에서 볼 수 있는 바와 같이, 선택된 "부근 섹터(S423)의 경우에 있어 판독 동작 모드시, 부스팅 회로(416)로부터의 곡선(502)의 부스팅된 전압 VPXG는 시간(t5)에서 시작하여 전원 전위 VCC 이상으로 다시 상승하게 될 것이다. 주목되는 사항으로, 기준 워드라인 WLR 상의 곡선(504)의 기준 워드라인 전압은 부스팅된 전압 VPXG를 따르지 않을 것이다. 노드(N1)와 노드(N4) 간의 연결 단절 및 제 2 VPXG 컨덕터 라인(422)의 추가로 인하여, 부스팅된 전압 VPXG는 노드(N4)에 도달되도록 컨덕터(421) 및 (422)를 통해 흘러야만 한다. 볼 수 있는 바와 같이, 곡선(504)의 기준 워드라인 전압이 이제 워드라인 WLN 상의 곡선(506)의 워드라인 전압(VPXG1)을 따르게 되어 이 전압과 사실상 같게 될 것이다. 또한, 실제 판독시 발생하는 시간(t6)에서, 기준 워드라인 전압과 "부근" 섹터 워드라인 VPXG1 사이에 작은 차이(X1)가 여전히 존재하게 된다.
도 4 및 도 6에서 볼 수 있는 바와 같이, 선택된 "먼" 섹터(S424)의 경우에 판독 동작 모드 동안, 부스터 회로(416)로부터의 곡선(602)의 부스팅된 전압 VPXG는 다시 시간(t7)에서 시작하여 전원 전위 VCC 이상으로 상승하게 될 것이다. 그러나, 이때에는 곡선(604)의 기준 워드라인 전압이 곡선(606)의 섹터 워드라인 전압(VPXG2)을 따르게 되어, 이 전압과 사실상 같게 될 것이다. 실제 판독이 발생하는 시간(t8)에서, 기준 워드라인 전압과 "먼" 섹터 워드라인 전압 사이에 작은 차이(Y1)이 나타난다. 결과적으로, 판독 모드 동안 에러 발생 가능성이 제거된다.
본 발명에서, 기준 워드라인(WLR) 상의 전압은 섹터 코어 워드라인 WLF 상의 전압을 따르게 되는데, 이는 선택된 섹터(S424)와 관계되는 캐패시터(CS)로부터의 용량 부하가 기준 섹터(420)와 관계되는 캐패시터(CS)로부터의 용량 부하(기준 미니-어레이의 등가 용량) 보다 매우 크다는 사실 때문이다. 그러므로, 연장된 VPXG 컨덕터 라인(42)을 따라 진행되는 신호의 지연은 제 1 VPXG 컨덕터 라인(421)을 따르는 지연보다 상당히 적게 된다. 결과적으로, 컨덕터(42)와 관계되는 저항 부하(R1)를 통하는 지연은 시정수 R1CS 에 의해 지배(dominate)되게 된다.
당업자이면 만일 캐패시터 CS가 컨덕터(421)를 따라 분기 연결되면(예컨대, 섹터(S420)가 선택되면), 노드(N2)로부터 섹터(S420)로의 저항 길이는 시정수 R1aCS에 의해 지배되는 결과적인 지연을 갖는 R1a의 값으로 간주될 수 있음을 잘 알 수 있을 것이다. 이 경우에, 저항 부하(R2)의 실제 값은 선택된 섹터(S420)의 지점을 넘어 연장되는 저항 부하(R2)와 (R1)의 부분 때문에 그 저항들의 합이 될 것이다.
그러나, 상기한 바와 같이, R1a에서의 대부분의 값의 경우에, 지연이 시정수 R1aCS에 의해 지배되고, 그리고 노드(N4)에서의 전압은 비교적 짧은 시정수 R2CR로 인해 상기 선택된 섹터 워드라인 전압을 밀접하게 따를 것이다. 결과적으로, 컨덕터(42)를 따르는 캐패시터(CS)의 그 어떤 위치에 대해서도 노드(N4)에서의 전압은 시정수 R1aCS가 지배하기 때문에 상기 선택된 섹터 워드라인 전압을 사실상 따르게 될 것이다.
도 7은 도 1과 도 4의 "먼" 섹터에 대한 판독 모드 동안 기준 워드라인 전압의 파형과 섹터 코어 워드라인 전압의 파형을 보인 것이다. 도 1의 종래 기술에서 "먼" 섹터에 대한 판독 동작시 곡선(702)은 기준 워드라인 전압을 나타내며, 곡선(704)은 섹터 코어 워드라인 전압을 나타낸다. 곡선(702)과 곡선(704)을 비교해보면, 이들 사이의 차이(W)는 기준 워드라인 전압과 섹터 코어 워드라인 전압 사이에 존재하는 큰 전압 차이를 나타냄을 알 수 있을 것이다. 다른 한편으로, 도 4의 본 발명의 "먼" 섹터에 대한 판독 동작시 곡선(706)은 기준 워드라인 전압을 나타내고 곡선(708)은 섹터 코어 워드라인 전압을 나타낸다. 곡선(706)과 곡선(708)을 비교해보면, 이들 사이의 차이(W1)은 기준 워드라인 전압과 섹터 코어 워드라인 전압 사이에 존재하는 매우 작은 전압 차이를 나타냄을 알 수 있을 것이다.
도 8은 부스팅 회로(416)와 "먼" 섹터와 관계되는 섹터 워드라인과의 사이의 도 4의 원래의 제 1 VPXG 컨덕터 라인(421)과의 사이의 연장된 VPXG 컨덕터 라인에 존재하는 저항 및 기생 용량과 그리고 먼 섹터와 관계되는 섹터 워드라인 WLF와 기 준 섹터(420)와 관계되는 기준 워드라인(WLR)과의 사이의 연장된 VPXG 컨덕터 라인에 존재하는 저항 및 기생 용량을 예시하는 개략 회로선도이다. 본 발명의 연장된 VPXG 컨덕터 라인을 추가함으로써, 노드(N3)와 노드(N4)간 경로에서의 지연 특성 또는 시정수는 노드(N1)와 노드(N3) 간의 원래의 VPXG 컨덕터 라인(421)에서 보다 작아지게 된다.
상기 설명으로부터, 본 발명은 플래시 EEPROM 메모리 셀에 이용하기 위한, 섹터 위치에 관계없이 칩 전체에 걸쳐 기준 워드라인 전압과 섹터 코어 워드라인 전압을 정합시키기 위해 복수의 섹터로 분리된 워드라인 트래킹 구조를 제공하는 것임을 알 수 있을 것이다. 본 발명의 워드라인 트래킹 구조는 "먼" 섹터의 섹터 워드라인과 기준 셀 미니-어레이 사이에 동작시 연결되는 제 2 VPXG 컨덕터 라인을 포함한다. 이 VPXG 컨덕터 라인은 부스터 회로의 출력과 "먼" 섹터의 섹터 워드라인 사이에 동작시 연결되는 제 1 VPXG 컨덕터 라인에서보다 실질적으로 작은 시정수를 갖는다.
지금까지 본 발명의 바람직한 실시예로 고려되는 것에 대해 예시 및 설명을 하였지만은 당업자이면 본 발명의 범주내에서 다양한 변형 및 수정이 가해질 수 있고 예시된 구성 요소들은 이들의 등가물로 대체될 수 있음을 알 수 있을 것이며, 또한 본 발명의 범주 내에서 본 발명의 특정 상황 및 가르침에 맞도록 많은 수정이 가해질 수 있음을 알 수 있을 것이다. 그러므로, 본 발명은 본 발명을 수행하는데 최상의 모드로서 개시된 특정 실시예에 국한되지 않고 첨부한 특허 청구의 범위 내에서 응용가능한 모든 실시예를 포괄하도록 의도된 것이다.

Claims (4)

  1. 플래시 EEPROM 메모리 셀들의 어레이를 포함하는 반도체 메모리 디바이스에 있어서,
    섹터 위치에 관계없이 칩 전체를 통해 기준 및 섹터 코어 워드라인 전압들을 정합시키는 워드라인 트래킹 구조와;
    복수의 섹터(S400-S431)로 분리되는 복수의 메모리 코어 셀을 갖는 메모리 어레이(410)와, 여기서 상기 각 섹터는 워드라인들의 로우와 이 워드라인의 로우와 교차하는 비트라인들의 컬럼에 배열된 메모리 코어 셀을 내부에 가짐과 아울러 칩 전체 영역에 걸쳐 개별적으로 위치하며;
    기준 코어 워드라인들의 로우와 기준 비트라인들의 컬럼에 배열된 복수의 기준 코어셀을 갖는 기준 셀 미니-어레이(426)와;
    상기 복수의 섹터들중 하나에서 임의의 섹터 워드라인들을 선택하는 로우 디코더 수단(418)과;
    판독 동작 모드시 상기 로우 디코더 수단을 통해 상기 선택된 워드라인들을 구동하기 위한 전원 전위보다 높게 되도록 부스팅된 워드라인 공급 전압을 발생하여 상기 기준 코어 워드라인을 구동하는 부스터 회로 수단(416)과;
    여기서, 상기 부스터 회로 수단과 상기 기준 셀 미니-어레이는 상기 칩 부분에 물리적으로 서로 밀접하게(closely) 위치하고, 상기 복수의 섹터들중 하나는 물리적으로 상기 부스터 회로 수단 부근에 위치되어 "부근" 섹터를 정의하며, 상기 복수의 섹터들중 다른 하나는 물리적으로 상기 부스터 회로 수단으로부터 멀리 떨어져 위치되어 "먼" 섹터를 정의하며;
    상기 부스터 회로 수단의 출력과 상기 "먼" 섹터의 섹터 워드라인들 사이에 동작시 연결되는 제 1 컨덕터 수단(421)과; 그리고
    상기 "먼" 섹터의 섹터 워드라인과 상기 기준 셀 미니-어레이 사이에 동작시 연결되는 제 2 컨덕터 수단(422)을 포함하며,
    상기 제 2 컨덕터 수단은 상기 제 1 컨덕터 수단에서 보다 작은 지연 특성을 가짐으로써, 상기 기준 미니-어레이에 관계되는 기준 워드라인 전압은 상기 선택된 섹터에 관계없이 판독 동작시 상기 섹터 워드라인 전압을 밀접하게 트래킹하게 되는 것을 특징으로 하는 반도체 메모리 디바이스.
  2. 제 1 항에 있어서, 상기 제 2 VPXG 컨덕터 수단은 시정수 R2CR로 정의되는 지연 특성을 가지며, 여기서 R2는 그의 저항 부하, CR은 기준 셀 미니-어레이의 용량 부하인 것을 특징으로 하는 반도체 메모리 디바이스.
  3. 제 2 항에 있어서, 상기 제 1 VPXG 컨덕터 수단은 시정수 R1CS로 정의되는 지연 특성을 가지며, 여기서 R1은 그의 저항 부하, CS는 상기 선택된 섹터의 용량 부하인 것을 특징으로 하는 반도체 메모리 디바이스.
  4. 제 3 항에 있어서,상기 용량성 부하 CR은 그 어떤 선택된 섹터에 대해서도 상기 용량 부하 CS 보다 적은 것을 특징으로 하는 반도체 메모리 디바이스.
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