JP2011159355A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】読み出し回路13は、メモリセルMCのセル電流Icellを電圧データVdataに変換する電流電圧変換回路20と、電圧データVdataと基準電圧Vrefを比較するセンスアンプ30を備える。電流電圧変換回路20はメモリセルMCにビット線BLjを介して接続された可変負荷抵抗を含んで構成される。可変負荷抵抗は、負荷抵抗であるPチャネル型のMOSトランジスタT11,T14,T17と、スイッチング回路を構成するPチャネル型のMOSトランジスタT13,T16,T19を含んで構成される。
【選択図】図3
Description
図1は、半導体記憶装置100の概略図である。図示のように、メモリアレイ領域10において、複数のビット線BL0〜BLnがY方向に延びており、Y方向と直交するX方向に、複数のワード線WL0〜WLm、複数のソース線SL0〜SLmが延びている。複数のビット線BL0〜BLnと複数のワード線WL0〜WLmの各交差点に対応して、複数のメモリセルMCが設けられている。
メモリセルMCの具体的な構成例について、図2を参照して説明する。このメモリセルMCは、スプリットゲート型であり、半導体基板101上に所定間隔を隔てて形成されたドレイン113及びソース114の間にチャネル115が形成されている。チャネル115の一部上からソース114の一部上にゲート絶縁膜105を介して延在するフローティングゲート109が形成されている。フローティングゲート109の上部及び側部を、トンネル絶縁膜110を介して被覆し、かつドレイン113の一部上に延在したコントロールゲート112が形成されている。
次に、本発明の特徴である読み出し回路13の構成を図3に基づいて説明する。読み出し回路13は、電流電圧変換回路20(プリセンスアンプ)、センスアンプ30(メインセンスアンプ)及び回路切り離し用のNチャネル型のMOSトランジスタT20を含んで構成される。
次に、読み出し回路13の動作例を図5及び図6に基づいて説明する。
が固定される。その後、ロウアドレス信号、カラムアドレ信号が確定すると、ロウアドレスデコーダ12、カラムアドレスデコーダ11によって選択されるアドレスが確定する。つまり、ビット線BLjはデータ線DLに接続され、ワード線WLiはHレベル(読み出し電圧レベル)に設定される。
13 読み出し回路 14 書き込み回路 15 制御回路
20、20A 電流電圧変換回路 30 センスアンプ
100 半導体記憶装置 101 半導体基板
105 ゲート絶縁膜 109 フローティングゲート
109a 突起部 110 トンネル絶縁膜
112 コントロールゲート 113 ドレイン
114 ソース 115 チャネル
Claims (8)
- ビット線と、
前記ビット線に接続され、電気的にデータの書き込み及び読み出しが可能であり、当該データに応じたセル電流を前記ビット線に流すメモリセルと、
前記メモリセルに前記ビット線を介して接続され、前記ビット線に流れる前記セル電流を電圧データに変換する電流電圧変換回路と、
前記電圧データと基準電圧とを比較するセンスアンプと、を備え、
前記電流電圧変換回路は前記メモリセルに前記ビット線を介して接続された可変負荷抵抗を含んで構成されたことを特徴とする半導体記憶装置。 - 前記可変負荷抵抗は、複数のMOSトランジスタと、前記複数のMOSトランジスタの各トランジスタを前記メモリセルに選択的に接続するスイッチング回路と、を備えることを特徴とする請求項1に記載の半導体記憶装置。
- 前記スイッチング回路は、前記ビット線と前記MOSトランジスタのドレインとの間に接続された第1のスイッチング素子を備えることを特徴とする請求項2に記載の半導体記憶装置。
- 前記スイッチング回路は、前記ビット線と前記MOSトランジスタのゲートの間に接続された第2のスイッチング素子を備えることを特徴とする請求項3に記載の半導体記憶装置。
- 前記可変負荷抵抗は、複数の抵抗と、前記複数の抵抗の各抵抗を前記メモリセルに選択的に接続するスイッチング回路と、を備えることを特徴とする請求項1に記載の半導体記憶装置。
- 前記スイッチング回路は、前記抵抗に直列接続されたアナログスイッチで形成されることを特徴とする請求項5に記載の半導体記憶装置。
- 前記基準電圧は、前記センスアンプの入力動作電圧範囲の中心又はその近傍に設定されることを特徴とする請求項1乃至6のいずれかに記載の半導体記憶装置。
- 前記可変負荷抵抗の抵抗値は、通常の読み出し時には第1の抵抗値に設定され、前記メモリセルに正常にデータが書き込まれたか否かを判定するベリファイ読み出し時には、前記抵抗値と異なる第2の抵抗値に設定されることを特徴とする請求項1乃至7のいずれかに記載の半導体記憶装置。
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