KR102636041B1 - 메모리 셀 독출 회로 - Google Patents

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Abstract

본 게시의 다양한 실시예들은 임베디드 메모리에 저장된 데이터 값을 고속으로 독출할 수 있는 독출 회로에 관한 것으로, 임베디드 메모리 셀에 저장된 값을 독출하기 위한 독출 회로는 독출하고자 하는 메모리 셀이 연결된 비트 라인을 선택하는 비트 라인 선택부, 상기 선택된 비트 라인에 연결된 복수의 메모리 셀의 공통 소스(source)를 제2 전원에 연결하는 소스 스위치부, 기준 전류를 생성하여 제공하는 전류 소스부, 상기 전류 소스부에서 생성한 기준 전류를 미러링하여 센싱부에 제공하는 전류 미러부, 상기 비트 라인에 흐르는 전류를 센싱하여 출력 전압을 생성하는 상기 센싱부, 상기 센싱부의 출력 전압에 기초하여 독출하고자 하는 메모리 셀에 저장된 값이 '0'인지 '1'인지를 판단하는 비교 판정부를 포함할 수 있다.

Description

메모리 셀 독출 회로{Circuit for Reading Data of a Memory Cell}
본 게시의 다양한 실시예들은 메모리 셀 독출 회로에 관한 것으로, 좀 더 상세하게는 임베디드 메모리에 저장된 데이터 값을 고속으로 독출할 수 있는 독출 회로에 관한 것이다.
임베디드 메모리(embedded memory)는 칩에 로직 코어와 함께 통합되어 있는 메모리를 말한다. 임베디드 메모리를 사용하면 외부 메모리 칩의 사용을 줄여, 공간의 크기를 줄일 수 있고, 외부 메모리를 사용하는 것에 비하여 더 빠르게 데이터를 저장하거나 읽을 수 있고, 전력 소비 또한 줄일 수 있어, 최근 많은 IP(intellectual property)에서 사용되고 있다.
임베디드 메모리의 일종으로 플래시(flash) 메모리와 같은 비휘발성 메모리도 널리 사용되고 있으며, 이러한 비휘발성 메모리는 저장하는 데이터 값에 따라 상이한 전류 량을 제공하는 저장 소자가 사용될 수 있다. 이에 따라, 저장 소자로부터 데이터를 독출하기 위해서는 독출 시에 저장 소자가 출력하는 전류의 크기를 판단하여 저장 소자에 저장된 데이터의 값을 결정할 수 있다.
이때, 임베디드 메모리의 효율성을 극대화하기 위해서는 저장 소자에 저장된 데이터의 독출 속도를 가능한 빠르게 할 필요가 있는데, 종래의 독출 방식은 독출 속도에 있어서 개선이 필요하다.
따라서, 본 게시의 다양한 실시 예들은 임베디드 메모리의 저장 소자에 저장된 데이터 값을 독출하는 독출 회로에 있어서 종래의 방식에 비하여 독출 속도를 증가시킨 독출 회로를 제공하고자 한다.
본 문서에서 이루고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 게시의 다양한 실시 예들에 따르면, 임베디드 메모리 셀에 저장된 값을 독출하기 위한 독출 회로는 독출하고자 하는 메모리 셀이 연결된 비트 라인을 선택하는 비트 라인 선택부, 상기 선택된 비트 라인에 연결된 복수의 메모리 셀의 공통 소스(source)를 제2 전원에 연결하는 소스 스위치부, 기준 전류를 생성하여 제공하는 전류 소스부, 상기 전류 소스부에서 생성한 기준 전류를 미러링하여 센싱부에 제공하는 전류 미러부, 상기 비트 라인에 흐르는 전류를 센싱하여 출력 전압을 생성하는 상기 센싱부, 상기 센싱부의 출력 전압에 기초하여 독출하고자 하는 메모리 셀에 저장된 값이 '0'인지 '1'인지를 판단하는 비교 판정부를 포함할 수 있다.
본 게시의 다양한 실시 예들은 임베디드 메모리에서의 독출 속도를 증가시킬 수 있다.
본 게시의 다양한 실시 예들은, 임베디드 메모리의 독출 속도를 증가시켜 전체 칩의 동작 속도를 개선시킬 수 있다.
본 게시물에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 게시가 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 종래 기술에 따른 임베디드 메모리 셀의 독출 회로를 도시한 도면이다.
도 2는 본 게시의 다양한 실시 예들에 따른 임베디드 메모리 셀의 독출 회로를 도시한 도면이다.
도 3은 본 게시의 다양한 실시 예들에 따른 센싱부를 포함하는 임베디드 메모리 셀의 독출 회로를 도시한 도면이다.
도 4는 본 게시의 다양한 실시 예들에 따른 활성 부하부의 효과를 도시한 도면이다.
도 5는 본 게시의 다양한 실시 예들에 따른 비트 라인 선택부에서 하나의 MOSFET만을 사용한 경우와 복수의 MOSFET를 사용한 경우의 비교 결과를 도시한 도면이다.
도 6은 본 게시물의 다양한 실시 예들에 따른 임베디드 메모리 셀에 저장된 값을 독출하기 위한 독출 회로가 포함된 임베디드 플래시 메모리의 블럭도이다.
도면의 설명과 관련하여, 동일 또는 유사한 구성요소에 대해서는 동일 또는 유사한 참조 부호가 사용될 수 있다.
이하 다양한 실시 예들이 첨부된 도면을 참고하여 상세히 설명된다. 도면 부호에 관계없이, 동일 또는 유사한 구성요소에 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략할 수 있다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 '연결되어' 있다거나 '접속되어' 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 '직접 연결되어' 있다거나 '직접 접속되어' 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 명세서에서 사용되는 용어들은 본 명세서에서 제안하는 부트스트랩 다이오드, 반도체 소자, 반도체 소자의 제조 방법에서의 기능을 고려하여 정의된 용어들로서 각 용어들의 정의는 본 명세서에 기재된 것이 우선되며, 본 명세서에 그 정의가 기재되지 않은 용어들은 공지의 용어로서 통상의 기술자가 이해하고 인식하는 것으로 정의될 수 있다.
도 1은 종래 기술에 따른 임베디드 메모리 셀의 독출 회로를 도시한 도면이다.
도 1은 메모리 셀(memory cell, MC)(16)에 저장되어 있는 값을 독출하기 위한 센싱 증폭기(sensing amplifier)이다.
선택된 메모리 셀(16)에 저장된 값을 독출하기 위해서는, 독출 동작 전에 선택된 메모리 셀(16)의 방전 TR(discharge transistor)(21)을 턴-온(turn on)시켜 비트 라인(bit line) 전압을 방전하여야 한다. 그 뒤에 프리차지(precharge) 트랜지스터(41)를 턴-온(turn-on)하여 선택된 메모리 셀(16)의 비트 라인을 일정 전압으로 프리차지하게 된다. 프리차지 동작 중 비트 라인 전압이, 일정 전압 이상으로 올라가지 않게 하기 위하여, 프리차지 전압 클램프부(17)에서 클램프 전압(VCLAMP)을 생성한다. 비트 라인 클램프 트랜지스터(42)에 의해, 프리차지가 완료된 후의 비트 라인 전압은, 일정한 전압 레벨을 가지게 된다.
메모리 셀(MC)의 상태가 제1 상태(예: '0'을 나타내는 상태, 메모리 셀의 전류가 일정값 이상으로 흐르는 상태)인 경우, 메모리 셀(MC)에 게이트 전압(MG)이 가해짐에 따라 전류가 일정값 이상으로 흐르게 되고, 프리차지된 비트 라인 전압이 내려가기 된다. 이에 따라, 차동 증폭기(differential amplifier)의 입력 전압(VC)이 내려가게 되고, 차동 증폭기의 노드(IDET)는 '1'(high)이 되고, 이를 인버터(inverter)(48)로 반전시킨 출력(SAOUT)은 '0'(low)이 된다.
반대로 메모리 셀(MC)의 상태가 제2 상태(예: '1'을 나타내는 상태, 메모리 셀의 전류가 일정값 이하로 흐르는 상태)인 경우, 메모리 셀(MC)에 게이트 전압(MG)이 가해짐에 따라 전류가 일정값 이하로 흘러, 프리차지된 비트 라인 전압이 유지된다. 이에 따라, 차동 증폭기(differential amplifier)의 입력 전압(VC)도 유지되고, 차동 증폭기의 노드(IDET)는 '0'(low)이 되고, 이를 인버터(inverter)(48)로 반전시킨 출력(SAOUT)은 '1'(high)이 된다.
독출하고자 하는 복수의 메모리 셀(MC)의 상태가 독출하는 순서에 따라 제1 상태('0') -> 제2 상태('1') -> 제1 상태('0') -> 제2 상태('1')가 반복된다면, 차동 증폭기의 입력 전압(VC)의 진폭이 커서 빠른 독출 동작이 어려울 수 있다.
본 게시는 상술한 상황에서도 빠른 독출 동작이 가능하도록 하는 독출 회로를 제안한다.
도 2는 본 게시의 다양한 실시 예들에 따른 임베디드 메모리 셀의 독출 회로를 도시한 도면이다. 본 발명에서 독출 회로란 메모리 셀의 데이터가 '0' 인지 '1'인지 판명하기 위한 독출(read) 동작과 관련된 감지 증폭기(sense amplifier) 회로를 말한다.
도 2를 참조하면, 임베디드 메모리 셀(180)에 저장된 값을 독출하기 위한 독출 회로(100)는 전류 소스부(110), 전류 미러부(120), 비트 라인 규제부(130), 비교 판정부(140), 비트 라인 선택부(150), 소스 스위치부(160) 및 활성 부하부(170)를 구비할 수 있는 센싱부(190, 도 3 참조)를 포함할 수 있다. 센싱부(190)은 도 3에서 자세히 설명하고자 한다.
전류 소스부(110)는 메모리 셀(180)에 흐르는 전류 값에 따라 '0' 또는 '1'을 판명하기 위해 필요한 기준 전류를 생성하여 제공할 수 있다. 예를 들면 정전류 전원(I1)에 의하여 기준 전류를 생성할 수 있다.
전류 미러부(120)는 전류 소스부(110)에서 생성한 기준 전류를 미러링하여 센싱 증폭부의 기준 전류를 만들 수 있다. 일 실시 예에 따라, 전류 미러부(120)는 제1 P형 MOSFET(MOS field effect transistor)(P0) 및 제2 P형 MOSFET(P1)를 포함할 수 있다. 제1 P형 MOSFET(P0)이 드레인(drain)과 게이트(gate)는 정전류 전원(I1)과 연결되고, 소스(source)는 제1 전원(VDDM)과 연결될 수 있다. 제1 전원(VDDM)은 고전압(예: 5V, 3.3V)일 수 있다. 제1 전원(VDDM)은 동작 전압 또는 동작 전원일 수 있다. 제2 P형 MOSFET(P1)의 소스도 제1 전원(VDDM)과 연결되고, 게이트는 제1 P형 MOSFET(P0)의 게이트와 연결되고, 드레인은 센싱부(190, 도 3 참조)로 동작할 수 있다. 센싱부(190, 도 3참조)에 활성 부하부(170)가 구비되는 경우 활성 부하부(active load)로 동작할 수 있다. 활성 부하부(170)가 제4 P형 MOSFET(P3)로 구성되는 경우, 제2 P형 MOSFET(P1)의 드레인은 제4 P형 MOSFET(P3)의 소스와 연결될 수 있다.
제1 P형 MOSFET(P0) 및 제2 P형 MOSFET(P1)의 게이트에 흐르는 전류가 동일하기 때문에, 제1 P형 MOSFET(P0) 및 제2 P형 MOSFET(P1)의 드레인에 흐르는 전류도 동일할 수 있다. 따라서, 제2 P형 MOSFET(P1)의 드레인에 흐르는 전류는 정전류 전원(I1)에서 제공하는 기준 전류와 동일할 수 있다.
비트 라인 규제부(130)는 독출 동작 시에 제1 전원(VDDM)의 값이 변하여도 메모리 셀(180)의 드레인 전압(비트 라인 전압)이 일정하게 유지되도록 할 수 있다. 일 실시 예에 따라, 비트 라인 규제부(130)는 제3 P형 MOSFET(P2), 제1 N형 MOSFET(N0), 제5 N형 MOSFET(N4)를 포함할 수 있다.
제3 P형 MOSFET(P2)의 소스는 제1 전원에 연결되고, 드레인은 제5 N형 MOSFET(N4)의 드레인 및 제1 N형 MOSFET(N0)의 게이트에 연결되고, 게이트는 제5 N형 MOSFET(N4)의 게이트 및 제1 N형 MOSFET(N0)의 소스와 함께 선택된 비트 라인(BL)에 연결될 수 있다. 제5 N형 MOSFET(N4)의 소스는 제2 전원(VSS)에 연결될 수 있다. 제1 N형 MOSFET(N0)의 드레인은 제4 P형 MOSFET(P3)의 게이트와 드레인이 연결된 지점인 센싱부(190)의 출력(SAMAIN)에 연결될 수 있다. 여기서 제2 전원(VSS)은 저전압(예: 0V) 또는 접지 전압, 접지 전원(ground)일 수 있다. SAMAIN은 센싱부(190)의 출력 전압이다.
선택된 비트 라인(BL)에 전류가 흐르는 경우 비트 라인(BL)의 전압은 '0'('L')이 되고, 이에 따라, 제3 P형 MOSFET(P2)이 턴-온되고, 제5 N형 MOSFET(N4)은 턴-오프 되어 제1 N형 MOSFET(N0)의 게이트에 '1'('H') 전압이 인가된다. 제1 N형 MOSFET(N0)가 턴-온 되면서 비트 라인(BL)이 센싱부(190)와 연결되어 전류가 흐르도록 할 수 있다. 그 결과로 센싱부(190)의 출력(SAMAIN)이 '0'('L')로 되도록 할 수 있다.
반면에, 선택된 비트 라인(BL)에 전류가 흐르지 않는 경우, 비트 라인의 전압은 '1'('H')가 되고, 이에 따라, 제3 P형 MOSFET(P2)는 턴-오프 되고, 제5 N형 MOSFET(N4)는 턴-온 된다. 제1 N형 MOSFET(N0)의 게이트에 '0'('L') 전압이 인가되고, 그에 따라 제1 N형 MOSFET(N0)거 턴-오프 되면서 비트 라인(BL)이 센싱부(190)와 연결되지 않아 전류가 흐르지 않을 수 있다. 그 결과로, 센싱부(190)의 출력(SAMAIN)에서 전압 강하가 발생하지 않아 '1'('H')를 유지하도록 할 수 있다.
비교 판정부(140)는 센싱부(190)에서 독출한 전압에 기초하여 메모리 셀(180)에 저장된 값이 '0'('L')인지 '1'('H')인지 판명할 수 있다. 일 실시 예에 따라, 비교 판정부(140)는 제5 P형 MOSFET(P4), 제6 P형 MOSFET(P5), 제6 N형 MOSFET(N5), 제7 N형 MOSFET(N6) 및 인버터(I2)를 포함할 수 있다.
제5 P형 MOSFET(P4)의 소스는 제1 전원(VDDM)에 연결되고, 게이트는 제1 P형 MOSFET(P0) 및 제2 P형 MOSFET(P1)의 게이트 및 정전류 전원(I1)에 연결되고, 드레인은 제6 N형 MOSFET(N5)의 드레인 및 제7 N형 MOSFET(N6)의 게이트에 연결될 수 있다. 제6 P형 MOSFET(P5)의 소스는 제1 전원(VDDM)에 연결되고, 게이트는 제4 P형 MOSFET(P3)의 게이트 및 드레인에 연결되고, 또한 제1 N형 MOSFET(N0)의 드레인이 연결된 센싱부(190)의 출력(SAMAIN)에 연결될 수 있다. 제6 P형 MOSFET(P5)의 드레인은 제6 N형 MOSFET(N5)의 게이트 및 제7 N형 MOSFET(N6)의 드레인에 연결된다. 제6 N형 MOSFET(N5)의 소스 및 제7 N형 MOSFET(N6)의 소스는 제2 전원(VSS)에 연결될 수 있다. 제6 P형 MOSFET(P5)의 드레인에서의 전압은 인버터(I2)를 거처 출력되고, 인버터(I2)의 출력(SAOUT)은 메모리 셀(180)의 값이 '1'('H') 인지 '0'('L')인지를 판정한 결과가 될 수 있다.
비트 라인 선택부(150)는 독출 동작 시 선택된 비트 라인(BL)만 센싱부(190)와 연결시켜 주는 역할을 한다. 비트 라인 선택부(150)는 NMOS 형태의 복수의 비트 라인 선택 트랜지스터(bit line select transistor)(N20, N21, N22, N23)를 구비한다. 여기서 비트 라인 선택 트랜지스터(N20, N21, N22, N23)를 y 선택 트랜지스터(N20, N21, N22, N23)로 부르기도 한다. 그리고 복수의 비트 라인 선택 트랜지스터(N20, N21, N22, N23) 각각의 게이트에 인가되는 신호를 최대한 빨리 올리기 위하여, 게이트 제어 신호(Vysel10, Vysel11, Vysel12, Vysel13)를 분리하여 공급하도록 할 수 있다. 비트 라인 선택부(150)에 배치된 비트 라인 선택 트랜지스터(N20, N21, N22, N23)에 서로 분리된 게이트 제어 신호를 공급함으로써 게이트 제어 신호의 상승 시간(rising time)을 개선한 것이다. 즉, 비트 라인 선택 트랜지스터(N20, N21, N22, N23)의 게이트 전압이 최대한 빨리 동작 전압에 도달하도록 하기 위해, 각각의 비트 라인 선택 트랜지스터(N20, N21, N22, N23)의 게이트 제어 신호(ysel10, ysel11, ysel12, ysel13)를 분리하여 공급하였다.
비트 라인 선택부(150)는 서로 병렬된 연결된, 복수의 비트 라인 선택 트랜지스터(N20, N21, N22, N23)를 구비한 경우, 하나의 트랜지스터만 있는 경우에 비해, 1/4 게이트 전압만 도달하여도, 비트 라인(BL)에 전류가 공급될 수 있도록 할 수 있다. 만약 서로 병렬 연결된 5개의 비트 라인 선택 트랜지스터가 존재하는 경우, 도달해야 할 게이트 전압은 1/5로 줄어들 수 있다. 메모리 셀의 비트 라인(BL)을 최대한 빨리 프리차지하기 위해 비트 라인 선택 트랜지스터(N20, N21, N22, N23)의 게이트 제어 신호들을 분리한 것이다.
비트 라인 선택부(150)는 독출 동작 시에 선택된 비트 라인(BL)만 센싱부(190)와 연결시켜 줄 수 있다. 일 실시 예에 따라 비트 라인 선택부(150)는 복수의 스위치를 포함할 수 있다. 도 2의 예를 참조하면, 비트 라인 선택부(150)는 제2 N형 MOSFET(N1), 제20 N형 MOSFET(N20), 제21 N형 MOSFET(N21), 제22 N형 MOSFET(N22), 제23 N형 MOSFET(N23)를 포함할 수 있으나, 반드시 이에 한정되는 것은 아니고 더 작은 수의 MOSFET 또는 더 많은 수의 MOSFET를 사용할 수도 있다. 비트 라인 선택부(150)는 비트 라인 바이어스 전압(bit line bias voltage)을 빠르게 올리기 위해 비트 라인 선택 트랜지스터의 개수를 증가시키는 것이 바람직하다. 또한 비트 라인 선택부(150)는 고속 독출 동작을 위해 비트 라인 선택 트랜지스터의 게이트 제어 신호를 각각 분리하는 것이 바람직하다. 여기서, 제20 N형 MOSFET(N20), 제21 N형 MOSFET(N21), 제22 N형 MOSFET(N22), 제23 N형 MOSFET(N23)은 병렬로 연결되어 동시에 열리거나 동시에 닫혀서, 4개의 MOSFET가 비트 라인(BL)으로 동시에 전류를 공급하도록 하여 독출 동작이 좀 더 빠르게 하도록 할 수 있다.
소스 스위치부(160)는 독출 동작 시 메모리 셀(180)의 전류가 흐를 수 있도록 선택한 비트 라인(BL)을 제2 전원(VSS)에 연결할 수 있다. 일 실시 예에 따라, 소스 스위치부(160)는 제4 N형 MOSFET(N3)을 포함할 수 있다. 제4 N형 MOSFET(N3)의 게이트에는 Vsource 전압이 인가될 수 있다.
도 3은 본 게시의 다양한 실시 예들에 따른 센싱부를 포함하는 임베디드 메모리 셀의 독출 회로를 도시한 도면이다.
도 3과 도2는 동일한 독출 회로를 나타낸 것으로, 센싱부(190)를 표시하기 위해 도 3을 추가하였다. 센싱부(190)은 기본적으로 활성 부하부(170)를 포함한다. 또한 전류 미러부(120)의 제2 P형 MOSFET(P1)과 비트 라인 비교부(130)의 제1 N형 MOSFET(N0)를 더 포함할 수 있다. 그래서 센싱부(190)은 전류 미러부(120) 및 비트 라인 비교부(130)와 중첩되어 배치될 수 있다.
센싱부(190)는 독출 동작 시, 고속에 동작할 수 있도록 출력(SAMAIN) 전압의 상위 값을 낮추고 동작 전압 폭을 줄여줄 수 있는 활성 부하부(170)를 포함할 수 있다. 즉, 활성 부하부(170)는 고속 독출 동작을 할 수 있도록 센싱부(190)의 출력 전압(SAMAIN)의 레벨(level)을 내리고 동작 전압(VDDM)의 폭을 줄여준다. 고속 독출 동작을 위해 센싱부(190)에 활성 부하부(active load)(170)를 추가하여, 메모리 셀 전류에 따른 감지 증폭기(sense amplifier)의 입력 전압의 레벨을 낮추고, 진폭을 줄여서 독출 속도를 개선할 수 있다. 메모리 셀의 독출 동작을 수행하는, 센싱부(190)의 독출 동작을 빠르게 하기 위하여, 센싱부(190)의 출력 전압(SAMAIN)의 변동 폭을 최소화하기 위하여 센싱부(190)의 출력 전압(SAMAIN)에 활성 부하부(170)를 추가한 것이다. 활성 부하부(170)는 MOSFET 대신, 다이오드 구조로 형성할 수도 있다.
일 실시 예에 따라, 활성 부하부(170)는 제4 P형 MOSFET(P3)를 포함할 수 있고, 제4 P형 MOSFET(P3)의 소스는 제2 P형 MOSFET(P1)의 드레인과 연결되고, 게이트와 드레인은 센싱부(190)의 출력(SAMAIN)을 형성할 수 있다. 센싱부(190)의 출력(SAMAIN)은 제1 N형 MOSFET(N0)의 드레인에 연결되어 있어, 선택된 비트 라인(BL)에 흐르는 전류에 기초하여 선택된 비트 라인(BL)과 연결될 수 있다.
독출 동작을 시작하면 전류 소스부(110)의 정전류 전원(I1)에 의하여 기준 전류가 일정하게 흐르게 된다. 그리고 전류 미러부(120)에 의해 센싱부(190)의 P1 및 P3에 기준 전류가 일정하게 흐를 수 있다.
또한, 소스 스위치부(160)의 제4 N형 MOSFET(N3)의 게이트에 입력되는 제어 신호가 'H(high)'가 되고, 선택된 메모리 셀(180)의 게이트에도 일정한 전압(Vwl)이 인가된다.
메모리 셀(180)은 컨트롤 게이트(Control gate, CG), 플로팅 게이트(floating gate), 드레인 영역 및 소스 영역(미도시)를 포함할 수 있다. 메모리 셀(180)의 컨트롤 게이트(Control gate, CG)는 워드 라인(WL)과 전기적으로 연결될 수 있다. 메모리 셀(180)의 드레인 영역 및 소스 영역(미도시)은 각각 비트 라인(BL) 및 소스 라인(SL)과 전기적으로 연결될 수 있다. 소스 라인(SL)은 소스 스위치부(160)와 전기적으로 연결된다. 비트 라인(BL)은 비트 라인 선택부(150)와 전기적으로 연결된다.
선택된 메모리 셀(180)의 동작 전류를 센싱부(190)으로 연결하기 위해 비트 라인 선택부(150)의 제2 N형 MOSFET(N1), 제20 N형 MOSFET(N20), 제21 N형 MOSFET(N21), 제22 N형 MOSFET(N22), 및 제23 N형 MOSFET(N23)들이 턴-온 한다. 그래서 선택된 메모리 셀(180)과 연결된 하나의 비트 라인(BL)에 전류가 흐르고, 이때 메모리 셀(180)의 드레인 전압(비트 라인 전압)은 비트 라인 규제부(130)에 의해 일정하게 유지된다.
메모리 셀(180)에 흐르는 전류량이 기준 전류보다 많을 경우에는 전류 미러부(120)의 제2 P형 MOSFET(P1)의 드레인 전압이 내려가고, 활성 부하부(170)의 제4 P형 MOSFET(P3)의 전압 강하에 의해 제4 P형 MOSFET(P3)의 드레인 전압, 즉 센싱부(190)의 출력(SAMAIN) 전압이 기준 전압(Vref) 보다 낮아 지게 되고 그 결과 비교 판정부(140)의 판단에 의해 출력은 '0'('L(low)')이 된다.
비교 판정부(140)에서 좀더 빠른 독출 속도를 가질 수 있도록 하기 위해, 제6 P형 MOSFET(P5)의 드레인을 제6 N형 MOSFET(N5)의 게이트와 연결한다. 만약 선택된 메모리 셀(180)의 전류가 기준 전류보다 많이 흐르게 되면, 센싱부(190)의 출력(SAMAIN) 전압은 내려간다. 센싱부(190)의 출력(SAMAIN) 전압이 내려 가면, 비교 판정부(140)의 제6 P형 MOSFET(P5)의 게이트의 전압이 내려가면서, 제6 P형 MOSFET(P5)가 턴-온 된다. 제6 P형 MOSFET(P5)의 드레인 전압이 제1 전원(VDDM) 가까이로 올라가게 된다. 이때 제6 P형 MOSFET(P5)의 드레인 전압이, 제6 N형 MOSFET(N5)의 게이트로 인가되면서, 제6 N형 MOSFET(N5)가 턴-온 된다. 제6 N형 MOSFET(N5)의 드레인 전압이, 제2 전원(VSS) 근처로 내려가게 된다. 제6 N형 MOSFET(N5)의 드레인은, 제7 N형 MOSFET(N6)의 게이트와 연결되어 있기 때문에, 제6 N형 MOSFET(N5)의 드레인 전압이 제2 전원 근처로 내려간다. 제7 N형 MOSFET(N6)는 턴-오프(turn off)가 되어 제6 P형 MOSFET(P5)의 드레인 전압을 더 빠르게 제1 전원(VDDM)으로 올리게 된다.
반대로 만약 선택된 메모리 셀(180)의 전류가 기준 전류보다 적게 흐르게 되면, 센싱부(190)의 출력(SAMAIN) 전압은 올라가게 된다. 센싱부(190)의 출력(SAMAIN) 전압이 올라 가면, 비교 판정부(140)의 제6 P형 MOSFET(P5)의 게이트 전압이 기준 전압(Vref)보다 올라가면서 제6 P형 MOSFET(P5)가 턴-오프 되고, 제6 P형 MOSFET(P5)의 드레인 전압은 내려가게 된다. 제6 P형 MOSFET(P5)의 드레인이, 제6 N형 MOSFET(N5)의 게이트와 연결되어 있기 때문에, 제6 P형 MOSFET(P5)의 드레인 전압이 내려가면, 제6 N형 MOSFET(N5)도 턴-오프되고, 제6 N형 MOSFET(N5)의 드레인 전압이 올라가게 된다. 제6 N형 MOSFET(N5)의 드레인은 제7 N형 MOSFET(N6)의 게이트에 연결되어 있다. 제6 N형 MOSFET(N5)의 드레인 전압이 올라가면, 제7 N형 MOSFET(N6)의 게이트 전압이 올라간다. 제7 N형 MOSFET(N6)를 턴-온 되고, 제2 전원(VSS)에 연결된 제7 N형 MOSFET(N6)의 소스를 드레인과 연결시켜, 제7 N형 MOSFET(N6)의 드레인과 연결된 제6 P형 MOSFET(P5)의 드레인 전압을 더 빠르게 내리게 된다. 제6 P형 MOSFET(P5)의 드레인 전압은 인버터(I2)의 입력이 되고 인버터(I2)의 출력이 '1'('H')이 되어 출력(SAOUT)이 '1'('H')이 된다.
도 4는 본 게시의 다양한 실시 예들에 따른 활성 부하부의 효과를 도시한 도면이다.
도 4의 예는 선택된 복수의 메모리 셀이 저장하고 있는 데이터가 순차적으로 '1-->0-->1' 로 변하는 경우에서의 시뮬레이션 결과이다. 여기서 1은 program 동작, 0은 독출 동작을 의미한다.
도 4(a)는 선택된 메모리 셀이 저장하고 있는 데이터가 program operation(1) -> read operation(0)으로 변할 때, SAMAIN 파형이다.
활성 부하부(170)의 제4 P형 MOSFET(P3)가 없는 경우의 센싱부(190)의 출력(SAMAIN) 파형(310)과, 제4 P형 MOSFET(P3)가 있는 경우의 센싱부(190)의 출력(SAMAIN) 파형(320)을 시뮬레이션을 통해 비교한 것이다. 즉, 도면에서 310은 활성 부하부(170)가 없을 때 SAMAIN 파형이다. 320은 활성 부하부(170)가 있을 때 SAMAIN 파형이다.
도 4(a)에서 보듯이, 활성 부하부(170)가 없을 때보다, 활성 부하부(170)가 있는 경우에, 센싱부(190)의 SAMAIN 파형은 더 작아진다. 앞서 언급했듯이, 활성 부하부(170)는 고속 독출 동작을 할 수 있도록 센싱부(190)의 출력 전압(SAMAIN)의 레벨을 내리는 역할을 하기 때문이다.
도 4(b)는 활성 부하부(170)의 제4 P형 MOSFET(P3)가 없는 경우의 비교 판정부(140)의 출력 파형(SAOUT, 340)과, 제4 P형 MOSFET(P3)가 있는 경우의 비교 판정부(140)의 출력 파형(SAOUT, 330)을 시뮬레이션을 통해 비교한 것이다.
활성 부하부(170)가 있는 경우가, 비교 판정부(140)의 출력 파형(SAOUT)이 더 빠르게 나타난다. 비교 판정부(140)의 출력 파형(SAOUT)은, 활성 부하부(170)가 없는 경우보다, 활성 부하부(170)가 있는 경우가, 11ns 더 빠르게 독출 동작을 시작하는 것이다.
한편, 선택된 메모리 셀이 저장하고 있는 데이터가 독출 동작(read operation)(0) -> 프로그램 동작(program operation)(1)으로 변하는 경우에는, 활성 부하부(170)가 있을 때나 없을 때, 약 1ns의 차이로, 그다지 차이가 없음을 알 수 있다. 이는 활성 부하부(170)의 부가에 의하여 센싱부(190)의 출력(SAMAIN) 전압의 동작 범위의 상한은 4.49V에서 3.62V로 줄어든 반면에 하한은 1.86V로 동일하게 두었기 때문이다.
또한, 활성 부하부(170)의 제4 P형 MOSFET(P3)의 폭(width)에 따라 효과가 달라질 수 있는데, 제4 P형 MOSFET(P3)의 크기가 2um/0.5um, 1um/0.5um, 0.5um/0.5um에 따라 변할 때, 선택된 메모리 셀이 저장하고 있는 데이터가 '0->1'로 변하는 경우의 비교 판정부(140)의 출력 전압(SAOUT)은 활성 부하부(170)가 없는 경우보다 각각 3.9ns, 5.5ns, 11.2ns 빨라진다는 결과를 얻었다. 즉, 제4 P형 MOSFET(P3)의 크기가 작아질수록 더 빠른 독출 속도를 가짐을 알 수 있다.
도 5는 본 게시의 다양한 실시 예들에 따른 비트 라인 선택부에서 하나의 MOSFET만을 사용한 경우와 복수의 MOSFET를 사용한 경우의 비교 결과를 도시한 도면이다.
도 5(a)를 참조하면, 하나의 제어 신호를 사용하는 종래의 기술에 비하여, 복수의 MOSFET를 사용하여, 각 MOSFET의 게이트에 서로 상이한 제어 신호를 인가하는 경우, 본 게시에서 제안하는 기술의 게이트 전압(410)이, 종래 기술의 게이트 전압(420)보다 더 빠르게 상승한다.
종래의 기술은 하나의 signal로 하나의 비트 라인 선택 트랜지스터를 턴-온하여 비트 라인으로 전류를 공급하였다. 즉, 하나의 MOSFET만을 포함하고, 하나의 제어 신호를 사용하여 비트 라인에 전류를 공급하였다.
그러나 본 발명에서는, 도 2 또는 도 3에서 보듯이, 하나의 비트 라인(BL)에 4개의 비트 라인 선택 트랜지스터(N20, N21, N22, N23)로 전류를 공급하고 각각의 게이트 제어 신호(ysel10, ysel11, ysel12, ysel13)를 분리한다. 그래서 게이트 전압을 빠르게 올려서 비트 라인 선택 트랜지스터(N20, N21, N22, N23)를 빠르게 턴-온시켰다. 비트 라인 선택 트랜지스터(N20, N21, N22, N23) 개수가 증가되고, 게이트 제어 신호가 각각 분리하였기 때문에, 고속 독출 동작이 가능하다. 즉, 게이트 전압이 빠르게 상승하여 센싱부(190)의 출력(SAMAIN)이 빠르게 올라가서, 고속 독출 동작을 가능하게 한다.
도 5(b)를 참조하면, 종래 기술의 비트 라인 전압(440)보다 본 게시에서 제안하는 기술에 따른 비트 라인 전압(430)이 더 빨리 상승한다.
도 5(c)를 참조하면, 종래의 기술의 센싱부(190)의 출력(SAMAIN)(460)보다 본 게시에서 제안하는 기술에 따른 센싱부(190)의 출력(SAMAIN)(450)이 더 빠르게 올라가서, 고속 독출 동작을 가능하게 할 수 있음을 알 수 있다.
도 6은 본 게시물의 다양한 실시 예들에 따른 임베디드 메모리 셀에 저장된 값을 독출하기 위한 독출 회로가 포함된 임베디드 플래시 메모리의 블럭도이다.
도 6을 참조하면, 임베디드 플래시 메모리(embedded Flash memory, eFlash memory 또는 eFlash IP)(200)는, 어드레스 디코더(Address Decoder, 201), 외부 신호(CTRL)을 인가 받아 프로그램 동작 신호 및 소거 동작 신호 등을 출력하는 컨트롤 로직부(control logic)(203); 메모리 셀 어레이의 워드 라인(WL)을 선택하는 행 디코더(row decoder)(204); 메모리 셀 어레이의 비트 라인을 선택하는 열 디코더(column decoder) (미도시); 읽기 및 쓰기 전압을 발생시키는 고전압 발생기(High Voltage Generator)(205); 읽기 및 쓰기 전압을 입력 받고 프로그램할 데이터를 저장하는 페이지 버퍼(page buffer)(206); 복수의 단위 셀을 포함하는 메모리 셀 어레이(eFlash Cell Array)(207); 독출 동작을 위한 감지 증폭기(sense amplifier)(209); 독출 동작을 통해 얻은 독출 데이터를 저장하는 출력 버퍼(output buffer)(211); 쓰기 드라이버(Write Driver)(213); 쓰기 동작을 위해 쓰기 데이터를 저장하는 입력 버퍼(input buffer)(217); 쓰기 데이터 입력(DIN) 및 독출 데이터 출력(DOUT)을 포함한다.
다양한 실시 예들에 따르면, 어드레스 디코더(201)는 외부 장치(예: 메모리 컨트롤러)로부터 데이터가 프로그래밍될 위치 또는 독출될 위치를 나타내는 어드레스를 수신하고, 수신된 어드레스에 따라 메모리 셀 어레이(207)의 워드 라인(WL) 및/또는 비트 라인(BL)을 활성화시킬 수 있다. 어드레스는, 예를 들어, 메모리 셀 어레이(207)의 행을 가리키는 로우 어드레스와 열을 가리키는 컬럼 어드레스를 포함할 수 있다. 예컨대, 어드레스 디코더(201)는 메모리 셀 어레이(207)와 연결된 복수의 워드 라인(WL)들 중 로우 어드레스에 대응되는 어느 하나의 워드 라인(WL)을 활성화시키고, 복수의 비트 라인(BL)들 중 컬럼 어드레스에 대응되는 어느 하나의 비트 라인(BL)을 활성화시킬 수 있다.
다양한 실시 예들에 따르면, 메모리 셀 어레이(207)는 복수의 메모리 셀들을 포함할 수 있다. 도 2 또는 도 3에 표시된 메모리 셀(180)이 단위 셀로서, 메모리 셀 어레이(207)에 포함되는 것이다. 도 2 또는 도 3에서 보듯이, 복수의 메모리 셀들 각각은 복수의 워드 라인(WL)들 및 복수의 비트 라인(BL)들이 교차하는 지점에 위치할 수 있다. 예를 들어, 복수의 메모리 셀들은 복수의 워드 라인(WL)들 및 복수의 비트 라인(BL)들과 연결될 수 있다. 복수의 메모리 셀들 각각은, 고전압 발생기(205)로부터 제공되는 고전압을 기반으로, 데이터 쓰기 동작을 수행할 수 있다. 데이터 쓰기 동작은, 데이터 소거(erase), 및/또는 데이터 프로그래밍(programming)을 포함할 수 있다.
다양한 실시 예들에 따르면, 독출 동작을 위한 감지 증폭기(209)가 임베디드 메모리 셀에 저장된 값을 독출하기 위한 독출 회로를 포함하고 있다. 감지 증폭기(209)는 메모리 셀 어레이(207)에 포함되는 복수의 메모리 셀들 중에서 지정된 어드레스에 대응되는 메모리 셀에 저장된 데이터를 독출(read)할 수 있다. 감지 증폭기(209)는 메모리 셀 어레이(207)에 연결되는 복수의 비트 라인들과 연결된다. 감지 증폭기(209)는 복수의 비트 라인들 중 지정된 어드레스에 대응되는 메모리 셀에 연결된 비트 라인(BL)과, 지정된 어드레스에 대응되는 메모리 셀에 연결되지 않은 비트 라인(BL) 간의 전위 차이를 감지하여 증폭할 수 있다. 감지 증폭기(209)는 증폭된 전위 차이를 기반으로, 지정된 어드레스에 대응되는 메모리 셀에 저장된 데이터를 읽을 수 있다.
일 실시 예에 따르면, 감지 증폭기(209)는 지정된 어드레스에 대응되는 메모리 셀에 데이터 쓰기(write) 동작이 수행될 때마다, 지정된 어드레스에 대응되는 메모리 셀의 데이터를 독출하고, 독출된 데이터를 출력 버퍼(211)로 제공할 수 있다.
다양한 실시 예들에 따르면, 출력 버퍼(211)는 감지 증폭기(209)로부터 수신되는 데이터를 출력할 수 있다. 예를 들어, 출력 버퍼(211)는 감지 증폭기(209)에 의해 독출된 데이터를 외부 장치(예: 메모리 컨트롤러)로 출력할 수 있다.
다양한 실시 예들에 따르면, 쓰기 드라이버(213)는 입력 버퍼(217)로부터 제공되는 입력 데이터(DIN)를 메모리 셀 어레이(207)로 제공할 수 있다.
본 게시의 다양한 실시 예들에 따르면, 임베디드 메모리 셀에 저장된 값을 독출하기 위한 독출 회로는 독출하고자 하는 메모리 셀이 연결된 비트 라인을 선택하는 비트 라인 선택부, 상기 선택된 비트 라인에 연결된 복수의 메모리 셀의 공통 소스(source)를 제2 전원에 연결하는 소스 스위치부, 기준 전류를 생성하여 제공하는 전류 소스부, 상기 전류 소스부에서 생성한 기준 전류를 미러링하여 센싱부에 제공하는 전류 미러부, 상기 비트 라인에 흐르는 전류를 센싱하여 출력 전압을 생성하는 상기 센싱부, 상기 센싱부의 출력 전압에 기초하여 독출하고자 하는 메모리 셀에 저장된 값이 '0'인지 '1'인지를 판단하는 비교 판정부를 포함할 수 있다.
본 게시의 다양한 실시 예들에 따르면, 상기 독출 회로는, 상기 선택된 비트 라인의 전압이 일정하게 유지되도록 하고, 상기 독출하고자 하는 메모리 셀이 제공하는 전류에 기초하여 상기 선택된 비트 라인을 상기 센싱부로 연결하는 비트 라인 규제부를 더 포함할 수 있다.
본 게시의 다양한 실시 예들에 따르면, 상기 센싱부는 상기 독출하고자하는 메모리 셀이 제공하는 전류가 상기 기준 전류보다 큰 경우 'L(low)'에 대응하는 상기 출력 전압을 출력하고, 상기 독출하고자하는 메모리 셀이 제공하는 전류가 상기 기준 전류보다 작은 경우 'H(high)'에 대응하는 상기 출력 전압을 출력할 수 있다.
본 게시의 다양한 실시 예들에 따르면, 상기 센싱부는, 상기 센싱부의 출력 전압의 동작 전압폭을 줄여주는 활성 부하부를 더 포함할 수 있다.
본 게시의 다양한 실시 예들에 따르면, 상기 활성 부하부는 제4 P형 MOSFET를 포함하고, 상기 제4 P형 MOSFET의 소스는 제2 P형 MOSFET의 드레인에 연결되고, 상기 제4 P형 MOSFET의 드레인 및 게이트는 함께 연결되어 상기 센싱부의 출력을 형성할 수 있다.
본 게시의 다양한 실시 예들에 따르면, 상기 전류 미러부는 제1 P형 MOSFET(MOS field effect transistor) 및 제2 P형 MOSFET를 포함하고, 제1 P형 MOSFET 및 제2 P형 MOSFET의 소스(source)는 제1 전원(VDDM)에 연결되고, 제1 P형 MOSFET 및 제2 P형 MOSFET의 게이트(gate)는 제1 P형 MOSFET의 드레인(drain)에 연결된 정전류 전원에 연결될 수 있다.
본 게시의 다양한 실시 예들에 따르면, 상기 비교 판정부는 제5 P형 MOSFET, 제6 P형 MOSFET, 제6 N형 MOSFET, 제7 N형 MOSFET 및 인버터를 포함하고, 상기 제5 P형 MOSFET의 소스는 상기 제1 전원에 연결되고, 게이트는 상기 제1 P형 MOSFET 및 상기 제2 P형 MOSFET의 게이트 및 상기 정전류 전원에 연결되고, 드레인은 상기 제6 N형 MOSFET의 드레인 및 상기 제7 N형 MOSFET의 게이트에 연결되고, 상기 제6 P형 MOSFET의 소스는 상기 제1 전원에 연결되고, 게이트는 상기 센싱부의 출력에 연결되고, 드레인은 상기 제6 N형 MOSFET의 게이트 및 상기 제7 N형 MOSFET의 소스에 연결되고, 상기 제6 N형 MOSFET의 소스 및 상기 제7 N형 MOSFET의 소스는 상기 제2 전원에 연결되고, 상기 제6 P형 MOSFET의 드레인은 상기 인버터의 입력과 연결될 수 있다.
본 게시의 다양한 실시 예들에 따르면, 상기 비트 라인 규제부는 제3 P형 MOSFET, 제5 N형 MOSFET 및 제1 N형 MOSFET를 포함하고, 상기 제3 P형 MOSFET의 소스는 제1 전원(VDDM)에 연결되고, 드레인은 상기 제5 N형 MOSFET의 드레인 및 상기 제1 N형 MOSFET의 게이트에 연결되고, 게이트는 상기 제5 N형 MOSFET의 게이트 및 상기 제1 N형 MOSFET의 소스와 함께 선택된 비트 라인에 연결되고, 상기 제5 N형 MOSFET의 소스는 제2 전원에 연결되고, 상기 제1 N형 MOSFET의 드레인은 상기 센싱부의 출력에 연결될 수 있다.
본 게시의 다양한 실시 예들에 따르면, 상기 비트 라인 선택부는 병렬로 연결된 복수의 스위치를 포함하고, 상기 복수의 스위치 별로 분리된 제어 신호를 수신하여 동작할 수 있다.
본 게시의 다양한 실시예들 및 이에 사용된 용어들은 본 게시물에 기재된 기술적 특징들을 특정한 실시예들로 한정하려는 것이 아니며, 해당 실시예의 다양한 변경, 균등물, 또는 대체물을 포함하는 것으로 이해되어야 한다.
110: 전류 소스부 120: 전류 미러부
130: 비트 라인 규제부 140: 비교 판정부
150: 비트 라인 선택부 160: 소스 스위치부
170: 활성 부하부 180: 메모리 셀
190: 센싱부
N0, N1, N20, N21, N22, N23, N3, N4, N5, N6: N형 MOSFET 또는 N형 트랜지스터
P0, P1, P2, P3, P4, P5: P형 MOSFET 또는 P형 트랜지스터
I1: 정전류 전원 I2: 인버터

Claims (12)

  1. 임베디드 메모리 셀에 저장된 값을 독출하기 위한 독출 회로에 있어서,
    독출하고자 하는 메모리 셀이 연결된 비트 라인을 선택하는 비트 라인 선택부;
    상기 선택된 비트 라인에 연결된 복수의 메모리 셀의 공통 소스(source)를 접지 전원에 연결하는 소스 스위치부;
    기준 전류를 생성하여 제공하는 전류 소스부;
    상기 전류 소스부에서 생성한 기준 전류를 미러링하여 센싱부에 제공하는 전류 미러부;
    상기 비트 라인에 흐르는 전류를 센싱하여 출력 전압을 생성하는 상기 센싱부;
    상기 센싱부의 출력 전압에 기초하여 독출하고자 하는 메모리 셀에 저장된 값이 '0'인지 '1'인지를 판단하는 비교 판정부를 포함하는, 독출 회로.
  2. 제1항에 있어서,
    상기 선택된 비트 라인의 전압이 일정하게 유지되도록 하고, 상기 독출하고자 하는 메모리 셀이 제공하는 전류에 기초하여, 상기 선택된 비트 라인을 상기 센싱부로 연결하는 비트 라인 규제부를 더 포함하는, 독출 회로.
  3. 제2항에 있어서,
    상기 센싱부는,
    상기 독출하고자 하는 메모리 셀이 제공하는 전류가 상기 기준 전류보다 큰 경우 'L(low)'에 대응하는 상기 출력 전압을 출력하고,
    상기 독출하고자 하는 메모리 셀이 제공하는 전류가 상기 기준 전류보다 작은 경우 'H(high)'에 대응하는 상기 출력 전압을 출력하는, 독출 회로.
  4. 제3항에 있어서,
    상기 센싱부는, 상기 센싱부의 출력 전압의 동작 전압폭을 줄여주는 활성 부하부를 더 포함하는, 독출 회로.
  5. 제4항에 있어서,
    상기 활성 부하부는,
    제4 P형 MOSFET를 포함하고,
    상기 제4 P형 MOSFET의 소스는 제2 P형 MOSFET의 드레인에 연결되고,
    상기 제4 P형 MOSFET의 드레인 및 게이트는 함께 연결되어 상기 센싱부의 출력을 형성하는, 독출 회로.
  6. 제5항에 있어서,
    상기 전류 미러부는,
    제1 P형 MOSFET(MOS field effect transistor) 및 제2 P형 MOSFET를 포함하고,
    상기 제1 P형 MOSFET 및 제2 P형 MOSFET의 소스(source)는 동작 전원(VDDM)에 연결되고,
    상기 제1 P형 MOSFET 및 제2 P형 MOSFET의 게이트(gate)는 제1 P형 MOSFET의 드레인(drain)에 연결된 정전류 전원에 연결되는, 독출 회로.
  7. 제6항에 있어서,
    상기 비교 판정부는,
    제5 P형 MOSFET, 제6 P형 MOSFET, 제6 N형 MOSFET, 제7 N형 MOSFET 및 인버터를 포함하고,
    상기 제5 P형 MOSFET의 소스는 상기 동작 전원에 연결되고, 게이트는 상기 제1 P형 MOSFET 및 상기 제2 P형 MOSFET의 게이트 및 상기 정전류 전원에 연결되고, 드레인은 상기 제6 N형 MOSFET의 드레인 및 상기 제7 N형 MOSFET의 게이트에 연결되고,
    상기 제6 P형 MOSFET의 소스는 상기 동작 전원에 연결되고, 게이트는 상기 센싱부의 출력에 연결되고, 드레인은 상기 제6 N형 MOSFET의 게이트 및 상기 제7 N형 MOSFET의 드레인에 연결되고,
    상기 제6 N형 MOSFET의 소스 및 상기 제7 N형 MOSFET의 소스는 상기 접지 전원에 연결되고,
    상기 제6 P형 MOSFET의 드레인은 상기 인버터의 입력과 연결되는, 독출 회로.

  8. 제7항에 있어서,
    상기 비트 라인 규제부는,
    제3 P형 MOSFET, 제5 N형 MOSFET 및 제1 N형 MOSFET를 포함하고,
    상기 제3 P형 MOSFET의 소스는 상기 동작 전원(VDDM)에 연결되고, 드레인은 상기 제5 N형 MOSFET의 드레인 및 상기 제1 N형 MOSFET의 게이트에 연결되고, 게이트는 상기 제5 N형 MOSFET의 게이트 및 상기 제1 N형 MOSFET의 소스와 함께 선택된 비트 라인에 연결되고,
    상기 제5 N형 MOSFET의 소스는 상기 접지 전원에 연결되고,
    상기 제1 N형 MOSFET의 드레인은 상기 센싱부의 출력에 연결되는, 독출 회로.
  9. 제4항에 있어서,
    상기 비트 라인 선택부는,
    병렬로 연결된 복수의 스위치를 포함하고,
    상기 복수의 스위치 별로 분리된 제어 신호를 수신하여 동작하는, 독출 회로.
  10. 제1항에 있어서,
    상기 메모리 셀은 플로팅 게이트, 컨트롤 게이트, 소스 영역 및 드레인 영역을 포함하고,
    상기 메모리 셀의 컨트롤 게이트는 어느 하나의 워드 라인과 연결되고,
    상기 메모리 셀의 소스 영역은 어느 하나의 소스 라인과 연결되고,
    상기 메모리 셀의 드레인 영역은 어느 하나의 비트 라인과 연결되고,
    상기 어느 하나의 소스 라인은 상기 소스 스위치부와 전기적으로 연결되고,
    상기 어느 하나의 비트 라인은 상기 비트 라인 선택부와 전기적으로 연결되는, 독출 회로.
  11. 제10항에 있어서,
    상기 비트 라인 선택부는,
    상기 어느 하나의 비트 라인에 연결된 적어도 복수의 비트 라인 선택 트랜지스터를 포함하고,
    상기 복수의 비트 라인 선택 트랜지스터는 상기 어느 하나의 비트 라인에 전류를 공급하고,
    상기 복수의 비트 라인 선택 트랜지스터의 게이트 전극 각각에 게이트 제어 신호를 각각 공급하여, 상기 복수의 비트 라인 선택 트랜지스터의 게이트 전압을 올려서, 상기 복수의 비트 라인 선택 트랜지스터가 턴-온되는, 독출 회로.
  12. 제11항에 있어서,
    상기 복수의 비트 라인 선택 트랜지스터는 적어도 4개의 NMOS 트랜지스터를 포함하는, 독출 회로.
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