KR100615423B1 - 반도체 기억장치 - Google Patents

Abstract

가상 접지선형의 메모리 어레이 구성의 반도체 기억장치가, 판독대상 메모리셀의 소스-드레인에 각각 별도로 접속하는 1쌍의 선택 비트선을 선택하고, 상기 비트선간에 소정의 전압을 인가하여, 판독대상 메모리셀에 흐르는 메모리셀 전류의 대소를 검지하는 판독회로(3)와, 1쌍의 선택 비트선 상의 어느 전위보다 고전위로 되는 판독회로(3) 내의 메모리셀 전류를 공급하는 전류경로 상의 중간 노드(N1)의 중간 노드 전위(Vn1)에 기초하여, 메모리셀 전류의 대소에 따라 중간 노드 전위(Vn1)의 변화와 동일한 방향으로 변화하고, 그 변동폭이 중간 노드 전위(Vn1)보다 큰 카운터 전위(Vn2)를 생성하는 카운터 전위 생성회로(4)를 구비하고, 1쌍의 선택 비트선 내의 고전위측에 인접하는 비선택 비트선에 카운터 전위(Vn2)를 공급한다.

Description

반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE}

도 1은, 본 발명에 따른 반도체 기억장치의 제 1 실시형태에 있어서의 메모리셀 어레이 구성과 판독회로계통의 회로구성의 개략을 나타내는 요부 회로도이다.

도 2는, 본 발명에 따른 반도체 기억장치의 카운터 전위 생성회로의 입출력 특성을 나타내는 특성도이다.

도 3은, 본 발명에 따른 반도체 기억장치가 있어서의 판독회로와 비트선과 메모리셀로 이루어지는 메모리셀 전류의 전류공급경로의 모델 예를 나타내는 도면이다.

도 4는, 본 발명에 따른 반도체 기억장치에 있어서의 메모리셀 전류의 특성을 나타내는 도면이다.

도 5는, 본 발명에 따른 반도체 기억장치의 제 2 실시형태에 있어서의 메모리셀 어레이 구성과 판독회로계통의 회로구성의 개략을 나타내는 요부 회로도이다.

도 6은, 본 발명에 따른 반도체 기억장치의 제 3 실시형태에 있어서의 메모리셀 어레이 구성과 판독회로계통의 회로구성의 개략을 나타내는 요부 회로도이다.

도 7은, 본 발명에 따른 반도체 기억장치의 제 4 실시형태에 있어서의 메모리셀 어레이 구성과 판독회로계통의 회로구성의 개략을 나타내는 요부 회로도이다.

도 8은, 본 발명에 따른 반도체 기억장치의 다른 실시형태에 있어서의 카운 터 전위 생성회로의 입출력 특성을 나타내는 특성도이다.

도 9는, 가상 접지선형의 메모리셀 어레이 구성에 있어서의 판독방법의 종래예를 설명하는 도면이다.

도 10은, 가상 접지선형의 메모리셀 어레이 구성에 있어서의 판독방법의 다른 종래예를 설명하는 도면이다.

본 발명은, 반도체 기억장치에 관한 것으로서, 보다 상세하게는, 가상 접지선형의 메모리셀 어레이 구성의 반도체 기억장치의 판독회로에 관한 것이다.

최근, 휴대전화의 고기능화나 메모리 카드나 파일 시장의 용도확대에 따라, 플래시 메모리의 대용량화가 진행되고 있고, 저비용에 대응하기 위해서, 단체 메모리셀에 3값 레벨이상의 다치 데이터를 기억하는 다치기억방식이나, 행방향에 인접하는 메모리셀 사이에서 메모리셀을 구성하는 트랜지스터의 드레인 및 소스 영역을 공통화해서 배치하는 가상 접지선형의 메모리셀 어레이 방식 등을 채용함으로써 실효 셀 면적이 작은 장치가 점점 개발되고 있다.

특히, 가상 접지선형의 메모리셀 어레이 방식은 회로의 연구에 의해 작은 셀 면적이 실현가능하므로, 동일 프로세스에서 칩 면적이 작은 장치를 개발할 수 있다라는 이점이 있다. 그러나, 가상 접지 구조이므로, 판독동작에 있어서 인접 메모리셀로부터의 누설전류를 무시할 수 없고, 고속판독을 실현하기 위해서 여러가지 연 구가 필요하다.

가상 접지선형의 메모리셀 어레이 방식에 있어서, 상기 누설전류의 문제를 개선한 판독방법이, 일본 특허공개 평3-176895호 공보에 있어서 제안되어 있다.

도 9에, 일본 특허공개 평3-176895호 공보에 개시되어 있는 판독방법의 대상이 되는 EPROM의 가상 접지선형의 메모리셀 어레이 구성을 나타낸다. 메모리셀(MC)은 주지의 전기적으로 프로그램가능한 절연 게이트 n채널 전계효과트랜지스터로 형성되어 있다. 각 메모리셀(MC)의 제어 게이트는 행선(WL)에 접속되고, 소스 영역은 소스 열선(SL)에 접속되고, 대응하는 드레인 영역은 드레인 열선(DL)에 접속된다. 이 도면에 있어서의 소스 열선(SL)과 드레인 열선(DL)은 확산영역에서 형성된 매립 비트선이다.

메모리셀(MCb)을 선택해서 그 기억내용을 판독하는 경우, 행선(WLa)을 양의 고전위로 승압함으로써 선택하고, 그것과 동시에 소스 열선(SLb)을, MOSFET(34)를 통해서 접지한다. 메모리셀(MCb)의 우측의 나머지 드레인 열선(DLb 등)은 플로팅 상태이다. 드레인 열선(DLa)에는 MOSFET(32)를 통해서, 노드(33)에 공급되는 판독 드레인 바이어스 전위(DRB)가 인가된다. 인접하는 소스 열선(SLa)에는 트랜지스터(30)를 통해서, 노드(31)에 공급되는 드레인 바이어스 전압(RDP)을 인가한다. 소스 열선(SLa)의 좌측의 다른 모든 소스 열선은 플로팅 상태이다.

노드(31)에 공급되는 판독 드레인 바이어스 전위(RDP)의 값은, 회로점(33)에 공급되는 DRB의 전위와 동일하고, 예컨대, 양쪽 모두 1.2V이다. 동일한 전압을 공급함으로써, 판독전류는 메모리셀(MCa)에 분류(分流)시키지 않고, 모두 판독대상의 메모리셀(MCb)을 흐른다. 상기 방법에 의해 인접 셀로의 누설전류를 방지할 수 있고, 고속 액세스가 가능하게 된다.

또한, 일본 특허공개 2003-323796호 공보에, 가상 접지선형의 메모리셀 어레이 구성에 있어서의 비트선의 프리 챠지 레벨을 제어하는 시스템이 제안되어 있다.

도 10에, 일본 특허공개 2003-323796호 공보에 개시되어 있는 프리 챠지 레벨을 생성하는 전류 미러 회로를, 예컨대 플래시 메모리 등의 플로팅 게이트 구조의 메모리셀의 가상 접지선형 메모리셀 어레이에 적용한 경우의 회로구성을 나타낸다. 도 10에 나타내는 전류 미러 회로는, 신호선(DATAP)을 통해서 비트선(L3)을 프리 챠지한다. 전류 미러 회로는, 신호선(DATA)(데이터P신호)의 전위를, 신호선(DATA)(데이터 신호)의 전위와 동일 전위가 되도록 동작한다. 따라서, 신호선(DATA와 DATAP)이 동일 전위가 되도록 제어되기 위해서, 비트선(L2)으로부터 비트선(L3)로의 충전 전류가 억제되고, 프리 챠지 기간이 단축되고, 또한, 판독대상의 메모리셀(A)의 판독전류의 비트선(L3)측으로의 분류도 억제되므로, 고속 액세스가 가능하게 된다.

상기 종래기술을 이용하여 판독을 행하는 경우, 비트선 저항과 비트선을 흐르는 메모리셀 전류에 의해, 판독대상 메모리셀의 드레인에 인가되는 드레인 전위가 저하하지만, 판독대상이 아닌 인접 메모리셀의 누설전류는 판독대상의 메모리셀 전류와 비교해서 작기 때문에, 인접 메모리셀에 있어서의 드레인 전위(이하, 적당하게 「카운터 전위」라고 칭한다.)의 저하폭은 작다. 따라서, 선택 비트선과 인접 하는 비선택 비트선의 전위를 비트선 끝에서 동일 전위가 되도록 제어하더라도, 메모리셀 어레이 내의 판독대상 메모리셀의 드레인과 인접 메모리셀의 드레인 사이에서 전위차가 발생하여, 누설전류의 발생은 피해지지 않는다. 이 누설전류에 의해 선택 비트선을 흐르는 메모리셀 전류는 그 만큼 감소하고, 메모리셀 전류에 대해서 감지 증폭기에 의해 검지되는 전류가 감소하게 되어, 판독 마진이 저하한다.

예컨대, 도 9에 있어서, 인접 메모리셀(MCa)의 임계값 전압이 낮은 경우, 판독대상 메모리셀(MCb)의 판독전류에 의해 드레인 전위가 저하하고, 인접 메모리셀(MCa)의 드레인과 소스간에 전위차가 생기고, 인접 메모리셀의 드레인 전위(RDB)로부터의 누설전류가 발생한다.

본 발명은, 상기 문제점을 감안하여 이루어진 것으로서, 그 목적은, 가상 접지선형의 메모리 어레이 구성의 반도체 기억장치에 있어서, 판독대상의 메모리셀에 인접하는 메모리셀을 통한 누설전류를 억제하여, 고속판독을 가능하게 하는 것에 있다.

상기 목적을 달성하기 위한 본 발명에 따른 반도체 기억장치는, 1개의 제 1 전극과 1쌍의 제 2 전극을 갖고, 상기 제 1 전극의 전위에 따라 상기 제 2 전극간의 도통상태에 의해 기억내용을 판독할 수 있는 메모리셀을, 행 및 열방향으로 매트릭스상으로 배열해서 이루어지는 메모리셀 어레이를 구비하고, 동일 행에 있는 상기 메모리셀의 상기 제 1 전극을 각각 공통의 워드선에 접속하고, 행방향에 인접하는 2개의 상기 메모리셀 사이에서 1개의 상기 제 2 전극끼리를 접속하고, 동일 열에 있는 상기 메모리셀의 한쪽의 상기 제 2 전극을 공통의 제 1 비트선에 접속하고, 동일 열에 있는 상기 메모리셀의 다른쪽의 상기 제 2 전극을 공통의 제 2 비트선에 접속하고, 상기 제 1 비트선과 상기 제 2 비트선을 각각 교대로 복수개 배치하여 이루어지는 반도체 기억장치로서, 판독시에 있어서, 판독대상의 상기 메모리셀에 접속하는 1쌍의 상기 제 1 비트선과 상기 제 2 비트선을 선택하고, 상기 1쌍의 선택 비트선간에 소정의 전압을 인가하여, 판독대상의 상기 메모리셀에 흐르는 메모리셀 전류의 대소를 검지하는 판독회로와, 판독시에 있어서, 상기 1쌍의 선택 비트선 상의 어느 전위보다 고전위로 되는 상기 판독회로 내의 상기 메모리셀 전류를 공급하는 전류경로 상의 중간 노드의 중간 노드 전위에 기초하여, 상기 메모리셀 전류의 대소에 따라 상기 중간 노드 전위의 변화와 동일한 방향으로 변화되고, 그 변동폭이 상기 중간 노드 전위보다 큰 카운터 전위를 생성하는 카운터 전위 생성회로를 구비하고, 판독시에 있어서, 상기 1쌍의 선택 비트선 내의 고전위측에 인접하는 상기 제 1 비트선 또는 상기 제 2 비트선, 또는, 1개이상의 플로팅 상태로 설정된 상기 제 1 비트선 또는 상기 제 2 비트선 또는 그 양쪽을 사이에 끼워서 상기 1쌍의 선택 비트선 내의 고전위측에 위치하는 상기 제 1 비트선 또는 상기 제 2 비트선에, 상기 카운터 전위가 공급되는 것을 특징으로 한다. 여기서, 판독시에 있어서, 상기 1쌍의 선택 비트선 내의 고전위측에 인접하는 상기 제 1 비트선 또는 상기 제 2 비트선에, 상기 카운터 전위가 공급되는 경우를 제 1 특징으로 하고, 1개이상의 플로팅 상태로 설정된 상기 제 1 비트선 또는 상기 제 2 비트선 또는 그 양쪽을 사이에 끼워서 상기 1쌍의 선택 비트선 내의 고전위측에 위치하는 상기 제 1 비트선 또는 상기 제 2 비트선에, 상기 카운터 전위가 공급되는 경우를 제 2 특징으로 한다.

상기 제 1 특징의 구성에 의하면, 판독대상 메모리셀의 도통상태, 즉, 메모리셀 전류의 대소에 따라 변동하는 중간 노드 전위의 변동폭은, 비트선 저항에서의 전압강하에 의해 변동하는 판독대상 메모리셀의 제 2 전극에 인가되는 비트선 전위의 변동폭에 비해서 작으므로, 카운터 전위 생성회로의 중간 노드 전위의 전위변화에 대한 카운터 전위의 전위변화의 증폭률을 적절하게 설정함으로써, 카운터 전위의 전위변화를, 비트선 전위의 전위변화에 근사하게 할 수 있게 되고, 또한, 카운터 전위가 인가되는 비트선을 흐르는 누설전류는 미소하기 때문에 판독대상 메모리셀의 고전위의 제 2 전극측에 인접하는 비선택 메모리셀의 판독대상 메모리셀과 반대측의 제 2 전극에 인가되는 비트선 전위는 대략 카운터 전위가 되기 위해서, 비선택 메모리셀의 1쌍의 제 2 전극의 한쪽의 전위는, 판독대상 메모리셀의 제 2 전극에 인가되는 비트선 전위로 되고, 다른쪽의 전위는 카운터 전위로 되며, 그 전위차가 동일하거나 또는 매우 작게 되는 것 때문에, 비선택 메모리셀의 1쌍의 제 2 전극 사이를 흐르는 누설전류는, 판독대상 메모리셀의 도통상태에 관계없이 억제되어서, 판독대상 메모리셀의 기억내용의 고속판독이 촉진된다.

또한, 상기 제 2 특징의 구성에 의하면, 판독대상 메모리셀의 도통상태, 즉, 메모리셀 전류의 대소에 의해 변동하는 중간 노드 전위의 변동폭은, 비트선 저항에서의 전압강하에 의해 변동하는 판독대상 메모리셀의 제 2 전극에 인가되는 비트선 전위의 변동폭에 비해서 작으므로, 카운터 전위 생성회로의 중간 노드 전위의 전위 변화에 대한 카운터 전위의 전위변화의 증폭률을 적절하게 설정함으로써, 카운터 전위의 전위변화를, 비트선 전위의 전위변화에 근사하게 할 수 있게 되고, 또한, 카운터 전위가 인가되는 비트선을 흐르는 누설전류는 미소하므로 판독대상 메모리셀의 고전위의 제 2 전극측에, 1개이상의 플로팅 상태로 설정된 제 1 비트선 또는 제 2 비트선 또는 그 양쪽을 사이에 끼워서 위치하는 비선택 메모리셀의 제 2 전극에 인가되는 비트선 전위는 대략 카운터 전위로 되기 때문에, 판독대상 메모리셀의 고전위의 제 2 전극측에 인접하는 비선택 메모리셀의 1쌍의 제 2 전극의 한쪽의 전위는, 판독대상 메모리셀의 제 2 전극에 인가되는 비트선 전위로 되고, 다른쪽의 전위는, 플로팅 상태인 것의 비트선 전위와 카운터 전위에 비선택 메모리셀을 통해서 충전되기 때문에, 그 전위차가 동일하거나 또는 매우 작게 되므로, 비선택 메모리셀의 1쌍의 제 2 전극 사이를 흐르는 누설전류는, 판독대상 메모리셀의 도통상태에 관계없이 억제되어서, 판독대상 메모리셀의 기억내용의 고속판독이 촉진된다. 또한, 판독대상 메모리셀의 고전위의 제 2 전극측에 인접하는 비선택 메모리셀의 1쌍의 제 2 전극의 상기 다른쪽의 전위의 충전은, 판독대상 메모리셀에 접속하는 비트선에 추가로, 카운터 전위가 공급되는 비트선으로부터도 되기 때문에, 그 충전기간 중에 있어서의 인접하는 비선택 메모리셀을 통한 누설전류가 경감되는 점에서, 가령 상기 충전기간 중에 메모리셀 전류의 대소의 검지가 실행되더라도, 누설전류의 영향을 대폭적으로 경감할 수 있다.

또한, 본 발명에 따른 반도체 기억장치는, 상기 제 1 또는 제 2 특징에 추가로, 상기 카운터 전위가, 상기 중간 노드 전위가 고전위측으로 변화되고 있을 때 는, 상기 1쌍의 선택 비트선 내의 고전위측의 선택 비트선 상의 최저전위 이상으로 되도록 생성되고, 상기 중간 노드 전위가 저전위측으로 변화되고 있을 때는, 상기 고전위측의 선택 비트선 상의 최저전위 부근 또는 그 이하로 되도록 생성되는 것을 제 3 특징으로 한다.

또한, 본 발명에 따른 반도체 기억장치는, 상기 어느 하나의 특징에 추가로, 상기 카운터 전위는, 상기 중간 노드 전위가 고전위측으로 변화되고 있을 때는, 상기 중간 노드 전위보다 고전위로 되고, 상기 중간 노드 전위가 저전위측으로 변화되고 있을 때는, 상기 중간 노드 전위보다 저전위가 되는 것을 제 4 특징으로 한다.

상기 제 3 또는 제 4 특징의 구성에 의하면, 판독대상의 선택 메모리셀의 메모리셀 전류가 큰 경우에는, 고전위측의 선택 비트선의 전위가 저하되지만, 이 경우, 선택 메모리셀에 대해서 고전위측의 선택 비트선측에 인접하는 비선택 메모리셀에 접속하고, 선택 메모리셀에 접속하지 않는 비선택 비트선에는 선택 비트선 전위보다 낮은 카운터 전위가 인가되거나, 또는, 인가가능하게 되기 때문에, 인접하는 비선택 메모리셀의 누설전류는, 메모리셀 전류를 실효적으로 증대시키는 방향으로 영향을 주므로, 판독 마진이 증가한다. 또한, 판독대상의 선택 메모리셀의 메모리셀 전류가 작은 경우에는, 고전위측의 선택 비트선의 전위가 상승하지만, 이 경우, 선택 메모리셀에 대하여 고전위측의 선택 비트선측에 인접하는 비선택 메모리셀에 접속하고, 선택 메모리셀에 접속하지 않는 비선택 비트선에는 선택 비트선 전위보다 높은 카운터 전위가 인가되거나, 또는, 인가가능하게 되기 때문에, 인접하 는 비선택 메모리셀의 누설전류는, 메모리셀 전류를 실효적으로 감소시키는 방향으로 영향을 주므로, 판독 마진이 증가한다.

또한, 본 발명에 따른 반도체 기억장치는, 상기 어느 하나의 특징에 추가로, 판독시에 있어서, 판독대상이 아닌 상기 메모리셀에 접속하는 상기 제 1 비트선과 상기 제 2 비트선 내의 상기 카운터 전위가 공급되지 않는 상기 제 1 비트선과 상기 제 2 비트선은 플로팅 상태로 되는 것을 제 5 특징으로 한다.

카운터 전위가 공급되는 비선택 비트선이 비선택 메모리셀을 통해서 카운터 전위 이외의 고정 전위에 접속하면, 메모리셀 전류의 대소에 따라 변화되는 카운터 전위의 변동폭이 제한되게 되지만, 상기 제 5 특징의 구성에 의하면, 상기 카운터 전위의 변동폭의 제한을 회피할 수 있고, 상기 제 1 또는 제 2 특징의 구성에 의해 얻어지는 작용 효과를 발휘할 수 있다.

또한, 본 발명에 따른 반도체 기억장치는, 상기 어느 하나의 특징에 추가로, 상기 판독회로가 상기 메모리셀 전류의 대소를 검지하기 전에, 판독대상이 아닌 상기 메모리셀에 접속하고, 한쪽에 상기 카운터 전위가 공급되는 1쌍의 비선택 비트선의 다른쪽을 소정의 프리 챠지 전위로 프리 챠지하는 것을 제 6 특징으로 한다.

또한, 본 발명에 따른 반도체 기억장치는, 상기 제 2 특징에 추가로, 상기 판독회로가 상기 메모리셀 전류의 대소를 검지하기 전에, 상기 1쌍의 선택 비트선과, 상기 카운터 전위가 공급되는 상기 제 1 비트선 또는 상기 제 2 비트선과의 사이에 존재하는 상기 제 1 비트선 또는 상기 제 2 비트선 또는 그 양쪽을 소정의 프리 챠지 전위로 프리 챠지하는 것을 제 7 특징으로 한다.

또한, 본 발명에 따른 반도체 기억장치는, 상기 제 6 또는 제 7 특징에 추가로, 상기 프리 챠지된 비선택 비트선을, 상기 판독회로가 상기 메모리셀 전류의 대소를 검지하기 직전 또는 직후에 플로팅 상태로 하는 것을 제 8 특징으로 한다.

상기 제 6 또는 제 8 특징의 구성에 의하면, 카운터 전위가 공급되는 비선택 비트선으로부터 비선택 메모리셀을 통해서 인접하는 다른 비선택 비트선이 카운터 전위로 충전되는 기간이, 프리 챠지에 의해 단축되므로, 판독시에 있어서의 카운터 전위의 변동이 억제되고, 결과적으로 인접하는 비선택 메모리셀의 누설전류가 억제되어서, 판독대상 메모리셀의 기억내용의 고속판독이 촉진된다. 특히, 제 8 특징의 구성에 의하면, 카운터 전위가 공급되는 비선택 비트선이 비선택 메모리셀을 통해서 프리 챠지 전위로 고정되지 않고, 메모리셀 전류의 대소에 따라 변화되는 카운터 전위의 변동폭이 제한되는 것을 회피할 수 있어, 상기 제 6 특징의 작용 효과를 확실하게 발휘할 수 있다.

상기 제 7 또는 제 8 특징의 구성에 의하면, 카운터 전위가 공급되는 비선택 비트선 및 고전위측의 선택 비트선으로부터 비선택 메모리셀을 통해서 고전위측의 선택 비트선에 인접하는 비선택 비트선이 선택 비트선의 비트선 전위로 충전되는 기간이 단축되므로, 판독대상 메모리셀의 고전위의 제 2 전극측에 인접하는 비선택 메모리셀의 누설전류가 억제되어서, 판독대상 메모리셀의 기억내용의 고속판독이 촉진된다. 특히, 제 8 특징의 구성에 의하면, 고전위측의 선택 비트선에 인접하는 비선택 비트선이 프리 챠지 전위로 고정되지 않고, 선택 비트선의 비트선 전위 또는 카운터 전위로 충전되므로, 상기 제 7 특징의 작용 효과를 확실하게 발휘할 수 있다.

또한, 본 발명에 따른 반도체 기억장치는, 상기 제 6 내지 제 8 중 어느 하나의 특징에 추가로, 상기 프리 챠지 전위는 상기 카운터 전위보다 저전위인 것을 제 9 특징으로 한다.

상기 제 9 특징의 구성에 의하면, 고전위측의 선택 비트선에 인접하는 비선택 비트선이 카운터 전위보다 고전위로 과충전되는 것을 회피할 수 있고, 상기 과충전에 의한 판독대상 메모리셀의 고전위의 제 2 전극측에 인접하는 비선택 메모리셀을 통해서 흐르는 누설전류의 발생을 방지할 수 있다.

또한, 본 발명에 따른 반도체 기억장치는, 상기 어느 하나의 특징에 추가로, 상기 카운터 전위 생성회로가, 1단 증폭회로로 구성되는 것을 제 10 특징으로 한다.

또한, 본 발명에 따른 반도체 기억장치는, 상기 제 10 특징에 추가로, 상기 1단 증폭회로가, 캐스케이드 접속되어 게이트 전위가 소정의 바이어스 전위로 설정된 MOSFET를 구비하는 것을 제 11 특징으로 한다.

상기 제 10 또는 제 11 특징의 구성에 의하면, 카운터 전위의 제어를, 메모리셀 전류를 공급하는 전류경로 상의 중간 노드의 중간 노드 전위를 입력으로 한 1단 증폭회로에 의해 행하고, 중간 노드 전위의 변화를 증폭하여 카운터 전위를 제어함으로써 고속, 또한, 고정밀도로, 비선택 비트선의 프리 챠지 레벨의 제어를 실현할 수 있다. 특히, 상기 제 11 특징의 구성에 의하면, 증폭회로에 캐스케이드 접속의 트랜지스터를 추가함으로써, 증폭률을 높여 보다 고속의 프리 챠지 레벨의 제 어를 가능하게 한다.

또한, 본 발명에 따른 반도체 기억장치는, 상기 어느 하나의 특징에 추가로, 상기 판독회로가, 상기 전류경로 상의 중간 노드의 상류측에 캐스케이드 접속되고, 상기 중간 노드 전위에 의해 게이트 전위가 제어되는 MOSFET를 구비하는 것을 제 12 특징으로 한다.

상기 제 12 특징의 구성에 의하면, 메모리셀 전류의 대소에 따라 변화되는 고전위측의 선택 비트선 전위의 변동을 보상하도록 캐스케이드 MOSFET의 게이트 전위를 제어할 수 있게 된다. 따라서, 판독대상 메모리셀의 기억상태에 상관없이, 선택 비트선 전위의 변동이 억제되고, 인접하는 비선택 메모리셀을 통한 누설전류를 억제된다.

또한, 본 발명에 따른 반도체 기억장치는, 상기 어느 하나의 특징에 추가로, 상기 메모리셀이, 임계값 전압의 대소에 따라 기억상태가 변화되는 MOSFET구조의 불휘발성 메모리셀이고, 상기 제 1 전극이 상기 MOSFET의 제어 게이트이고, 상기 1쌍의 제 2 전극이 상기 MOSFET의 드레인과 소스인 것을 제 13 특징으로 한다.

상기 제 13 특징의 구성에 의하면, 플래시 메모리 등의 MOSFET구조의 불휘발성 메모리셀을 구비하여 이루어지는 비휘발성 반도체 기억장치에 있어서, 가상 접지선형의 메모리셀 어레이 구성을 채용해서 칩 면적의 증대를 억제하면서, 상기 메모리셀 어레이 구성에 있어서의 인접 메모리셀을 통하는 누설전류에 의한 판독 속도 및 판독 마진의 저하를 억제할 수 있게 되고, 고속판독가능한 비휘발성 반도체 기억장치를 제공할 수 있다.

이하, 본 발명에 따른 반도체 기억장치(이하, 적절하게 「본 발명장치」라고 칭한다.)의 실시형태를, 도면에 기초하여 설명한다.

<제 1 실시형태>

도 1에, 본 발명장치(1)의 가상 접지선형의 메모리셀 어레이(2) 및 판독회로계통의 회로구성의 개략을 나타낸다. 본 실시형태에서는, 메모리셀 어레이(2)를 구성하는 메모리셀로서, 플로팅 게이트를 갖는 MOSFET구조의 플래시 메모리 셀을 상정한다. 플래시 메모리 셀은, 공지의 기록ㆍ소거동작에 의해 플로팅 게이트에 축적되는 전자량을 제어하고, 메모리셀의 임계값 전압을 변화시켜서 기억상태를 결정한다.

도 1에 나타내는 바와 같이, 본 발명장치(1)의 메모리셀 어레이(2)는, 동일 행에 있는 메모리셀(MCij)(i:행번호, j:열번호)의 제어 게이트(제 1 전극에 상당히)가 각각 공통의 워드선(WLi)(i=0~n)에 접속하고, 행방향에 인접하는 2개의 메모리셀(MCij,MCi)(j+1) 사이에서 한쪽의 소스 또는 드레인과 다른쪽의 소스 또는 드레인이 동일한 확산영역을 공유해서 접속하고, 동일 열에 있는 메모리셀(MCij)의 소스(또는 드레인)를 공통의 로컬 비트선(LBLj)(제 1 비트선에 상당함)에 접속하고, 동일 열에 있는 메모리셀(MCij)의 드레인(또는 소스)을 공통의 로컬 비트선(LBL)(j+1)(제 2 비트선에 상당함)에 접속하고, 제 1 비트선(LBLj)과 제 2 비트선(LBL)(j+1)을 각각 교대로 복수개 배치하여 구성되어 있다. 이하, 설명의 편의상, 판독대상의 메모리셀의 소스와 드레인에 접속하고 있는 제 1 비트선과 제 2 비트선의 1쌍의 선택 비트선 내의 드레인측에 접속하는 것을 단지 「선택 비트선」이라고 하고, 소스측에 접속하는 것을 특히 「선택 소스선」이라고 하여 구별한다. 1쌍의 선택 비트선이라고 하는 경우에는, 선택 비트선과 선택 소스선을 의미한다. 또한, 1쌍의 선택 비트선 이외의 제 1 비트선과 제 2 비트선을 총칭해서, 「비선택 비트선」이라고 칭한다.

본 실시형태에서는, 메모리셀 어레이(2)이 복수의 블록으로 분할된 블록 구성을 채용하고, 각 블록의 로컬 비트선(LBLj)은 각각 블록 선택 트랜지스터(TBj)를 통해서 메인 비트선(MBLj)에 접속한다. 각 메인 비트선(MBLj)은, 열선택 트랜지스터(TYj)를 통해서, 대응하는 로컬 비트선(LBLj)이 선택 비트선인 경우에는, 판독회로(3)의 출력 노드(N1)에 접속하고, 대응하는 로컬 비트선(LBLj)이 선택 소스선인 경우에는, 접지전위(GND)에 접속하고, 대응하는 로컬 비트선(LBLj)이 선택 비트선에 인접하는 비선택 비트선(이하, 「특정 비선택 비트선」이라고 칭한다)인 경우에는, 카운터 전위 생성회로(4)의 출력 노드(N2)에 접속하고, 또한, 대응하는 로컬 비트선(LBLj)이, 특정 비선택 비트선 이외의 비선택 비트선인 경우에는, 플로팅 상태(FL)로 된다. 도 1 중에서는, 1종류의 열선택 트랜지스터(TYj)만을 간략적으로 나타내고 있지만, 각 메인 비트선(MBLj)을 판독회로(3)의 출력 노드(N1)에 접속하는 제 1 열선택 트랜지스터와, 접지전위(GND)에 접속하는 제 2 열선택 트랜지스터와, 카운터 전위 생성회로(4)의 출력 노드(N2)에 접속하는 제 1 열선택 트랜지스터가 존재한다. 가령, 선택 소스선이 항상 제 1 비트선으로부터 선택되고, 선택 비트선이 제 2 비트선으로부터 선택되도록 메모리셀 어레이를 구성하면, 특정 비선택 비트선은 제 1 비트선측이 되므로, 제 1 비트선에 접속하는 메인 비트선에 제 2 및 제 3 열선택 트랜지스터가 접속하고, 제 2 비트선에는 제 1 열선택 트랜지스터가 접속하게 된다. 또한, 각 열선택 트랜지스터가 오프인 경우에, 대응하는 메인 비트선이 플로팅 상태로 된다.

판독회로(3)는, 열선택 트랜지스터를 통해서 선택 비트선에 접속하는 메인 비트선에 판독용의 비트선 전위를 공급하는 부하회로(5)와 캐스케이드 접속한 N채널 MOSFET(이하, 단지 「NMOS」라고 칭한다)(6)의 직렬회로와 인버터(8)로 형성되는 메모리셀 전류공급회로부와, 부하회로(5)와 NMOS(6)의 접속점(SEN)을 한쪽 입력으로 하고, 소정의 참조 노드(REF)를 다른쪽 입력으로 하는 차동증폭회로로 구성되는 감지 증폭기(7)를 구비하여 구성된다. 부하회로(5)는, 예컨대, 게이트를 접지하고, 소스를 전원전압에 접속하고, 드레인을 NMOS(6)의 드레인에 접속한 P채널 MOSFET(이하, 단지 「PMOS」라고 칭한다)로 구성된다. NMOS(6)는, 소스가 판독회로(3)의 출력 노드(N1)(메모리셀 전류를 공급하는 전류경로 상의 중간 노드에 상당함)에 접속하고, 게이트가 출력 노드(N1)를 입력으로 하는 인버터(8)의 출력에 접속하고 있다. 이것에 의해, 출력 노드(N1)는, 선택 메모리셀의 메모리셀 전류의 대소에 따라 그 전위(Vn1)가 변동하지만, 그 변동범위는 인버터(8)의 입력 반전 레벨보다 약간 낮은 레벨 부근으로 억제된다. 한편, 접속점(SEN)의 전위는, 메모리셀 전류의 대소에 따라, 출력 노드(N1)의 전위변동폭보다 크게 변동한다. 감지 증폭기(7)의 다른쪽 입력인 참조 노드(REF)는, 예컨대, 메모리셀 전류의 기억상태에 따른 2상태(대와 소, 기억 레벨로서 2값을 상정.)의 중간적인 전류상태로 되는 더미 메모리셀을 설치하여, 상기 중간적인 전류상태에 있어서 접속점(SEN)에 나타나는 전 압 레벨을, 판독회로(3)를 모의한 더미 판독회로와 더미 메모리셀을 이용하여 생성한다(도 3 참조).

카운터 전위 생성회로(4)는, 소스 접지의 1단 증폭회로로 구성되어 있다. PMOS(10,11) 및 NMOS(16)는, 카운터 전위 생성회로(4)를 활성화하기 위한 트랜지스터이며, 판독동작시에만 온으로 되고, 대기시에는 오프가 된다. NMOS(12)과 NMOS(13)는 게이트에 일정전압(Vco)이 입력되고 있어 캐스케이드 접속을 구성하고, 증폭률을 높이는 역할을 한다. NMOS(14)는 입력전압[판독회로(3)의 출력 노드(N1)의 전위(Vn1)]을 증폭해서 NMOS(15)의 게이트 전압의 진폭을 크게 취하도록 구성되어 있다. 카운터 전위 생성회로(4)의 입출력 특성은, 도 2에 나타내는 바와 같이, 입력전압(Vn1)의 전압변동폭에 대해서, 큰 변동폭이 되는 출력전압(Vn2)이 되고, 양자의 전압범위에 있어서 대략 선형의 특성이 된다. 예컨대, 증폭률이 5인 경우, 입력전압(Vn1)이 0.875V~0.9V의 범위에서 변화하는 경우, 출력전압(Vn2)은 0.775V~0.9V의 범위에서 변화한다.

다음에, 도 1에 나타내는 메모리셀 어레이(2) 내의 메모리셀(MC01)을 판독대상의 메모리셀로서 선택해서 판독하는 경우의 동작에 대해서 설명한다.

판독동작을 개시하기 전의 초기상태로 하여, 모든 워드선과 비트선(제 1 비트선과 제 2 비트선)은 접지전위로 하여 둔다. 우선, 선택 메모리셀(MC01)의 제어 게이트에 접속하는 워드선(WL0)을 선택해서 판독 게이트 전압(Vcg)을 인가한다. 다른 비선택 워드선의 전위는 접지전위로 유지한다. 다음에, 선택 메모리셀(MC01)의 드레인에 접속하는 선택 비트선(LBL2)에, 메인 비트선(MBL2)을 통해서 판독회로(3) 의 출력전위(Vn1)를 인가한다. 동시에, 출력전위(Vn1)는, 카운터 전위 생성회로(4)에 입력되고, 카운터 전위 생성회로(4)의 출력전위(Vn2)가, 선택 비트선(LBL2)에 인접하는 특정 비선택 비트선(LBL3)에 메인 비트선(MBL3)을 통해서 인가된다. 선택 메모리셀(MC01)의 소스에 접속하는 선택 소스선(LBL1)은 접지전위(GND)에 고정되지만, 특정 비선택 비트선(LBL3) 이외의 다른 비선택 비트선은 접지전위인 채로 플로팅 상태로 한다. 또한, 선택 워드선(WL0)과 선택 비트선(LBL2)의 어느 전압 인가를 선행해서 개시할지는 임의로 결정하면 된다.

다음에, 선택 메모리셀(MC01)의 제어 게이트에 판독 게이트 전압(Vcg)이 인가되고, 드레인에 출력전위(Vn1)가 인가되면, 선택 메모리셀(MC01)의 임계값 전압이 낮은 경우에, 메모리셀 전류가 대(大)로 되고, 상기 메모리셀 전류와, 선택 비트선의 비트선 저항, 도중에 개재하는 트랜지스터의 온 저항 등의 기생 저항에 걸리는 전위차에 의해 선택 메모리셀(MC01)의 드레인 전위가 출력전위(Vn1)보다 저하한다. 또한, 판독회로(3)의 출력전위(Vn1) 자체도, 판독회로(3)의 부하회로(5)와 NMOS(6)를 통해서 메모리셀 전류를 공급하기 때문에, 약간 저하한다. 그러나, 출력전위(Vn1)의 저하폭은, 선택 메모리셀(MC01)의 드레인 전위의 저하폭에 비해서 작다. 여기서, 도 2에 나타내는 카운터 전위 생성회로(4)의 입출력 특성의 경사(α)(증폭률)를, 출력전위(Vn1)의 저하폭에 대한 선택 메모리셀(MC01)의 드레인 전위의 저하폭의 비율과 일치시킴으로써, 특정 비선택 비트선(LBL3)에 인가하는 카운터 전위(Vn2)를 선택 메모리셀(MC01)의 드레인 전위와 동일하거나 그 이하로 할 수 있고, 선택 메모리셀(MC01)에 인접하는 비선택 메모리셀(MC02)을 통해서 특정 비선택 비트선(LBL3)으로부터 선택 비트선에 흐르는 누설전류를 거의 완전히 억제할 수 있다. 여기서, 특정 비선택 비트선(LBL3)에 접속하는 제어 게이트 전위가 Vcg의 비선택 메모리셀(MC02,MC03)은, 한쪽의 소스-드레인 전압이 대략 0V이고, 다른쪽의 드레인이 플로팅 상태이므로, 어느 비선택 메모리셀도 누설전류가 매우 작아지므로, 특정 비선택 비트선(LBL3)에 인가된 카운터 전위(Vn2)는, 그대로 비선택 메모리셀(MC02)의 소스 단지에도 인가된다.

반대로, 선택 메모리셀(MC01)의 임계값 전압이 높은 경우에, 메모리셀 전류가 소(小)로 되고, 상기 메모리셀 전류와, 선택 비트선의 비트선 저항, 도중에 개재하는 트랜지스터의 온 저항 등의 기생 저항에 걸리는 전위차도 작고, 선택 메모리셀(MC01)의 드레인 전위가 출력전위(Vn1)보다 그다지 많이는 저하되지 않는다. 따라서, 카운터 전위 생성회로(4)의 입력전압(Vn1)이 거의 저하하지 않으므로, 출력의 카운터 전위(Vn2)도 많이 저하되지 않고, 특정 비선택 비트선(LBL3)에 인가하는 카운터 전위(Vn2)를 선택 메모리셀(MC01)의 드레인 전위와 동일한 전위나 그 이상으로 할 수 있고, 선택 메모리셀(MC01)에 인접하는 비선택 메모리셀(MC02)을 통해서 선택 비트선으로부터 특정 비선택 비트선(LBL3)에 흐르는 누설전류를 거의 완전히 억제할 수 있다. 이상의 결과, 선택 메모리셀(MC01)의 임계값 전압의 고저, 즉, 메모리셀 전류의 대소에 관계없이, 선택 메모리셀(MC01)의 메모리셀 전류를 100% 반영한 접속점(SEN)의 전위를 감지 증폭기(7)가 참조 노드(REF)의 참조전위와 비교할 수 있으므로, 누설전류에 의한 판독 마진의 저하를 방지해서 고속판독이 가능하게 된다.

다음에, 선택 메모리셀의 드레인 전위의 저하를 보상한 카운터 전위(Vn2)를 얻기 위한 카운터 전위 생성회로(4)의 입출력 특성이 최적인 경사(α)(증폭률)를 도출하는 방법에 대해서 구체적으로 설명한다. 최적의 경사(α)는 메모리셀 어레이 구성(비트선 저항), 메모리셀의 전류특성, 및, 판독회로(3)의 회로구성으로부터 결정된다. 도 3에, 판독회로(3)와 비트선과 메모리셀로 이루어지는 메모리셀 전류의 전류공급경로의 모델 예를 나타낸다. 전류공급경로는, 감지 증폭기(7)를 끼워서 좌우에 2계통 설치되어 있고, 좌측이 판독대상의 선택 메모리셀에 대한 주전류공급경로이고, 우측이 참조전위 생성용의 더미 전류공급경로이며, 서로 대칭인 회로구성으로 되어 있다. 더미 전류공급경로는, 판독회로(3)의 부하회로(5), 캐스케이드 접속한 NMOS(6), 인버터(8)와 완전히 동일한 부하회로(5'), 캐스케이드 접속한 NMOS(6'), 인버터(8')로 이루어지는 더미 판독회로(3')를 구비하여 구성된다. 비트선 저항(Rbl)은 메모리셀 어레이 구성으로부터 결정되고, 계층구조를 채용하는 경우에는, 선택된 블록의 로컬 비트선의 배선 저항, 블록 선택 트랜지스터의 온 저항, 메인 비트선의 배선 저항, 열선택 트랜지스터의 온 저항 등의 직렬저항으로 된다. 상기 비트선 저항(Rbl)을 가령 10㏀으로 한다. 메모리셀 전류(Icell)는, 도 4에 나타내는 메모리셀의 드레인 전류(Id)와 게이트 전압(Vg)의 I-V특성과 워드선 전압(Vcg)에 의해 결정된다. 도 4에 있어서, 3종류의 I-V특성은, 소거상태에서의 임계값 전압(Vthe)이 최대의 최악의 경우시의 소거 메모리셀의 I-V특성과, 기록상태에서의 임계값 전압(Vthp)이 최소의 최악의 경우시의 기록 메모리셀의 I-V특성과, 그 중간의 임계값 전압(Vthr)을 가지는 참조 메모리셀의 I-V특성을 나타내고 있다. 도 4에 예시하는 케이스에서는, 선택 메모리셀이 소거 메모리셀인 경우에는, 메모리셀 전류(Icell)는 20㎂이고, 비트선 저항(Rbl)이 10㏀이므로, 선택 메모리셀의 드레인단에서는, 판독회로(3)의 출력 노드(N1)의 출력전위(Vn1)로부터 200㎷의 전압강하로 된다. 또한, 선택 메모리셀이 기록 메모리셀인 경우에는, 메모리셀 전류(Icell)은 10㎂이고, 비트선 저항(Rbl)이 10㏀이므로, 선택 메모리셀의 드레인단에서는, 판독회로(3)의 출력 노드(N1)의 출력전위(Vn1)로부터 100㎷의 전압강하로 된다. 출력 노드(N1)의 출력전위(Vn1)가, 선택 메모리셀이 소거 메모리셀인 경우에, 기록 메모리셀의 경우보다 25㎷ 저하하는 경우를 상정하면, 선택 메모리셀의 드레인단의 비트선 전압은, 선택 메모리셀이 소거 메모리셀인 경우에, 기록 메모리셀의 경우보다 125㎷ 저하하게 된다. 이 때, 출력 노드(N1)의 출력전위(Vn1)의 변동 25㎷에 대하여, 선택 메모리셀의 드레인단의 비트선 전압은, 125㎷ 변동하므로, 경사(α)는 5로 된다.

<제 2 실시형태>

다음에, 본 발명장치(1)의 제 2 실시형태에 대해서 설명한다. 도 5에, 제 2 실시형태에 있어서의 본 발명장치(1)의 가상 접지선형의 메모리셀 어레이(2) 및 판독회로계통의 회로구성의 개략을 나타낸다. 메모리셀 어레이(2), 판독회로(3), 및, 카운터 전위 생성회로(4)의 구성은, 제 1 실시형태의 것과 동일하다. 따라서, 메모리셀 어레이(2), 판독회로(3), 및, 카운터 전위 생성회로(4)의 구성에 대한 중복된 설명은 생략한다.

제 1 실시형태와의 차이점은, 카운터 전위 생성회로(4)의 출력 노드(N2)에 접속하는 메인 비트선(MBLj)에 대응하는 로컬 비트선(LBLj)이, 선택 비트선에 인접하는 비선택 비트선은 아니고, 또한, 상기 인접하는 비선택 비트선을 사이에 끼워서, 1개 분리된 위치에 있는 비선택 비트선인 점이다. 따라서, 도 5에 있어서, 판독대상이 메모리셀(MC01)이고 선택 비트선이 LBL2인 경우, 메인 비트선(MBL4)이 카운터 전위 생성회로(4)의 출력 노드(N2)에 접속하고, 로컬 비트선(LBL4)이 특정 비선택 비트선[대응하는 메인 비트선이 카운터 전위 생성회로(4)의 출력 노드(N2)에 접속하는 비선택 비트선]으로 된다.

따라서, 본 제 2 실시형태에서는, 각 메인 비트선(MBLj)은, 열선택 트랜지스터(TYj)를 통해서, 대응하는 로컬 비트선(LBLj)이 선택 비트선인 경우에는, 판독회로(3)의 출력 노드(N1)에 접속하고, 대응하는 로컬 비트선(LBLj)이 선택 소스선인 경우에는, 접지전위(GND)에 접속하고, 대응하는 로컬 비트선(LBLj)이 선택 비트선과의 사이에 1개의 비선택 비트선을 끼워서 위치하는 비선택 비트선[제 2 실시형태에 있어서, 「특정 비선택 비트선」이 된다.]인 경우에는, 카운터 전위 생성회로(4)의 출력 노드(N2)에 접속하고, 또한, 대응하는 로컬 비트선(LBLj)이, 특정 비선택 비트선 이외의 비선택 비트선인 경우에는, 플로팅 상태(FL)로 된다.

다음에, 도 5에 나타내는 메모리셀 어레이(2) 내의 메모리셀(MC01)을 판독대상의 메모리셀로서 선택하여 판독하는 경우의 동작에 대해서 설명한다.

판독동작을 개시하기 전의 초기상태로 하여, 모든 워드선과 비트선(제 1 비트선과 제 2 비트선)은 접지전위로 하여 둔다. 우선, 선택 메모리셀(MC01)의 제어 게이트에 접속하는 워드선(WL0)을 선택해서 판독 게이트 전압(Vcg)을 인가한다. 다 른 비선택 워드선의 전위는 접지전위로 유지한다. 다음에, 선택 메모리셀(MC01)의 드레인에 접속하는 선택 비트선(LBL2)에, 메인 비트선(MBL2)을 통해서 판독회로(3)의 출력전위(Vn1)를 인가한다. 동시에, 출력전위(Vn1)는, 카운터 전위 생성회로(4)에 입력되고, 카운터 전위 생성회로(4)의 출력전위(Vn2)가, 선택 비트선(LBL2)으로부터 1개의 비선택 비트선(LBL3)을 사이에 끼워서 위치하는 특정 비선택 비트선(LBL4)에 메인 비트선(MBL4)을 통해서 인가된다. 선택 메모리셀(MC01)의 소스에 접속하는 선택 소스선(LBL1)은 접지전위(GND)에 고정되지만, 특정 비선택 비트선(LBL4) 이외의 다른 비선택 비트선은 접지전위인 채로 플로팅 상태로 한다. 또한, 선택 워드선(WL0)과 선택 비트선(LBL2)의 어느 전압 인가를 선행해서 개시할지는 임의로 결정하면 된다.

다음에, 선택 메모리셀(MC01)의 제어 게이트에 판독 게이트 전압(Vcg)이 인가되고, 드레인에 출력전위(Vn1)가 인가되면, 선택 메모리셀(MC01)의 임계값 전압이 낮은 경우에, 메모리셀 전류가 대로 되고, 상기 메모리셀 전류와, 선택 비트선의 비트선 저항, 도중에 개재하는 트랜지스터의 온 저항 등의 기생 저항에 걸리는 전위차에 의해 선택 메모리셀(MC01)의 드레인 전위가 출력전위(Vn1)보다 저하한다. 또한, 판독회로(3)의 출력전위(Vn1) 자체도, 판독회로(3)의 부하회로(5)와 NMOS(6)를 통해서 메모리셀 전류를 공급하기 때문에, 약간 저하한다. 그러나, 출력전위(Vn1)의 저하폭은, 선택 메모리셀(MC01)의 드레인 전위의 저하폭에 비해서 작다. 여기서, 도 2에 나타내는 카운터 전위 생성회로(4)의 입출력 특성의 경사(α)(증폭률)를, 출력전위(Vn1)의 저하폭에 대한 선택 메모리셀(MC01)의 드레인 전위의 저하 폭의 비율과 일치시킴으로써, 특정 비선택 비트선(LBL4)에 인가하는 카운터 전위(Vn2)를 선택 메모리셀(MC01)의 드레인 전위와 동일하게 할 수 있고, 선택 비트선(LBL2)에 인접하는 비선택 비트선(LBL3)의 전위를, 그 양측의 선택 비트선(LBL2)과 특정 비선택 비트선(LBL4)으로부터, 제어 게이트의 전위가 Vcg의 비선택 메모리셀(MC02과 MC03)을 통해서 선택 메모리셀(MC01)의 드레인 전위와 카운터 전위(Vn2)의 중간전위, 즉, 드레인 전위와 대략 동일한 전위로 충전할 수 있고, 선택 메모리셀(MC01)에 인접하는 비선택 메모리셀(MC02)을 통해서 비선택 비트선(LBL3)으로부터 선택 비트선에 흐르는 누설전류를 거의 완전히 억제할 수 있다.

반대로, 선택 메모리셀(MC01)의 임계값 전압이 높은 경우에, 메모리셀 전류가 소로 되고, 상기 메모리셀 전류와, 선택 비트선의 비트선 저항, 도중에 개재하는 트랜지스터의 온 저항 등의 기생 저항에 걸리는 전위차도 작고, 선택 메모리셀(MC01)의 드레인 전위가 출력전위(Vn1)보다 그다지 많이는 저하되지 않는다. 따라서, 카운터 전위 생성회로(4)의 입력전압(Vn1)이 거의 저하하지 않으므로, 출력의 카운터 전위(Vn2)도 많이 저하되지 않고, 특정 비선택 비트선(LBL4)에 인가하는 카운터 전위(Vn2)를 선택 메모리셀(MC01)의 드레인 전위와 동일한 전위나 그 이상으로 할 수 있고, 비선택 비트선(LBL3)의 전위도 드레인 전위와 동일한 전위나 그 이상으로 할 수 있고, 선택 메모리셀(MC01)에 인접하는 비선택 메모리셀(MC02)을 통해서 선택 비트선으로부터 비선택 비트선(LBL3)에 흐르는 누설전류를 거의 완전히 억제할 수 있다. 이상의 결과, 선택 메모리셀(MC01)의 임계값 전압의 고저, 즉, 메모리셀 전류의 대소에 관계없이, 선택 메모리셀(MC01)의 메모리셀 전류를 100% 반 영한 접속점(SEN)의 전위를 감지 증폭기(7)가 참조 노드(REF)의 참조전위와 비교할 수 있기 때문에, 누설전류에 의한 판독 마진의 저하를 방지해서 고속판독이 가능하게 된다.

또한, 본 제 2 실시형태에서는, 카운터 전위(Vn2)를 선택 메모리셀(MC01)의 드레인 전위의 사이에, 가령 전위차가 생긴 경우에도, 선택 비트선(LBL2)과 인접하는 비선택 비트선(LBL3)의 사이의 전위차는, 그 절반정도로 저감되므로, 제 1 실시형태에 있어서 마찬가지의 전위차가 발생한 경우에 비교해서, 누설전류를 경감할 수 있다.

<제 3 실시형태>

다음에, 본 발명장치(1)의 제 3 실시형태에 대해서 설명한다. 도 6에, 제 3 실시형태에 있어서의 본 발명장치(1)의 가상 접지선형의 메모리셀 어레이(2) 및 판독회로계통의 회로구성의 개략을 나타낸다. 제 3 실시형태는, 제 1 실시형태에 대한 변형예이다. 메모리셀 어레이(2), 판독회로(3), 및, 카운터 전위 생성회로(4)의 구성은, 제 1 실시형태의 것과 동일하다. 따라서, 메모리셀 어레이(2), 판독회로(3), 및, 카운터 전위 생성회로(4)의 구성에 대한 중복되는 설명은 생략한다.

제 1 실시형태와의 차이점은, 선택 비트선 및 특정 비선택 비트선의 충전과 동시에, 특정 비선택 비트선의 선택 비트선과 반대측에 인접하는 비선택 비트선을, 카운터 전위 생성회로(4)의 출력 노드(N2)의 출력전위(Vn2)의 하한값보다 낮은 소정의 프리 챠지 전위(Vpr)로 충전하는 프리 챠지 회로(9)를 구비하고, 상기 비선택 비트선에 대응하는 메인 비트선을, 열선택 트랜지스터를 통해서, 프리 챠지 회로 (9)의 출력 노드(N3)에 접속한다.

프리 챠지 회로(9)는, 판독회로(3)의 부하회로(5)와 NMOS(6)가 인버터(8)로 이루어지는 메모리셀 전류공급회로부와 대략 동일한 회로구성이고, PMOS(20)와 NMOS(21)와 인버터(22)로 구성된다. 단, 인버터(22)의 입력 반전 레벨은, 판독회로(3)의 인버터(8)보다 낮은 피치의 프리 챠지 전위(Vpr) 근방으로 설정되어 있다.

다음에, 도 6에 나타내는 메모리셀 어레이(2) 내의 메모리셀(MC01)을 판독대상의 메모리셀로서 선택해서 판독하는 경우의 동작에 대해서 설명한다.

판독동작을 개시하기 전의 초기상태로 하여, 모든 워드선과 비트선(제 1 비트선과 제 2 비트선)은 접지전위로 하여 둔다. 우선, 선택 메모리셀(MC01)의 제어 게이트에 접속하는 워드선(WL0)을 선택해서 판독 게이트 전압(Vcg)을 인가한다. 다른 비선택 워드선의 전위는 접지전위로 유지한다. 다음에, 선택 메모리셀(MC01)의 드레인에 접속하는 선택 비트선(LBL2)에, 메인 비트선(MBL2)을 통해서 판독회로(3)의 출력전위(Vn1)를 인가한다. 동시에, 출력전위(Vn1)는, 카운터 전위 생성회로(4)에 입력되고, 카운터 전위 생성회로(4)의 출력전위(Vn2)가, 선택 비트선(LBL2)에 인접하는 특정 비선택 비트선(LBL3)에 메인 비트선(MBL3)을 통해서 인가된다. 특정 비선택 비트선(LBL3)에 인접하는 비선택 비트선(LBL4)은, 메인 비트선(MBL4)을 통해서, 프리 챠지 회로(9)로부터 프리 챠지 전위(Vpr)에 충전된다. 선택 메모리셀(MC01)의 소스에 접속하는 선택 소스선(LBL1)은 접지전위(GND)에 고정되지만, 특정 비선택 비트선(LBL3)과 비선택 비트선(LBL4) 이외의 다른 비선택 비트선은 접지전위인 채로 플로팅 상태로 한다. 또한, 선택 워드선(WL0)과 선택 비트선(LBL2)의 어 느 전압 인가를 선행해서 개시할지는 임의로 결정하면 된다. 비선택 비트선(LBL4)이 프리 챠지 전위(Vpr)로 충전되면, 프리 챠지 회로(9)의 인버터(22)의 출력레벨이 저하하고, NMOS(21)가 컷오프하여, 비선택 비트선(LBL4)은 프리 챠지 전위(Vpr)에 충전된 상태에서 플로팅 상태로 된다.

다음에, 선택 메모리셀(MC01)의 제어 게이트에 판독 게이트 전압(Vcg)이 인가되고, 드레인에 출력전위(Vn1)가 인가되면, 선택 메모리셀(MC01)의 임계값 전압이 낮은 경우에, 메모리셀 전류가 대로 되고, 상기 메모리셀 전류와, 선택 비트선의 비트선 저항, 도중에 개재하는 트랜지스터의 온 저항 등의 기생 저항에 걸리는 전위차에 의해 선택 메모리셀(MC01)의 드레인 전위가 출력전위(Vn1)보다 저하한다. 또한, 판독회로(3)의 출력전위(Vn1) 자체도, 판독회로(3)의 부하회로(5)와 NMOS(6)를 통해서 메모리셀 전류를 공급하기 때문에, 약간 저하한다. 그러나, 출력전위(Vn1)의 저하폭은, 선택 메모리셀(MC01)의 드레인 전위의 저하폭에 비해서 작다. 여기서, 도 2에 나타내는 카운터 전위 생성회로(4)의 입출력 특성의 경사(α)(증폭률)를, 출력전위(Vn1)의 저하폭에 대한 선택 메모리셀(MC01)의 드레인 전위의 저하폭의 비율과 일치시킴으로써, 특정 비선택 비트선(LBL3)에 인가하는 카운터 전위(Vn2)를 선택 메모리셀(MC01)의 드레인 전위와 동일하거나 그 이하로 할 수 있고, 선택 메모리셀(MC01)에 인접하는 비선택 메모리셀(MC02)을 통해서 특정 비선택 비트선(LBL3)으로부터 선택 비트선에 흐르는 누설전류를 거의 완전히 억제할 수 있다. 여기서, 특정 비선택 비트선(LBL3)에 접속하는 제어 게이트 전위가 Vcg의 비선택 메모리셀(MC02,MC03)은, 한쪽의 소스-드레인 전압이 대략 0V이고, 다른쪽의 드 레인이 프리 챠지 전위(Vpr)로 충전되어 있으므로, 특정 비선택 비트선(LBL3)과 비선택 비트선(LBL4)이 카운터 전위(Vn2)로 충전되는 기간이 단축되고, 어느 비선택 메모리셀도 빠른 시기에 누설전류가 매우 작아지므로, 특정 비선택 비트선(LBL3)에 인가된 카운터 전위(Vn2)는, 그대로 비선택 메모리셀(MC02)의 소스 끝에도 인가된다.

반대로, 선택 메모리셀(MC01)의 임계값 전압이 높은 경우에, 메모리셀 전류가 소로 되고, 상기 메모리셀 전류와, 선택 비트선의 비트선 저항, 도중에 개재하는 트랜지스터의 온 저항 등의 기생 저항에 걸리는 전위차도 작고, 선택 메모리셀(MC01)의 드레인 전위가 출력전위(Vn1)보다 그다지 많이는 저하되지 않는다. 따라서, 카운터 전위 생성회로(4)의 입력전압(Vn1)이 거의 저하하지 않으므로, 출력의 카운터 전위(Vn2)도 많이 저하되지 않고, 특정 비선택 비트선(LBL3)에 인가하는 카운터 전위(Vn2)를 선택 메모리셀(MC01)의 드레인 전위와 동일한 전위나 그 이상으로 할 수 있고, 선택 메모리셀(MC01)에 인접하는 비선택 메모리셀(MC02)을 통해서 선택 비트선으로부터 특정 비선택 비트선(LBL3)에 흐르는 누설전류를 거의 완전히 억제할 수 있다. 이상의 결과, 선택 메모리셀(MC01)의 임계값 전압의 고저, 즉, 메모리셀 전류의 대소에 관계없이, 선택 메모리셀(MC01)의 메모리셀 전류를 100% 반영한 접속점(SEN)의 전위를 감지 증폭기(7)가 참조 노드(REF)의 참조전위와 비교할 수 있기 때문에, 누설전류에 의한 판독 마진의 저하를 방지해서 고속판독이 가능하게 된다.

제 3 실시형태에서는, 특정 비선택 비트선(LBL3)의 카운터 전위(Vn2)에의 충 전 능력이 낮은 경우에, 인접하는 비선택 비트선(LBL4)에의 유입 전류에 의해, 특정 비선택 비트선(LBL3)의 충전이 지연되어, 인접하는 비선택 메모리셀(MC02)의 누설전류가 증가하는 것을, 비선택 비트선(LBL4)을 별도 프리 챠지 회로(9)로 충전함으로써 억제할 수 있어, 고속판독에 공헌할 수 있다.

<제 4 실시형태>

다음에, 본 발명장치(1)의 제 4 실시형태에 대해서 설명한다. 도 7에, 제 4 실시형태에 있어서의 본 발명장치(1)의 가상 접지선형의 메모리셀 어레이(2) 및 판독회로계통의 회로구성의 개략을 나타낸다. 제 4 실시형태는, 제 2 실시형태에 대한 변형예이다. 메모리셀 어레이(2), 판독회로(3), 및, 카운터 전위 생성회로(4)의 구성은, 제 1 및 제 2 실시형태의 것과 동일하다. 따라서, 메모리셀 어레이(2), 판독회로(3), 및, 카운터 전위 생성회로(4)의 구성에 대한 중복되는 설명은 생략한다.

제 2 실시형태와의 차이점은, 선택 비트선 및 특정 비선택 비트선의 충전과 동시에, 특정 비선택 비트선과 선택 비트선 사이에 있는 비선택 비트선을, 카운터 전위 생성회로(4)의 출력 노드(N2)의 출력전위(Vn2)의 하한값보다 낮은 소정의 프리 챠지 전위(Vpr)로 충전하는 프리 챠지 회로(9)를 구비하고, 상기 비선택 비트선에 대응하는 메인 비트선을, 열선택 트랜지스터를 통해서, 프리 챠지 회로(9)의 출력 노드(N3)에 접속한다. 프리 챠지 회로(9)의 회로구성은, 제 3 실시형태의 프리 챠지 회로(9)와 동일하므로, 중복되는 설명은 생략한다.

다음에, 도 7에 나타내는 메모리셀 어레이(2) 내의 메모리셀(MC01)을 판독대 상의 메모리셀로서 선택해서 판독하는 경우의 동작에 대해서 설명한다.

판독동작을 개시하기 전의 초기상태로 하여, 모든 워드선과 비트선(제 1 비트선과 제 2 비트선)은 접지전위로 하여 둔다. 우선, 선택 메모리셀(MC01)의 제어 게이트에 접속하는 워드선(WL0)을 선택해서 판독 게이트 전압(Vcg)을 인가한다. 다른 비선택 워드선의 전위는 접지전위로 유지한다. 다음에, 선택 메모리셀(MC01)의 드레인에 접속하는 선택 비트선(LBL2)에, 메인 비트선(MBL2)을 통해서 판독회로(3)의 출력전위(Vn1)를 인가한다. 동시에, 출력전위(Vn1)는, 카운터 전위 생성회로(4)에 입력되고, 카운터 전위 생성회로(4)의 출력전위(Vn2)가, 선택 비트선(LBL2)으로부터 1개의 비선택 비트선(LBL3)을 사이에 끼워서 위치하는 특정 비선택 비트선(LBL4)에 메인 비트선(MBL4)을 통해서 인가된다. 선택 비트선(LBL2)과 특정 비선택 비트선(LBL4) 사이의 비선택 비트선(LBL3)은, 메인 비트선(MBL3)을 통해서, 프리 챠지 회로(9)로부터 프리 챠지 전위(Vpr)에 충전된다. 선택 메모리셀(MC01)의 소스에 접속하는 선택 소스선(LBL1)은 접지전위(GND)에 고정되지만, 비선택 비트선(LBL3)과 특정 비선택 비트선(LBL4) 이외의 다른 비선택 비트선은 접지전위인 채로 플로팅 상태로 한다. 또한, 선택 워드선(WL0)과 선택 비트선(LBL2)의 어느 전압 인가를 선행해서 개시할지는 임의로 결정하면 된다. 비선택 비트선(LBL3)이 프리 챠지 전위(Vpr)에 충전되면, 프리 챠지 회로(9)의 인버터(22)의 출력레벨이 저하하고, NMOS(21)가 컷오프하여, 비선택 비트선(LBL3)은 프리 챠지 전위(Vpr)에 충전된 상태에서 플로팅 상태로 된다.

다음에, 선택 메모리셀(MC01)의 제어 게이트에 판독 게이트 전압(Vcg)이 인 가되고, 드레인에 출력전위(Vn1)가 인가되면, 선택 메모리셀(MC01)의 임계값 전압이 낮은 경우에, 메모리셀 전류가 대로 되고, 상기 메모리셀 전류와, 선택 비트선의 비트선 저항, 도중에 개재하는 트랜지스터의 온 저항 등의 기생 저항에 걸리는 전위차에 의해 선택 메모리셀(MC01)의 드레인 전위가 출력전위(Vn1)보다 저하한다. 또한, 판독회로(3)의 출력전위(Vn1) 자체도, 판독회로(3)의 부하회로(5)와 NMOS(6)를 통해서 메모리셀 전류를 공급하기 때문에, 약간 저하한다. 그러나, 출력전위(Vn1)의 저하폭은, 선택 메모리셀(MC01)의 드레인 전위의 저하폭에 비해서 작다. 여기서, 도 2에 나타내는 카운터 전위 생성회로(4)의 입출력 특성의 경사(α)(증폭률)를, 출력전위(Vn1)의 저하폭에 대한 선택 메모리셀(MC01)의 드레인 전위의 저하폭의 비율과 일치시킴으로써, 특정 비선택 비트선(LBL4)에 인가하는 카운터 전위(Vn2)를 선택 메모리셀(MC01)의 드레인 전위와 동일하게 할 수 있다. 선택 비트선(LBL2)에 인접하는 비선택 비트선(LBL3)의 전위를, 프리 챠지 회로(9)에서 프리 챠지 레벨(Vpr)로 별도 충전하고 있으므로, 그 양측의 선택 비트선(LBL2)과 특정 비선택 비트선(LBL4)으로부터, 제어 게이트의 전위가 Vcg의 비선택 메모리셀(MC02과 MC03)을 통해서 선택 메모리셀(MC01)의 드레인 전위와 카운터 전위(Vn2)의 중간전위, 즉, 드레인 전위와 대략 동일한 전위에 고속으로 충전할 수 있고, 선택 메모리셀(MC01)에 인접하는 비선택 메모리셀(MC02)을 통해서 비선택 비트선(LBL3)으로부터 선택 비트선에 흐르는 누설전류를 거의 완전히 억제할 수 있다.

반대로, 선택 메모리셀(MC01)의 임계값 전압이 높은 경우에, 메모리셀 전류가 소로 되고, 상기 메모리셀 전류와, 선택 비트선의 비트선 저항, 도중에 개재하 는 트랜지스터의 온 저항 등의 기생 저항에 걸리는 전위차도 작고, 선택 메모리셀(MC01)의 드레인 전위가 출력전위(Vn1)보다 그다지 많이는 저하되지 않는다. 따라서, 카운터 전위 생성회로(4)의 입력전압(Vn1)이 거의 저하하지 않으므로, 출력의 카운터 전위(Vn2)도 많이 저하되지 않고, 특정 비선택 비트선(LBL4)에 인가하는 카운터 전위(Vn2)를 선택 메모리셀(MC01)의 드레인 전위와 동일한 전위나 그 이상으로 할 수 있다. 또한, 선택 비트선(LBL2)에 인접하는 비선택 비트선(LBL3)의 전위를, 프리 챠지 회로(9)에서 프리 챠지 레벨(Vpr)로 별도 충전하고 있으므로, 비선택 비트선(LBL3)의 전위도 고속으로 드레인 전위와 동일한 전위나 그 이상으로 할 수 있고, 선택 메모리셀(MC01)에 인접하는 비선택 메모리셀(MC02)을 통해서 선택 비트선으로부터 비선택 비트선(LBL3)에 흐르는 누설전류를 거의 완전히 억제할 수 있다. 이상의 결과, 선택 메모리셀(MC01)의 임계값 전압의 고저, 즉, 메모리셀 전류의 대소에 관계없이, 선택 메모리셀(MC01)의 메모리셀 전류를 100% 반영한 접속점(SEN)의 전위를 감지 증폭기(7)가 참조 노드(REF)의 참조전위와 비교할 수 있기 때문에, 누설전류에 의한 판독 마진의 저하를 방지해서 고속판독이 가능하게 된다.

제 4 실시형태에서는, 특정 비선택 비트선(LBL4)의 카운터 전위(Vn2)에의 충전 능력이 낮은 경우에, 인접하는 비선택 비트선(LBL3)에의 유입 전류에 의해, 특정 비선택 비트선(LBL4)의 충전이 지연되어, 인접하는 비선택 메모리셀(MC02)의 누설전류가 증가하는 것을, 비선택 비트선(LBL3)을 별도 프리 챠지 회로(9)로 충전함으로써 억제할 수 있어, 고속판독에 공헌할 수 있다.

다음에, 상기 제 1 내지 제 4 실시형태에 대한 다른 실시형태에 대해서 설명 한다.

<1> 상기 제 1 내지 제 4 실시형태에 있어서, 카운터 전위 생성회로(4)의 출력 노드(N2)의 출력전위(Vn2)를, 입력 전위(Vn1)가 높은 경우에는, 입력 전위(Vn1)보다 높고, 또한, 입력 전위(Vn1)가 낮은 경우에는, 입력 전위(Vn1)보다 낮게 되도록 조정하는 것도 바람직하다. 즉, 도 8에 나타내는 바와 같이, 입력 전위(Vn1)가 Vn1'~Vn1"의 사이에서 변동하고, 카운터 전위(Vn2)가 Vn2'~Vn2"의 사이에서 변동한다고 했을 경우에, Vn2'<Vn1', Vn2">Vn1"로 된다.

판독대상의 메모리셀의 임계값 전압이 낮은 경우에는, 판독전류가 크고, 선택 메모리셀의 드레인 전위의 저하도 커지지만, 카운터 전위도 상기 드레인 전위보다 낮게 되도록 제어됨으로써, 인접하는 비선택 메모리셀을 통해서 선택 비트선으로부터 비선택 비트선에 전류가 유입되고, 판독전류는 그만큼 증가하여, 판독 마진이 증가한다. 또한, 판독 메모리셀의 임계값 전압이 높은 경우에는, 판독전류가 작고, 선택 메모리셀의 드레인 전위의 저하도 작지만, 카운터 전위는 상기 드레인 전위보다 높게 되도록 제어됨으로써, 인접하는 비선택 메모리셀을 통해서 비선택 비트선으로부터 선택 비트선에 전류가 유입되고, 판독전류는 그만큼 감소한다. 결과적으로, 임계값 전압이 높은 경우에 있어서, 판독 마진의 증가로 된다.

<2> 상기 제 1 내지 제 4 실시형태에 있어서, 판독회로(3)의 메모리셀 전류공급회로부는, 부하회로(5)와 캐스케이드 접속 NMOS(6)와 인버터(8)로 형성한 회로구성을 예시했지만, 메모리셀 전류공급회로부의 회로구성은, 상기 구성에 한정되는 것은 아니다. 예컨대, 판독회로(3)의 출력 노드(N1)에 내부 클럭으로 제어되는 프 리 챠지 회로를 별도 설치해도 상관없다. 또한, 메모리셀 전류공급회로부를 부하회로(5)와 캐스케이드 접속 NMOS(6)만으로 구성하고, NMOS(6)의 게이트 전위를 소정의 중간 바이어스 레벨로 고정해도 상관없다. 또한, 부하회로(5)는, 게이트가 접지된 PMOS 이외로 구성해도 상관없다.

<3> 상기 제 1 내지 제 4 실시형태에 있어서, 카운터 전위 생성회로(4)는, 소스 접지의 1단 증폭회로를 사용한 회로구성에 한정되는 것은 아니다. 또한, 카운터 전위 생성회로(4)의 출력 노드(N2)에 내부 클럭으로 제어되는 프리 챠지 회로를 별도 설치해도 상관없다.

<4> 상기 제 1 내지 제 4 실시형태에 있어서, 메모리셀 어레이(2)를 구성하는 메모리셀로서, 플로팅 게이트를 갖는 MOSFET구조의 플래시 메모리 셀을 상정했지만, 메모리셀은 플래시 메모리 셀 이외의 메모리셀이여도 상관없다. 예컨대, 마스크 ROM 등의 제조단계에서 임계값 전압이 고정되는 메모리셀이여도 상관없다.

<5> 상기 제 1 내지 제 4 실시형태에 있어서, 메모리셀 어레이(2)는, 제 1 비트선이 항상 선택 소스선으로 되고, 제 2 비트선이 선택 비트선으로 되도록 구성되는 경우를 상정했지만, 판독대상의 메모리셀의 열위치에 따라, 선택 비트선과 선택 소스선의 조합이 교대하는 구성이여도 상관없다. 게다가는, 1개의 메모리셀에 대해서 메모리셀 전류의 방향을 다르게 해서 2개의 기억 데이터를 판독하는 다치 메모리셀의 경우, 메모리셀 전류의 방향에 따라 선택 비트선과 선택 소스선의 조합이 교대하는 구성이여도 상관없다.

본 발명이 바람직한 실시형태로 설명되었을 지라도, 본 발명의 정신 및 범위 를 벗어나는 것없이 다양한 수정 및 변경이 당업자에 의해 이루어지는 것이 이해될 것이다. 따라서, 본 발명은 하기의 특허청구범위로 판단되어야 한다.

본 발명의 반도체 기억장치에 의하면, 가상 접지선형의 메모리 어레이 구성의 반도체 기억장치에 있어서, 판독대상의 메모리셀에 인접하는 메모리셀을 통한 누설전류를 억제하여, 고속판독을 할 수 있는 효과를 가지고 있다.

Claims (14)

1. 반도체 기억장치로서,

   1개의 제 1 전극과 1쌍의 제 2 전극을 갖고, 상기 제 1 전극의 전위에 따라 상기 제 2 전극간의 도통상태에 의해 기억내용을 판독할 수 있는 메모리셀을, 행 및 열방향으로 매트릭스상으로 배열해서 이루어지는 메모리셀 어레이를 구비하고, 동일 행에 있는 상기 메모리셀의 상기 제 1 전극을 각각 공통의 워드선에 접속하고, 행방향에 인접하는 2개의 상기 메모리셀 사이에서 1개의 상기 제 2 전극끼리를 접속하고, 동일 열에 있는 상기 메모리셀의 한쪽의 상기 제 2 전극을 공통의 제 1 비트선에 접속하고, 동일 열에 있는 상기 메모리셀의 다른쪽의 상기 제 2 전극을 공통의 제 2 비트선에 접속하고, 상기 제 1 비트선과 상기 제 2 비트선을 각각 교대로 복수개 배치하여 이루어지고,

   판독시에 있어서, 판독대상의 상기 메모리셀에 접속하는 1쌍의 상기 제 1 비트선과 상기 제 2 비트선을 선택하고, 상기 1쌍의 선택 비트선간에 소정의 전압을 인가하여, 판독대상의 상기 메모리셀에 흐르는 메모리셀 전류의 대소를 검지하는 판독회로와,

   판독시에 있어서, 상기 1쌍의 선택 비트선 상의 어느 전위보다 고전위로 되는 상기 판독회로 내의 상기 메모리셀 전류를 공급하는 전류경로 상의 중간 노드의 중간 노드 전위에 기초하여, 상기 메모리셀 전류의 대소에 따라 상기 중간 노드 전위의 변화와 동일한 방향으로 변화되고, 그 변동폭이 상기 중간 노드 전위보다 큰 카운터 전위를 생성하는 카운터 전위 생성회로를 구비하고,

   판독시에 있어서, 상기 1쌍의 선택 비트선 내의 고전위측에 인접하는 상기 제 1 비트선 또는 상기 제 2 비트선, 또는, 1개이상의 플로팅 상태로 설정된 상기 제 1 비트선 또는 상기 제 2 비트선 또는 그 양쪽을 사이에 끼워서 상기 1쌍의 선택 비트선 내의 고전위측에 위치하는 상기 제 1 비트선 또는 상기 제 2 비트선에, 상기 카운터 전위가 공급되는 것을 특징으로 하는 반도체 기억장치.
2. 제1항에 있어서, 상기 카운터 전위는, 상기 중간 노드 전위가 고전위측으로 변화되고 있을 때는, 상기 1쌍의 선택 비트선 내의 고전위측의 선택 비트선 상의 최저전위 이상으로 되도록 생성되고, 상기 중간 노드 전위가 저전위측으로 변화되고 있을 때는, 상기 고전위측의 선택 비트선 상의 최저전위 부근 또는 그 이하로 되도록 생성되는 것을 특징으로 하는 반도체 기억장치.
3. 제1항에 있어서, 상기 카운터 전위는, 상기 중간 노드 전위가 고전위측으로 변화되고 있을 때는, 상기 중간 노드 전위보다 고전위로 되고, 상기 중간 노드 전위가 저전위측으로 변화되고 있을 때는, 상기 중간 노드 전위보다 저전위로 되는 것을 특징으로 하는 반도체 기억장치.
4. 제1항에 있어서, 판독시에 있어서, 판독대상이 아닌 상기 메모리셀에 접속하는 상기 제 1 비트선과 상기 제 2 비트선 내의 상기 카운터 전위가 공급되지 않는 상기 제 1 비트선과 상기 제 2 비트선은 플로팅 상태로 되는 것을 특징으로 하는 반도체 기억장치.
5. 제1항에 있어서, 상기 판독회로가 상기 메모리셀 전류의 대소를 검지하기 전에, 판독대상이 아닌 상기 메모리셀에 접속하고, 한쪽에 상기 카운터 전위가 공급되는 1쌍의 비선택 비트선의 다른쪽을 소정의 프리 챠지 전위로 프리 챠지하는 것을 특징으로 하는 반도체 기억장치.
6. 제5항에 있어서, 상기 프리 챠지된 비선택 비트선을, 상기 판독회로가 상기 메모리셀 전류의 대소를 검지하기 직전 또는 직후에 플로팅 상태로 하는 것을 특징으로 하는 반도체 기억장치.
7. 제5항에 있어서, 상기 프리 챠지 전위는 상기 카운터 전위보다 저전위인 것을 특징으로 하는 반도체 기억장치.
8. 제1항에 있어서, 상기 판독회로가 상기 메모리셀 전류의 대소를 검지하기 전에, 상기 1쌍의 선택 비트선과, 상기 카운터 전위가 공급되는 상기 제 1 비트선 또는 상기 제 2 비트선과의 사이에 존재하는 상기 제 1 비트선 또는 상기 제 2 비트선 또는 그 양쪽을 소정의 프리 챠지 전위로 프리 챠지하고,

   판독시에 있어서, 1개이상의 플로팅 상태로 설정된 상기 제 1 비트선 또는 상기 제 2 비트선 또는 그 양쪽을 사이에 끼워서 상기 1쌍의 선택 비트선 내의 고전위측에 위치하는 상기 제 1 비트선 또는 상기 제 2 비트선에, 상기 카운터 전위를 공급하는 것을 특징으로 하는 반도체 기억장치.
9. 제8항에 있어서, 상기 프리 챠지된 비선택 비트선을, 상기 판독회로가 상기 메모리셀 전류의 대소를 검지하기 직전 또는 직후에 플로팅 상태로 하는 것을 특징으로 하는 반도체 기억장치.
10. 제8항에 있어서, 상기 프리 챠지 전위는 상기 카운터 전위보다 저전위인 것을 특징으로 하는 반도체 기억장치.
11. 제1항에 있어서, 상기 카운터 전위 생성회로는 1단 증폭회로로 구성되는 것을 특징으로 하는 반도체 기억장치.
12. 제11항에 있어서, 상기 1단 증폭회로는, 캐스케이드 접속되어 게이트 전위가 소정의 바이어스 전위로 설정된 MOSFET를 구비하고 있는 것을 특징으로 하는 반도체 기억장치.
13. 제1항에 있어서, 상기 판독회로는, 상기 전류경로 상의 중간 노드의 상류측에 캐스케이드 접속되고, 상기 중간 노드 전위에 의해 게이트 전위가 제어되는 MOSFET를 구비하고 있는 것을 특징으로 하는 반도체 기억장치.
14. 제1항에 있어서, 상기 메모리셀이, 임계값 전압의 대소에 따라 기억상태가 변화되는 MOSFET 구조의 불휘발성 메모리셀이며, 상기 제 1 전극이 상기 MOSFET의 제어 게이트이고, 상기 1쌍의 제 2 전극이 상기 MOSFET의 드레인과 소스인 것을 특징으로 하는 반도체 기억장치.

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