JPH0793018B2 - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JPH0793018B2 JPH0793018B2 JP5991088A JP5991088A JPH0793018B2 JP H0793018 B2 JPH0793018 B2 JP H0793018B2 JP 5991088 A JP5991088 A JP 5991088A JP 5991088 A JP5991088 A JP 5991088A JP H0793018 B2 JPH0793018 B2 JP H0793018B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は不揮発性半導体メモリ、特に紫外線消去型再書
き込み可能な読み出し専用メモリ（以下、EPROMと略記
する。）における読み出し／書き込み回路に関する。
き込み可能な読み出し専用メモリ（以下、EPROMと略記
する。）における読み出し／書き込み回路に関する。
（従来の技術） 第５図は従来のEPROMの一部を示しており、BL…はビッ
ト線、MC…は上記各ビット線にそれぞれ複数個接続され
た浮遊ゲート型トランジスタからなるメモリセル、WL…
は上記メモリセルMC…のアレイにおける同一行の複数個
のメモリセルを選択するためのワード線、CS…は上記ビ
ット線BL…に直列に接続された絶縁ゲート型（MOS型）
のＮチャネル型のカラム選択トランジスタ、SLは上記ト
ランジスタCS…を介して前記複数のビット線BL…に共通
接続されたセンス線、CLは上記センス線SLに挿入接続さ
れたＮチャネル型の電位クランプ用トランジスタ、LDは
上記センス線SLとVDD電源端との間に接続されたビット
線負荷、SAは上記センス線SLの電位をセンス増幅して出
力すセンスアンプ、VBは前記電位クランプ用トランジス
タCLのゲートにデータ読み出し時に所定のバイアス電圧
を供給するバイアス回路、TWは前記複数のカラム選択ト
ランジスタCS…共通接続点とVPP/VDD電圧端子との間に
接続されたＮチャネル型のデータ書き込み用トランジス
タであってそのゲートには書き込み▲▼が与えられ
る。
ト線、MC…は上記各ビット線にそれぞれ複数個接続され
た浮遊ゲート型トランジスタからなるメモリセル、WL…
は上記メモリセルMC…のアレイにおける同一行の複数個
のメモリセルを選択するためのワード線、CS…は上記ビ
ット線BL…に直列に接続された絶縁ゲート型（MOS型）
のＮチャネル型のカラム選択トランジスタ、SLは上記ト
ランジスタCS…を介して前記複数のビット線BL…に共通
接続されたセンス線、CLは上記センス線SLに挿入接続さ
れたＮチャネル型の電位クランプ用トランジスタ、LDは
上記センス線SLとVDD電源端との間に接続されたビット
線負荷、SAは上記センス線SLの電位をセンス増幅して出
力すセンスアンプ、VBは前記電位クランプ用トランジス
タCLのゲートにデータ読み出し時に所定のバイアス電圧
を供給するバイアス回路、TWは前記複数のカラム選択ト
ランジスタCS…共通接続点とVPP/VDD電圧端子との間に
接続されたＮチャネル型のデータ書き込み用トランジス
タであってそのゲートには書き込み▲▼が与えられ
る。
上記回路における書き込み動作に際しては、VPP/VDD電
圧端子にある高電圧（たとえば12.5Vの書き込み電圧
VPP）が印加され、書き込みデータ▲▼が入力デー
タの“1"または“0"に対応してVPP電圧または接地電圧
になる。次に、アドレス信号に基いて、カラム系デコー
ダのカラム選択信号d0,d1…のどれかがVPP電圧になって
１本のビット線BLが選択されると同時に、ローデコーダ
のワード線選択信号w0,w1,…のどれかがVPP電圧になっ
て１本のワード線WLが選択される。たとえばカラム選択
信号d1,ワード線信号w0がVPP電圧になった場合には、図
中点線で囲まれたメモリセルMCが選択されることにな
る。このとき、書き込みデータ▲▼がVPP電圧であ
れば、書き込みトランジスタTWはオンになり、上記選択
セルMCのドレインが接続されている選択ビット線BLの電
位はVpp−Vth（Vthはカラム選択トランジスタCSである
Ｎチャネルトランジスタの闘値電圧）となり、上記選択
セルMCの制御ゲートが接続されている選択ワード線WLの
電位はVpp電圧にバイアスされる。このとき、選択セルW
Lはチャネルホットエレクトロンが浮遊ゲートに注入さ
れ、その闘値が上昇することになる。これに対して、上
記メモリセルMCが選択されたときに書き込みデータ▲
▼が接地電圧であれば、選択セルMCのドレイン電位は
低いのでその闘値が上昇することはなく、元の状態（浮
遊ゲートに電荷が蓄積されていない状態）のまま維持さ
れる。
圧端子にある高電圧（たとえば12.5Vの書き込み電圧
VPP）が印加され、書き込みデータ▲▼が入力デー
タの“1"または“0"に対応してVPP電圧または接地電圧
になる。次に、アドレス信号に基いて、カラム系デコー
ダのカラム選択信号d0,d1…のどれかがVPP電圧になって
１本のビット線BLが選択されると同時に、ローデコーダ
のワード線選択信号w0,w1,…のどれかがVPP電圧になっ
て１本のワード線WLが選択される。たとえばカラム選択
信号d1,ワード線信号w0がVPP電圧になった場合には、図
中点線で囲まれたメモリセルMCが選択されることにな
る。このとき、書き込みデータ▲▼がVPP電圧であ
れば、書き込みトランジスタTWはオンになり、上記選択
セルMCのドレインが接続されている選択ビット線BLの電
位はVpp−Vth（Vthはカラム選択トランジスタCSである
Ｎチャネルトランジスタの闘値電圧）となり、上記選択
セルMCの制御ゲートが接続されている選択ワード線WLの
電位はVpp電圧にバイアスされる。このとき、選択セルW
Lはチャネルホットエレクトロンが浮遊ゲートに注入さ
れ、その闘値が上昇することになる。これに対して、上
記メモリセルMCが選択されたときに書き込みデータ▲
▼が接地電圧であれば、選択セルMCのドレイン電位は
低いのでその闘値が上昇することはなく、元の状態（浮
遊ゲートに電荷が蓄積されていない状態）のまま維持さ
れる。
一方、上記回路における読み出し動作に際しては、VPP/
VDD電圧端子に通常のVDD電源電圧（5V）が与えられ、書
き込みデータ▲▼は接地電位になり、書き込みトラ
ンジスタTWはオフになる。また、アドレス信号に基い
て、カラム選択信号d0,d1…のどれかがVDD電圧、ワード
線選択信号w0,w1…のどれかがVDD電圧になり、特定のメ
モリセルMCが選択される。また、電位クランプ用トラン
ジスタCLがバイアスされ、選択セルMCに接続されている
選択ビット線BLが低い電位にクランプされる。このと
き、選択セルMCの闘値電圧が低ければ、前記センス線SL
の電位は低レベルとなり、選択セルMCの闘値電圧が高け
れば、上記センス線SLの電位は高レベルとなる。このセ
ンス線SLのレベルはセンスアンプSAによりセンス増幅さ
れて出力バッファ側へ出力される。
VDD電圧端子に通常のVDD電源電圧（5V）が与えられ、書
き込みデータ▲▼は接地電位になり、書き込みトラ
ンジスタTWはオフになる。また、アドレス信号に基い
て、カラム選択信号d0,d1…のどれかがVDD電圧、ワード
線選択信号w0,w1…のどれかがVDD電圧になり、特定のメ
モリセルMCが選択される。また、電位クランプ用トラン
ジスタCLがバイアスされ、選択セルMCに接続されている
選択ビット線BLが低い電位にクランプされる。このと
き、選択セルMCの闘値電圧が低ければ、前記センス線SL
の電位は低レベルとなり、選択セルMCの闘値電圧が高け
れば、上記センス線SLの電位は高レベルとなる。このセ
ンス線SLのレベルはセンスアンプSAによりセンス増幅さ
れて出力バッファ側へ出力される。
第６図は上記回路におけるメモリセルの負荷特性を示し
ている。メモリセルの特性Ａは、印加電圧の増加と共に
電流Ｉが増加する領域ａと、ホットエレクトロンの注入
が始まって闘値電圧が低下する領域ｂと、ブレークダウ
ンを起こしてスナップバックを起こす領域ｃとを有す
る。一方、書き込みトランジスタTW、カラム選択トラン
ジスタCSの特性Ｂは、印加電圧がVpp−Vthの点で電流で
流れ始める。この闘値電圧Vthは、前記トランジスタTW,
CSにバックゲートバイアスがかかっているので、バック
ゲートバイアスが0Vのときの値（約1V）に比べて高く２
〜3Vと高くなっており、書き込みの動作点は前記セル特
性Ａの領域ｂと特性Ｂとの交点Ｘとなる。この場合、セ
ル特性Ａは、通常、デザインルールの最小値で作られる
メモリセルの形状の影響を受け易いので、この影響で変
化して左右にずれるおそれがあり、書き込みによるセル
の闘値変化ΔVthが書き込み後に大きくばらつくことに
なるので安定な書き込みができなくなる。一方、実験の
結果によれば、前記セル特性Ａの領域ｃでの書き込みを
行えば上記ΔVthが大きく、且つ、安定であることが分
っている。書き込み動作点を移すためには、負荷特性で
あるトランジスタTW,CSの特性Ｂを上記領域ｃに交叉す
るように図中Ｂ′の如くシフトさせる必要があり、この
ためには上記トランジスタTW,CSのゲート電圧をVpp＋V
thに設定しなければならない。
ている。メモリセルの特性Ａは、印加電圧の増加と共に
電流Ｉが増加する領域ａと、ホットエレクトロンの注入
が始まって闘値電圧が低下する領域ｂと、ブレークダウ
ンを起こしてスナップバックを起こす領域ｃとを有す
る。一方、書き込みトランジスタTW、カラム選択トラン
ジスタCSの特性Ｂは、印加電圧がVpp−Vthの点で電流で
流れ始める。この闘値電圧Vthは、前記トランジスタTW,
CSにバックゲートバイアスがかかっているので、バック
ゲートバイアスが0Vのときの値（約1V）に比べて高く２
〜3Vと高くなっており、書き込みの動作点は前記セル特
性Ａの領域ｂと特性Ｂとの交点Ｘとなる。この場合、セ
ル特性Ａは、通常、デザインルールの最小値で作られる
メモリセルの形状の影響を受け易いので、この影響で変
化して左右にずれるおそれがあり、書き込みによるセル
の闘値変化ΔVthが書き込み後に大きくばらつくことに
なるので安定な書き込みができなくなる。一方、実験の
結果によれば、前記セル特性Ａの領域ｃでの書き込みを
行えば上記ΔVthが大きく、且つ、安定であることが分
っている。書き込み動作点を移すためには、負荷特性で
あるトランジスタTW,CSの特性Ｂを上記領域ｃに交叉す
るように図中Ｂ′の如くシフトさせる必要があり、この
ためには上記トランジスタTW,CSのゲート電圧をVpp＋V
thに設定しなければならない。
上記したような理由から、従来、書き込みに際して書き
込みデータ▲▼の“1"レベルおよびカラム選択信号
d0,d1…の“1"レベルをVpp＋Vthとするように昇圧回路
を用いていた。しかし、メモリの大容量化、素子の微細
化に伴い、素子の耐圧低下、ゲート酸化膜のを伴うの
で、ゲートに高電圧を印加できない状況になりつつあ
る。たとえば1MビットEPROMでは、酸化膜厚300Åに対し
て12.5Vのゲート電圧が印加される場合の電界強度は4.2
MV/cmであったが、4MビットEPROMでは酸化膜厚がたとえ
ば200Åの場合に上記1MビットEPROMにおけると同じ電界
強度が許容されると考えれば、ゲート電圧として8.4V以
下しか印加できなくなり、結局、セル特性Ａの領域ｃで
の書き込み動作は殆んど不可能になる。
込みデータ▲▼の“1"レベルおよびカラム選択信号
d0,d1…の“1"レベルをVpp＋Vthとするように昇圧回路
を用いていた。しかし、メモリの大容量化、素子の微細
化に伴い、素子の耐圧低下、ゲート酸化膜のを伴うの
で、ゲートに高電圧を印加できない状況になりつつあ
る。たとえば1MビットEPROMでは、酸化膜厚300Åに対し
て12.5Vのゲート電圧が印加される場合の電界強度は4.2
MV/cmであったが、4MビットEPROMでは酸化膜厚がたとえ
ば200Åの場合に上記1MビットEPROMにおけると同じ電界
強度が許容されると考えれば、ゲート電圧として8.4V以
下しか印加できなくなり、結局、セル特性Ａの領域ｃで
の書き込み動作は殆んど不可能になる。
また、メモリセルMCのチャネル長のばらつきによるスナ
ップ電圧のばらつきによって、第６図に示すようにメモ
リセル特性ＡがＡ′,A″のように変化すると、動作点
Ｘ′がＹ′,Y″のようにばらついて書き込み電流の変化
が激しくなる。これによって、EPROM内部配線の寄生抵
抗による電圧降下とかチップの発熱などのような動作上
不安定となる原因が発生する。
ップ電圧のばらつきによって、第６図に示すようにメモ
リセル特性ＡがＡ′,A″のように変化すると、動作点
Ｘ′がＹ′,Y″のようにばらついて書き込み電流の変化
が激しくなる。これによって、EPROM内部配線の寄生抵
抗による電圧降下とかチップの発熱などのような動作上
不安定となる原因が発生する。
また、カラム選択トランジスタCS…はメモリセルMCのピ
ッチで並べられ、そのパターンの縮小化が余儀なくさ
れ、しかも、この素子上に配線パターンが形成されるこ
とが多く、そのドレイン・ソースの寄生抵抗が生じ易い
配置となる。そして、この寄生抵抗の影響によってメモ
リセルMCの負荷の等価抵抗が大きくなり、第７図に示す
ように負荷特性がＢ′→Ｂ″のように変化し、動作点が
Ｘ′→Ｘ″のように変化し、書き込み特性が大きく変化
する。そこで、上記特性の変化を最小限にするために、
カラム選択トランジスタCSのサイズを大きくしたり、そ
のソース・ドレイン領域を広くとると、その接合容量が
非常に大きくなってしまい、ビット線容量の1/2ほどに
もなり、書き込み動作の高速化の妨げとなる。
ッチで並べられ、そのパターンの縮小化が余儀なくさ
れ、しかも、この素子上に配線パターンが形成されるこ
とが多く、そのドレイン・ソースの寄生抵抗が生じ易い
配置となる。そして、この寄生抵抗の影響によってメモ
リセルMCの負荷の等価抵抗が大きくなり、第７図に示す
ように負荷特性がＢ′→Ｂ″のように変化し、動作点が
Ｘ′→Ｘ″のように変化し、書き込み特性が大きく変化
する。そこで、上記特性の変化を最小限にするために、
カラム選択トランジスタCSのサイズを大きくしたり、そ
のソース・ドレイン領域を広くとると、その接合容量が
非常に大きくなってしまい、ビット線容量の1/2ほどに
もなり、書き込み動作の高速化の妨げとなる。
（発明が解決しようとする課題） 本発明は上記したように大容量化、素子の微細化に伴う
耐圧低下、ゲート酸化膜の薄膜化に起用してメモリセル
に対して高速に安定に書き込むことが困難になるという
問題点を解決すべくなされたもので、大容量化、素子の
微細化に際してもメモリセルに対して高速に安定な書き
込みが可能な不揮発性メモリを提供することを目的とす
る。
耐圧低下、ゲート酸化膜の薄膜化に起用してメモリセル
に対して高速に安定に書き込むことが困難になるという
問題点を解決すべくなされたもので、大容量化、素子の
微細化に際してもメモリセルに対して高速に安定な書き
込みが可能な不揮発性メモリを提供することを目的とす
る。
［発明の構成］ （課題を解決するための手段） 本発明は紫外線消去型再書き込み可能なメモリセルのア
レイを有する不揮発性半導体メモリにおいて、上記メモ
リセルへの書き込み電流を制御する素子としてＰチャネ
ルMOSトランジスタが用いられていることを特徴とす
る。
レイを有する不揮発性半導体メモリにおいて、上記メモ
リセルへの書き込み電流を制御する素子としてＰチャネ
ルMOSトランジスタが用いられていることを特徴とす
る。
（作用） ＰチャネルMOSトランジスタによりメモリセルへの書き
込み電流をを制御することによって、そのゲート電圧を
昇圧しなくとも書き込み動作点がメモリセル特性のスナ
ップバック領域に規定されて安定な書き込みが可能とな
り、メモリの大容量化、素子の微細化に伴う耐圧低下、
ゲート酸化膜の薄膜化に対処することが可能になる。
込み電流をを制御することによって、そのゲート電圧を
昇圧しなくとも書き込み動作点がメモリセル特性のスナ
ップバック領域に規定されて安定な書き込みが可能とな
り、メモリの大容量化、素子の微細化に伴う耐圧低下、
ゲート酸化膜の薄膜化に対処することが可能になる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図はEPROMの一部を示しており、前述した従来のEPR
OMと同様に、ビット線BL…、メモリセルMC…、ワード線
WL…、Ｎチャネル型のカラム選択トランジスタCS…、セ
ンス線SL、Ｎチャネル型の電位クランプ用トランジスタ
CL、ビット線負荷LD、センスアンプSAおよびバイアス回
路VBが接続されている。そして、本実施例では、上記ビ
ット線BL…にそれぞれ対応してＰチャネルエンハンスメ
ント型のカラム選択トランジスタCS′…の各一端が接続
され、このＰチャネルトランジスタCS′…の各他端が共
通接続され、この共通接続点とVPP/VDD電圧端子との間
にＰチャネルエンハンスメント型のデータ書き込み用ト
ランジスタTW′が接続されている。そして、上記Ｎチャ
ネルのカラム選択トランジスタCS…およびＰチャネルの
カラム選択トランジスタCS′…は、同じビット線に接続
されているもののゲートに相補的なカラム選択信号
（d0,０），（d1,１）…が与えられている。この場
合、上記Ｎチャネルのカラム選択トランジスタCS…はデ
ータ読み出し回路系に接続され、ビット線の読み出し電
流の制御に使用されており、前記Ｐチャネルのカラム選
択トランジスタCS′…はデータ書き込み回路系に接続さ
れ、ビット線の書き込み電流の制御に使用されている。
OMと同様に、ビット線BL…、メモリセルMC…、ワード線
WL…、Ｎチャネル型のカラム選択トランジスタCS…、セ
ンス線SL、Ｎチャネル型の電位クランプ用トランジスタ
CL、ビット線負荷LD、センスアンプSAおよびバイアス回
路VBが接続されている。そして、本実施例では、上記ビ
ット線BL…にそれぞれ対応してＰチャネルエンハンスメ
ント型のカラム選択トランジスタCS′…の各一端が接続
され、このＰチャネルトランジスタCS′…の各他端が共
通接続され、この共通接続点とVPP/VDD電圧端子との間
にＰチャネルエンハンスメント型のデータ書き込み用ト
ランジスタTW′が接続されている。そして、上記Ｎチャ
ネルのカラム選択トランジスタCS…およびＰチャネルの
カラム選択トランジスタCS′…は、同じビット線に接続
されているもののゲートに相補的なカラム選択信号
（d0,０），（d1,１）…が与えられている。この場
合、上記Ｎチャネルのカラム選択トランジスタCS…はデ
ータ読み出し回路系に接続され、ビット線の読み出し電
流の制御に使用されており、前記Ｐチャネルのカラム選
択トランジスタCS′…はデータ書き込み回路系に接続さ
れ、ビット線の書き込み電流の制御に使用されている。
上記構成のEPROMにおける書き込み動作に際しては、VPP
/VDD電圧端子に高電圧の書き込み電圧VPPが印加され、
書き込みデータDWとして低レベルが与えられ、データ書
き込み用トランジスタTW′がオンになる。そして、カラ
ム選択信号0,１…のうち１つの信号（たとえば
１）が低レベル、残りの信号がVPP電圧になり、カラ
ム選択信号d0,d1…は全て低レベルになる。したがっ
て、上記１信号がゲート入力となるカラム選択トラン
ジスタCS′はオンになるが、その他のカラム選択トラン
ジスタは全てオフになり、前記VPP/VDD電圧端子のVPP電
圧がデータ書き込み用トランジスタTW′および上記選択
されたカラム選択トランジスタCS′を経てビット線BLに
印加される。また、ワード線選択信号w0,w1…のうち１
つの信号（たとえばw0）がVPP電圧になり、残り信号が
低レベルになる。したがって、特定のメモリセルMCが選
択されてその浮遊ゲートにホットエレクトロンが注入さ
れ、書き込みが行われる。
/VDD電圧端子に高電圧の書き込み電圧VPPが印加され、
書き込みデータDWとして低レベルが与えられ、データ書
き込み用トランジスタTW′がオンになる。そして、カラ
ム選択信号0,１…のうち１つの信号（たとえば
１）が低レベル、残りの信号がVPP電圧になり、カラ
ム選択信号d0,d1…は全て低レベルになる。したがっ
て、上記１信号がゲート入力となるカラム選択トラン
ジスタCS′はオンになるが、その他のカラム選択トラン
ジスタは全てオフになり、前記VPP/VDD電圧端子のVPP電
圧がデータ書き込み用トランジスタTW′および上記選択
されたカラム選択トランジスタCS′を経てビット線BLに
印加される。また、ワード線選択信号w0,w1…のうち１
つの信号（たとえばw0）がVPP電圧になり、残り信号が
低レベルになる。したがって、特定のメモリセルMCが選
択されてその浮遊ゲートにホットエレクトロンが注入さ
れ、書き込みが行われる。
これに対して、上記EPROMにおける読み出し動作に際し
ては、VPP/VDD電圧端子に通常のVDD電源電圧が与えら
れ、書き込みデータDW電源電位にされ、データ書き込み
用トランジスタTW′はオフになる。また、カラム選択信
号0,１…は全てのVDD電圧になり、カラム選択トラ
ンジスタCS′…はオフになり、カラム選択信号d0,d1…
のうち１つの信号（たとえばd1）がVDD電圧、残りの信
号が接地電位になり、上記d1がゲートに与えられている
カラム選択トランジスタCSがオンになって特定のビット
線BLが選択される。また、ワード線選択信号w0,w1…の
うち１つの信号（たとえばw0）がVDD電圧、残りが接地
電位になり、特定のメモリセルMCが選択され、この選択
セルMCの闘値に応じてVDD電源端子からビット線負荷L
D、電位クランプ用トランジスタCL、カラム選択トラン
ジスタCSを経てビット線電流が流れ、このときのセンス
線SLの電位がセンスアンプSAにセンス増幅された選択セ
ルデータの読み出しが行われる。
ては、VPP/VDD電圧端子に通常のVDD電源電圧が与えら
れ、書き込みデータDW電源電位にされ、データ書き込み
用トランジスタTW′はオフになる。また、カラム選択信
号0,１…は全てのVDD電圧になり、カラム選択トラ
ンジスタCS′…はオフになり、カラム選択信号d0,d1…
のうち１つの信号（たとえばd1）がVDD電圧、残りの信
号が接地電位になり、上記d1がゲートに与えられている
カラム選択トランジスタCSがオンになって特定のビット
線BLが選択される。また、ワード線選択信号w0,w1…の
うち１つの信号（たとえばw0）がVDD電圧、残りが接地
電位になり、特定のメモリセルMCが選択され、この選択
セルMCの闘値に応じてVDD電源端子からビット線負荷L
D、電位クランプ用トランジスタCL、カラム選択トラン
ジスタCSを経てビット線電流が流れ、このときのセンス
線SLの電位がセンスアンプSAにセンス増幅された選択セ
ルデータの読み出しが行われる。
第２図は、上記回路におけるメモリセルの負荷特性を示
している。メモリセルの特性Ａは、印加電圧の増加と共
に電流Ｉが増加する領域ａと、ホットエレクトロンの注
入が始まって闘値電圧が低下する領域ｂと、ブレークダ
ウンを起してスナップバックを起こす領域ｃとを有す
る。また、Ｂは、上記回路の書き込み時の負荷特性であ
る。
している。メモリセルの特性Ａは、印加電圧の増加と共
に電流Ｉが増加する領域ａと、ホットエレクトロンの注
入が始まって闘値電圧が低下する領域ｂと、ブレークダ
ウンを起してスナップバックを起こす領域ｃとを有す
る。また、Ｂは、上記回路の書き込み時の負荷特性であ
る。
上記第２図の特性から分るように、本実施例によれば、
ゲート電圧を昇圧しなくても、書き込み動作点Ｘがメモ
リセル特性Ａのスナップバック領域ｃに規定されてい
る。したがって、EPROMの大容量化、素子の微細化に際
して耐圧低下、ゲート酸化膜の薄膜化を伴うとしても、
上記したようにゲート電圧を昇圧しないので支障をきた
すことはない。
ゲート電圧を昇圧しなくても、書き込み動作点Ｘがメモ
リセル特性Ａのスナップバック領域ｃに規定されてい
る。したがって、EPROMの大容量化、素子の微細化に際
して耐圧低下、ゲート酸化膜の薄膜化を伴うとしても、
上記したようにゲート電圧を昇圧しないので支障をきた
すことはない。
また、上記第２図の特性から分るように、書き込み時の
電流はメモリセル特性Ａに依存しないで略一定である。
したがって、メモリセルMCのチャネル長のばらつきなど
によりスナップバック電圧がばらつき、メモリセル特性
Ａが第２図中のＡ′,A″に示すように変化し、動作点Ｘ
がＸ′,X″と変化しても、書き込み電流は一定であり、
チップ全体として特性が安定である。
電流はメモリセル特性Ａに依存しないで略一定である。
したがって、メモリセルMCのチャネル長のばらつきなど
によりスナップバック電圧がばらつき、メモリセル特性
Ａが第２図中のＡ′,A″に示すように変化し、動作点Ｘ
がＸ′,X″と変化しても、書き込み電流は一定であり、
チップ全体として特性が安定である。
また、上記回路の書き込み時においては、Ｐチャネル型
のカラム選択トランジスタCS′…のドレイン・ソースの
寄生抵抗の影響によって、第２図に示すように負荷特性
がＢ→Ｂ′のように変化するが、動作点がＸは変らない
ので書き込み動作が安定である。したがって、上記カラ
ム選択トランジスタCS′…は、寄生抵抗を小さくするた
めに、サイズを特に大きくしたり、ソース・ドレイン領
域を特に広くする必要はなく、その接合容量が非常に大
きくなることはないので、ビット線寄生容量が小さくて
済み、高速の書き込みが可能である。なお、Ｎチャネル
型のカラム選択トランジスタCS…は、数mAもの書き込み
電流を流せる能力は必要なく、100μＡ前後のセル電流
を流せるサイズで十分であり、その寄生容量は小さい。
また、前記Ｐチャネル型のカラム選択トランジスタCS′
…は、読み出し時には全てオフになるので、そのドレイ
ン領域の接合容量しかビット線負荷容量として作用しな
いので、読み出し動作への悪影響は殆んど生じない。
のカラム選択トランジスタCS′…のドレイン・ソースの
寄生抵抗の影響によって、第２図に示すように負荷特性
がＢ→Ｂ′のように変化するが、動作点がＸは変らない
ので書き込み動作が安定である。したがって、上記カラ
ム選択トランジスタCS′…は、寄生抵抗を小さくするた
めに、サイズを特に大きくしたり、ソース・ドレイン領
域を特に広くする必要はなく、その接合容量が非常に大
きくなることはないので、ビット線寄生容量が小さくて
済み、高速の書き込みが可能である。なお、Ｎチャネル
型のカラム選択トランジスタCS…は、数mAもの書き込み
電流を流せる能力は必要なく、100μＡ前後のセル電流
を流せるサイズで十分であり、その寄生容量は小さい。
また、前記Ｐチャネル型のカラム選択トランジスタCS′
…は、読み出し時には全てオフになるので、そのドレイ
ン領域の接合容量しかビット線負荷容量として作用しな
いので、読み出し動作への悪影響は殆んど生じない。
ところで、EPROMの書き込み系のカラム選択トランジス
タのゲートを制御する駆動回路は、EPROMの各種のテス
ト、スクリーニング等に対応し得るように複雑な構成の
論理回路が必要である。たとえば、メモリセルアレイの
全てのビット線にストレス電圧を印加するドレインスト
レステスト、カラム選択トランジスタおよびデータ書き
込み用トランジスタのゲートのみにストレス電圧を印加
するゲートストレステストなどを行うための論理回路を
実現するために、使用ゲートの段数が多くなり、動作速
度の低下をまねいてしまうことがある。これに対して、
読み出し系のカラム選択トランジスタはVDD電源電圧で
動作するので、そのゲートを制御する駆動回路の構成は
比較的単純で済む。そこで、第３図に示すように、メモ
リセルアレイ31をはさんで対向するよう位置に書き込み
系のPMOSカラム選択回路32および読み出し系のNMOSカラ
ム選択回路33を分けて配置すれば、全体のレイアウトが
簡単になる。この場合、上記２種類のカラム選択回路3
2,33を、同一のアドレス入力を有するデコーダ34,35に
より別々に制御すれば、それぞれの制御の最適化が可能
になる。即ち、書き込み時間はμＳオーダであって読み
出し速度のnSオーダーより十分に遅いので、書き込み系
のデコーダ34は複雑な論理構成であっても高速性は要求
されないで済む。これに対して、読み出し系のデコーダ
35は、比較的単純な論理構成で済み、高速性を持たせる
ことが可能である。
タのゲートを制御する駆動回路は、EPROMの各種のテス
ト、スクリーニング等に対応し得るように複雑な構成の
論理回路が必要である。たとえば、メモリセルアレイの
全てのビット線にストレス電圧を印加するドレインスト
レステスト、カラム選択トランジスタおよびデータ書き
込み用トランジスタのゲートのみにストレス電圧を印加
するゲートストレステストなどを行うための論理回路を
実現するために、使用ゲートの段数が多くなり、動作速
度の低下をまねいてしまうことがある。これに対して、
読み出し系のカラム選択トランジスタはVDD電源電圧で
動作するので、そのゲートを制御する駆動回路の構成は
比較的単純で済む。そこで、第３図に示すように、メモ
リセルアレイ31をはさんで対向するよう位置に書き込み
系のPMOSカラム選択回路32および読み出し系のNMOSカラ
ム選択回路33を分けて配置すれば、全体のレイアウトが
簡単になる。この場合、上記２種類のカラム選択回路3
2,33を、同一のアドレス入力を有するデコーダ34,35に
より別々に制御すれば、それぞれの制御の最適化が可能
になる。即ち、書き込み時間はμＳオーダであって読み
出し速度のnSオーダーより十分に遅いので、書き込み系
のデコーダ34は複雑な論理構成であっても高速性は要求
されないで済む。これに対して、読み出し系のデコーダ
35は、比較的単純な論理構成で済み、高速性を持たせる
ことが可能である。
なお、前記実施例のようにＰチャネル型のカラム選択ト
ランジスタCS′…を付加したことによってパターン面積
が増大するが、前述したようにこのトランジスタCS′…
のサイズは小さく済み、また、Ｎチャネル型のカラム選
択トランジスタCS…のサイズも従来より小さくすること
が可能であるので、全体としてパターン面積の増加分は
少なくて済む。
ランジスタCS′…を付加したことによってパターン面積
が増大するが、前述したようにこのトランジスタCS′…
のサイズは小さく済み、また、Ｎチャネル型のカラム選
択トランジスタCS…のサイズも従来より小さくすること
が可能であるので、全体としてパターン面積の増加分は
少なくて済む。
また、前記実施例のVPP/VDD電圧端子は、EPROM集積回路
の外部端子（VPP端子）に接続されており、VPP電圧また
はVDD電圧になるが接地電位になることはない。しか
し、第４図に示すように、Ｐチャネル型トランジスタを
形成している半導体基板のＮ型ウエルが上記VPP/VDD電
圧端子の電位にバイアスされており、万一、上記VPP/V
DD電圧端子が接地電位のときに読み出し動作をさせた場
合（つまり、Ｎ型ウエル電位がビット線電位より低くな
る場合）でもＰチャネル型トランジスタが破壊しないよ
うに設計することが望ましい。即ち、この場合には、カ
ラム選択信号d0,d1…を接地電位にしてカラム選択トラ
ンジスタCS…をオフにするように制御する方が安全であ
る。また、第１図中では、Ｎチャネル型のカラム選択ト
ランジスタCS…のドレインと各対応するＰチャネル型の
カラム選択トランジスタCS′…のソースとを分離してい
るが、相互に接続するようにしてもよい。
の外部端子（VPP端子）に接続されており、VPP電圧また
はVDD電圧になるが接地電位になることはない。しか
し、第４図に示すように、Ｐチャネル型トランジスタを
形成している半導体基板のＮ型ウエルが上記VPP/VDD電
圧端子の電位にバイアスされており、万一、上記VPP/V
DD電圧端子が接地電位のときに読み出し動作をさせた場
合（つまり、Ｎ型ウエル電位がビット線電位より低くな
る場合）でもＰチャネル型トランジスタが破壊しないよ
うに設計することが望ましい。即ち、この場合には、カ
ラム選択信号d0,d1…を接地電位にしてカラム選択トラ
ンジスタCS…をオフにするように制御する方が安全であ
る。また、第１図中では、Ｎチャネル型のカラム選択ト
ランジスタCS…のドレインと各対応するＰチャネル型の
カラム選択トランジスタCS′…のソースとを分離してい
るが、相互に接続するようにしてもよい。
また、第４図に示すように、データ書き込み用トランジ
スタTW′の基板（Ｎ型ウエル）およびソースをデータ書
き込み駆動回路41のＰチャネル型出力トランジスタ42の
基板およびソースと共通接続しておけば、電源電圧の変
動により駆動回路41の出力データ（書き込みデータDW）
の電位が変動した場合でも、データ書き込み用トランジ
スタTW′の電源電圧を追随して変動するので、その入力
データの変動の影響を受けないで済む。
スタTW′の基板（Ｎ型ウエル）およびソースをデータ書
き込み駆動回路41のＰチャネル型出力トランジスタ42の
基板およびソースと共通接続しておけば、電源電圧の変
動により駆動回路41の出力データ（書き込みデータDW）
の電位が変動した場合でも、データ書き込み用トランジ
スタTW′の電源電圧を追随して変動するので、その入力
データの変動の影響を受けないで済む。
［発明の効果］ 上述したように本発明の不揮発性半導体メモリによれ
ば、メモリの大容量化、素子の微細化に際しても、メモ
リセルに対して高速に安定な書き込みを行うことができ
る。また、メモリセル特性のスナップバック領域が変化
した場合でも書き込み電流を一定に保つことができ、チ
ップ全体の特性を安定に保つことができる。
ば、メモリの大容量化、素子の微細化に際しても、メモ
リセルに対して高速に安定な書き込みを行うことができ
る。また、メモリセル特性のスナップバック領域が変化
した場合でも書き込み電流を一定に保つことができ、チ
ップ全体の特性を安定に保つことができる。
また、同一ビット線にＰチャネル型のカラム選択トラン
ジスタとＮチャネル型のカラム選択トランジスタとを接
続して書き込み動作を読み出し動作とで使い分けること
によって、読み出し動作は従来と同様に行うことができ
る。
ジスタとＮチャネル型のカラム選択トランジスタとを接
続して書き込み動作を読み出し動作とで使い分けること
によって、読み出し動作は従来と同様に行うことができ
る。
また、読み出し動作時に上記Ｐチャネル型のカラム選択
トランジスタおよびＮチャネル型のカラム選択トランジ
スタのゲート電位の制御を行うことによって、Ｐチャネ
ル負荷によるビット線負荷容量を軽減でき、Ｎチャネル
トランジスタの破壊を防ぐことが可能になる。
トランジスタおよびＮチャネル型のカラム選択トランジ
スタのゲート電位の制御を行うことによって、Ｐチャネ
ル負荷によるビット線負荷容量を軽減でき、Ｎチャネル
トランジスタの破壊を防ぐことが可能になる。
また、前記したようなＰチャネルトランジスタを用いた
カラム選択回路とＮチャネルトランジスタを用いたカラ
ム選択回路とをメモリセルアレイをはさんで対向する位
置に設け、それぞれを同一アドレス入力を有するデコー
ダで駆動することによって、全体のレイアウトが簡単に
なると共に各デコーダの最適設計が可能になる。
カラム選択回路とＮチャネルトランジスタを用いたカラ
ム選択回路とをメモリセルアレイをはさんで対向する位
置に設け、それぞれを同一アドレス入力を有するデコー
ダで駆動することによって、全体のレイアウトが簡単に
なると共に各デコーダの最適設計が可能になる。
第１図は本発明の一実施例に係るEPROMの一部を示す回
路図、第２図は第１図の回路におけるメモリセル特性お
よび負荷特性を示す図、第３図は本発明の他の実施例に
係るEPROMの一部を示す構成説明図、第４図は第１図中
のデータ書き込み用トランジスタとデータ書き込み用駆
動回路との接続例を示す回路図、第５図は従来のEPROM
の一部を示す回路図、第６図は第５図の回路におけるメ
モリセルの特性および負荷特性を示す図、第７図は第５
図の回路におけるＮチャネル型カラム選択トランジスタ
の寄生抵抗の変化による負荷特性の変化の様子を示す図
である。 MC……メモリセル、BL……ビット線、SL……センス線、
CS……Ｎチャネル型カラム選択トランジスタ、CS′……
Ｐチャネル型カラム選択トランジスタ、TW′……Ｐチャ
ネル型データ書き込み用トランジスタ、SA……センスア
ンプ、31……メモリセルアレイ、32……PMOSカラム選択
回路、33……NMOSカラム選択回路、34,35……デコー
ダ。
路図、第２図は第１図の回路におけるメモリセル特性お
よび負荷特性を示す図、第３図は本発明の他の実施例に
係るEPROMの一部を示す構成説明図、第４図は第１図中
のデータ書き込み用トランジスタとデータ書き込み用駆
動回路との接続例を示す回路図、第５図は従来のEPROM
の一部を示す回路図、第６図は第５図の回路におけるメ
モリセルの特性および負荷特性を示す図、第７図は第５
図の回路におけるＮチャネル型カラム選択トランジスタ
の寄生抵抗の変化による負荷特性の変化の様子を示す図
である。 MC……メモリセル、BL……ビット線、SL……センス線、
CS……Ｎチャネル型カラム選択トランジスタ、CS′……
Ｐチャネル型カラム選択トランジスタ、TW′……Ｐチャ
ネル型データ書き込み用トランジスタ、SA……センスア
ンプ、31……メモリセルアレイ、32……PMOSカラム選択
回路、33……NMOSカラム選択回路、34,35……デコー
ダ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渥美 滋 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (56)参考文献 特開 昭62−31097（ＪＰ，Ａ) 特開 昭62−40698（ＪＰ，Ａ)
Claims (3)
- 【請求項１】紫外線消去型再書き込み可能なメモリセル
のアレイを有する不揮発性半導体メモリにおいて、書き
込み回路に含まれ前記メモリセルへの書き込み時にレベ
ルシフトする電圧端子に電流通路の一端が接続されるデ
ータ書き込み用のＰチャネルMOSトランジスタと、 前記メモリセルに接続されているビット線と前記データ
書き込み用のＰチャネルMOSトランジスタの電流通路の
他端との間に接続されるカラム選択用のＰチャネルMOS
トランジスタと、 前記ビット線と読み出し回路との間に接続されるカラム
選択用のＮチャネルMOSトランジスタと を具備したことを特徴とする不揮発性半導体メモリ。 - 【請求項２】読み出し時に前記カラム選択用のＰチャネ
ルMOSトランジスタをオフにするようにゲート制御を行
い、且つ、このＰチャネルトランジスタの基板電位が前
記ビット線の電位より低くなる場合には前記カラム選択
用のＮチャネルMOSトランジスタをオフにするようにゲ
ート制御を行うようにすることを特徴とする請求項１記
載の不揮発性半導体メモリ。 - 【請求項３】前記カラム選択用のＰチャネルMOSトラン
ジスタとＮチャネルMOSトランジスタとはメモリセルア
レイをはさんで対向する位置に配置されていることを特
徴とする請求項１記載の不揮発性半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5991088A JPH0793018B2 (ja) | 1988-03-14 | 1988-03-14 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5991088A JPH0793018B2 (ja) | 1988-03-14 | 1988-03-14 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01235097A JPH01235097A (ja) | 1989-09-20 |
| JPH0793018B2 true JPH0793018B2 (ja) | 1995-10-09 |
Family
ID=13126749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5991088A Expired - Fee Related JPH0793018B2 (ja) | 1988-03-14 | 1988-03-14 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793018B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9007822B2 (en) * | 2012-09-14 | 2015-04-14 | Micron Technology, Inc. | Complementary decoding for non-volatile memory |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4761764A (en) * | 1985-04-18 | 1988-08-02 | Nec Corporation | Programmable read only memory operable with reduced programming power consumption |
| JPS6240698A (ja) * | 1985-08-16 | 1987-02-21 | Fujitsu Ltd | 半導体記憶装置 |
-
1988
- 1988-03-14 JP JP5991088A patent/JPH0793018B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01235097A (ja) | 1989-09-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |