KR20010100877A - 플래시 이이피롬 워드라인 드라이버 - Google Patents

플래시 이이피롬 워드라인 드라이버 Download PDF

Info

Publication number
KR20010100877A
KR20010100877A KR1020017004396A KR20017004396A KR20010100877A KR 20010100877 A KR20010100877 A KR 20010100877A KR 1020017004396 A KR1020017004396 A KR 1020017004396A KR 20017004396 A KR20017004396 A KR 20017004396A KR 20010100877 A KR20010100877 A KR 20010100877A
Authority
KR
South Korea
Prior art keywords
fet
voltage
supply voltage
word line
regulator
Prior art date
Application number
KR1020017004396A
Other languages
English (en)
Other versions
KR100578581B1 (ko
Inventor
빌콜린에스.
수조나단에스.
아카오기타카오
구탈라라비피.
Original Assignee
토토라노 제이. 빈센트
어드밴스드 마이크로 디바이시즈, 인코포레이티드
아끼구사 나오유끼
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 토토라노 제이. 빈센트, 어드밴스드 마이크로 디바이시즈, 인코포레이티드, 아끼구사 나오유끼, 후지쯔 가부시끼가이샤 filed Critical 토토라노 제이. 빈센트
Publication of KR20010100877A publication Critical patent/KR20010100877A/ko
Application granted granted Critical
Publication of KR100578581B1 publication Critical patent/KR100578581B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

플래시 이이피롬(EEPROM)(10)은 다수의 부동게이트 트랜지스터 메모리 셀(32)들과, 상기 셀들(32)과 연결된 다수의 워드라인(WL)들과, 그리고 3V이하 수준의 낮은 전원 공급 전압을 생성하기위한 전원(13)을 포함한다. 워드라인 드라이버(50)는 상기 공급 전압보다 높은 워드라인 읽기 전압을 생성하기 위해서 상기 공급 전압을 증폭하기위한 증폭기(52)를 포함하고, 상기 워드라인 전압을 워드라인에 공급한다. 상위 클램프(clamp)(54)는 상기 워드라인 전압의 최대 값이 읽기 간섭을 방지하도록 제한된다. 상기 상위 클램프(54)는 상기 공급 전압 최대 값의 변화 량을 줄이거나 상기 최대 값을 실질적으로 기 설정된 값으로 제한하도록 구성될 수 있다. 하위 클램프(56)는 상기 워드라인 전압이 상기 공급 전압보다 높은 최소 값으로 제한하고, 상기 셀들(32)이 충분한 읽기 전류를 가지는 것을 보장하고, 상기 공급 전압에 따른 상기 최소값 변화량을 줄이기위해 상기 읽기 동작의 시발점에서 기 설정된 길이의 시간으로 상기 최대 값보다 낮도록 제한한다.

Description

플래시 이이피롬 워드라인 드라이버{WORDLINE DRIVER FOR FLASH ELECTRICALLY ERASABLE PROGRAMMABLE READ ONLY MEMORY(EEPROM)}
미세전자 플래시 또는 블록 소거로 전자적으로 소거 및 프로그램이 가능한 읽기 전용 메모리(Electrically Erasable Programmable Read-Only Memory)(플래시 이이피롬(Flash EEPROM))는 독립적으로 프로그램되고 읽어들일 수 있는 셀들의 배열을 포함한다. 각 셀의 크기와 그로인한 메모리의 크기는 독립적으로 셀들을 소거할 수 있도록 하는 선택 트랜지스터들을 생략하는 것으로 줄일 수 있다. 상기 모든 셀들은 블록으로서 소거된다.
이러한 종류의 메모리는 개별적인 금속-옥사이드-반도체(MOS) 전계 효과 트랜지스터 메모리 셀들을 포함하며, 이들은 개별적으로 소스, 드레인, 부동 게이트 및 상기 셀들을 이진수 1과 0으로 프로그램하거나 상기 셀들을 블록으로 소거하기위해 다양한 전압들을 적용하는 제어 게이트를 포함한다.
상기 셀들은 열과 행으로 사각형 배열을 이루며 연결되고, 상기 셀들의 제어 게이트들은 개별적인 워드라인과 행으로 연결되고 상기 셀들의 드레인들은 개별적인 비트라인과 열로 연결된다. 상기 셀들의 소스들은 서로 연결된다. 이러한 배열은 NOR 메모리 구조로 알려져있다.
전형적으로, 9V를 상기 제어 게이트에, 5V를 상기 드레인에 가하고, 상기 소스를 접지하는 것으로 셀이 프로그램되며, 이는 드레인 감소 영역에서 상기 부동 게이트로 활성 전자들(hot electrons)이 주입되는 현상을 야기한다. 상기 프로그래밍 전압을 제거함에 따라서, 상기 주입된 전자들은 상기 부동 게이트에 가두어지고, 그 내부에서 음전하를 생성함으로써 약 4V를 초과하는 값으로 상기 셀의 문턱 전압을 증가시킨다.
상기 셀은 전형적으로 상기 제어 게이트에 5V의 전압을, 상기 드레인이 연결된 비트라인에 1V를 제공하고, 상기 소스를 접지한 후 상기 비트라인을 전류를 센싱(sensing)하는 것으로 읽어진다. 만일 상기 셀이 프로그램되고, 상기 문턱전압이 비교적 높다(4V)면, 상기 비트라인은 0이거나 적어도 비교적 낮을 것이다. 만일 상기 셀이 프로그램되지 않았거나 소거되었다면, 상기 문턱전압은 비교적 낮고(2V), 상기 제어 게이트 전압은 상기 채널을 개선하고, 상기 비트라인 전류는 비교적 높을 것이다.
셀은 몇가지 방법을 통해 소거될 수 있다. 한 방법에서, 전형적으로 12V를 상기 소스에 인가하고, 상기 제어 게이트를 접지하며, 상기 드레인을 부동(float)으로 두는 것으로 셀이 소거된다. 이는 삭제되기위하여 파울러-노드하임(Fowler-Nordheim) 터널링으로 상기 부동 게이트에서 상기 얇은 터널 옥사이드층을 통해 상기 소스로 프로그램 되는 동안, 상기 부동 게이트로 상기 전자가 주입되는 결과를 유발한다. 대안적으로, 음전압을 -10V 수준으로 상기 제어 게이트에 인가하고, 5V를 상기 소스에 인가하며, 상기 드레인을 부동으로 두는 것으로 셀이 소거될 수 있다.
플래시 이이피롬들에 대한 전원 공급 전압은 구조적 크기가 줄어듬에 따라서 줄어든다. 5V의 공급 전압이 종종 업계의 표준이 되어왔다. 그러나, 구조적 크기가 0.35에서 0.25미크론 수준으로 줄어들면서, 전원 공급 전압은 상기 더 작은 셀 요소들에 초과 전압들의 적용을 방지하기 위해서 0.3V또는 그 이하로 줄어들었다.
일반적으로 메모리 셀은 양의 전원 공급 전압 Vcc(일반적으로 5V)를 해당 워드라인을 통해서 상기 셀의 게이트에 인가하는 것으로 읽혀진다. 그러나, 작은 셀들과, 3V이하의 공급 전압들을 상기 게이트에 대한 Vcc의 적용으로 제공하는 것은 신뢰할 수 있는 읽기 조작을 보증할 수 있는 충분한 셀 전류를 생성하지 못한다는 문제점이 있었다.
이러한 문제의 부분적인 해법은 상기 워드라인 읽기 펄스 전압(셀 게이트 전압)을 Vcc보다 높은 값으로 증폭(boost)할 수 있는 증폭 회로를 제공하고, 그로인해 읽기 전류를 증가시키는 것이다. 종래 증폭 회로(2)가 도 1에 도시된다. 증폭 커패시터(CB)는 상기 공급 전압(Vcc)과 워드라인(WL) 사이에서 PMOS 트랜지스터(T1)와 직렬로 연결된다. 상기 워드라인(WL)의 부하(load) 커패시터는 상기 워드라인(WL)과 접지 사이에 위치되는 커패시터(CL)로 나타내어진다.
다른 PMOS 트랜지스터(T2)는 Vcc와 상기 워드라인(WL) 사이에 연결된다. 논리회로(4)는 상기 트랜지스터(T2)의 상기 게이트와 연결된 출력을 가지며, 주소 트랜지션 검출기(Address Transistion Detector:ATD) 신호를 수신하도록 연결된 입력을 가진다. 상기 ATD 신호는 트랜지스터(T1)과 연결된 출력을 가지는 또다른 논리회로(6)에도 적용된다.
상기 ATD 신호는 전형적으로 10ns인 특정 길이의 시간을 가지고 입력 주소 핀 상의 논리 상태 변화를 검출하는데 대한 응답으로 생성되는 펄스이다. 상기 변화는 논리"1"에서 논리"0"으로, 혹은 그 반대로 변하는 것일 수 있다. 도 2에 만들어진 것을 참조하면, 상기 ATD 펄스에 대한 응답에서, 상기 논리회로(4)는 0V를 상기 트랜지스터(T2)에 제공하는 것으로 이를 턴 온하여 상기 워드라인(WL)을 상기 공급 전압(Vcc)에 연결한다. 이러한 과정 동안 상기 논리회로(6)는 상기 트랜지스터(T1)를 턴 오프하고 상기 증폭 커패시터(CB)를 상기 Vcc로부터 분리한다. 그래서, Vcc는 상기 워드라인(WL)에 공급되고, 상기 워드라인 전압 VWL=Vcc가 된다. 상기 동작은 상기 워드라인(WL)을 선-충전(pre-charge)한다.
상기 ATD펄스의 종단(termination)에서, 상기 논리 회로(4)는 상기 트랜지스터(T2)를 턴 오프하여 상기 워드라인(WL)을 Vcc로부터 분리한다. 상기 논리회로(6)는 상기 트랜지스터(T1)을 턴 온하여 상기 증폭 커패시터(CB)를 Vcc와 연결한다. 상기 커패시터(CB)를 지나며 나타나는 전압(BOOST_CLK)(상기 트랜지스터(T1)의 소스에서)은 "반동(kick)" 신호 또는 전압으로 간주되며, 상기 워드라인 커패시턴스(CL)이 상기 커패시터 분할 효과(divider effect)에 따라서 충전된다. 상기 워드라인 전압(VWL)은 Vcc=3V에 대해서 전형적으로 Vcc보다 높은 4에서 5V인 값(VH)으로 증가된다.
그래서, 상기 워드라인 전압(VWL)은 상기 읽음 펄그 기간 동안 상기 공급되는 Vcc는 증폭되며, 이는 읽음 동작을 보증하기위해 상기 워드라인(WL)과 연결된 메모리 셀에 충분한 전류가 흐르도록 한다. 그러나, 이러한 종래 기술 증폭 회로(2)는 상기 증폭된 전압(VH)이 Vcc에 따라서 변하기 때문에, 그 자체가 온도 및 다른 요인들에 의해서 변할 수 있다는 문제가 존재한다. 만일 상기 증폭된 읽음 전압이 너무 높아지면, "간섭(get a disturb)"으로 알려진 조건을 발생시켜, 현재 읽혀지는 셀과 동일한 워드라인의 셀이 원하지 않는 전자들을 가지게되고, 그로인해 그 부동 게이트로 음 전하가 이동되어 높은 제어 게이트 전압이 유발된다. 극단적인 경우, 소거된 셀을 프로그램할 수 있다.
본 발명은 일반적으로 미세전자 집적회로 기술에 관한 것으로 좀더 구체적으로는 플래시(falsh) 전자적으로 소거 및 프로그램이 가능한 읽기 전용 메모리(Electrically Erasable Programmable Read-Only Memory)(이이피롬(EEPROM)) 워드라인(wordline)에 관한 것이다.
도 1은 종래 워드라인 드라이버에 대한 증폭 회로를 예시한 회로도 다이어그램이다.
도 2는 도 1의 증폭 회로 동작을 예시하는 타이밍 다이어그램이다.
도 3은 플래시 이이피롬의 간략화된 회로 다이어그램이다.
도 4는 도 3과 유사하지만 페이지들이나 뱅크들로 배열된 셀들을 가지는 플래시 이이피롬을 예시한다.
도 5는 그 셀들의 소자들을 예시하는 플래시 이이피롬의 간락한 부분도이다.
도 6은 본 발명을 실시하는 워드라인 드라이버를 예시하는 회로 다이어그램이다.
도 7은 도 6의 워드라인 드라이버의 동작을 예시하는 타이밍 다이어그램이다.
도 8은 종래 기술과 본 발명의 전원 공급 전압을 이용한 워드라인 전압의 변화를 비교하여 예시한 그래프이다.
본 발명의 목적은 상기 설명된 종래 기술의 제한을 극복하는 플래시 이이피롬의 워드라인 드라이버를 제공하는 것이다.
좀 더 구체적으로, 플래시 이이피롬은 다수의 부동게이트 트랜지스터 메모리 셀들과, 상기 셀들과 연결된 다수의 워드라인들과, 그리고 3V이하 수준의 낮은 전원 공급 전압을 생성하기위한 전원을 포함한다. 워드라인 드라이버는 상기 공급 전압보다 높은 워드라인 읽기 전압을 생성하기 위해서 상기 공급 전압을 증폭하기위한 증폭기를 포함하고, 상기 워드라인 전압을 워드라인에 공급한다.
상위 클램프(clamp)는 상기 워드라인 전압의 최대 값이 읽기 간섭을 방지하도록 제한된다. 상기 상위 클램프는 상기 공급 전압 최대 값의 변화 량을 줄이거나 상기 최대 값을 실질적으로 기 설정된 값으로 제한하도록 구성될 수 있다.
하위 클램프는 상기 워드라인 전압이 상기 공급 전압보다 높은 최소 값으로 제한하고, 상기 셀들이 충분한 읽기 전류를 가지는 것을 보장하고, 상기 공급 전압에 따른 상기 최소값 변화량을 줄이기위해 상기 읽기 동작의 시발점에서 기 설정된 길이의 시간으로 상기 최대 값보다 낮도록 제한한다.
상기 증폭기는 상기 전원과 상기 워드라인들 간에 연결된 커패시터를 포함한다. 상기 상위 및 하위 클램프들 각각은 상기 전원과 상기 커패시터 사이에 연결된 FET와 기 설정된 값으로 상기 FET의 문턱 전압을 제한하기위한 레귤레이터(regulator)를 포함한다. 각 레귤레이터는 다이오드 연결된 PMOS FET와 직렬로 연결되는 다이오드 연결된 NMOS FET를 포함하고, 그로인해 처리 변화들에 대한 민감성이 줄어든다.
본 발명의 이러한, 그리고 다른 특징들 및 이점들은 다음의 자세한 설명과 유사한 부분들이 유사한 참조 번호들로 표시된 첨부 도면들을 참조하는 것으로 당 업자들에게 명백해질 것이다.
도 3은 본 발명이 적용되어 이점이 있는 NOR 형 플래시 이이피롬(10)의 기본 구성을 예시한다. 상기 메모리(10)는 사각 격자 또는 행렬들의 배열로 구성되는 다수의 코어(core) 또는 메모리 셀을 포함한다. 각 행은 워드라인과 결합되고, 각 열은 비트라인과 결합된다.
n열과 m행이 있다고 가정하면, 상기 비트라인들은 BL0에서 BLn으로 나타내어지고, 상기 워드라인들은 WL0에서 WLm으로 나타내어진다. 적절한 전압들이 비트라인 드라이버(12)를 통해 상기 비트라인들에 제공되고, 적절한 전압들이 워드라인 드라이버(14)를 통해 상기 워드라인들에 제공된다. 상기 드라이버들(12와 14)에 가해지는 전압들은 전형적으로 마이크로 프로세서 또는 내장 상태 장치(on-board state machine)인 제어기(15)의 제어 하에서 전원(13)에 의해 생성된다.
상기 전원(13)은 요구되는 전압들을 생성하며, 상기 드라이버들(12와 14)에 전압들을 선택적으로 제공하기위한 스위칭 회로부와, 내장 그리고/또는 외장 전원 공급기들을 포함할 수 있다. 상기 전원 공급기들은 당 업계에서 공지된 충전 펌프(charge pump)들을 포함할 수 있다. 상기 제어기(15)는 상기 드라이버들(12와 14)을 상기 메모리 셀들에 대해 개별적이거나 집단적으로 지정할 수도 있으며, 이는 이하 설명될 것이다.
상기 전원(13)과 제어기(15)의 구체적인 사항들은 본 발명에서 특히 중요한 문제가 아니므로 자세히 설명하지는 않을 것이다. 어떻게 전원 공급기들과 스위칭 회로부가 상기 플래시 이이피롬의 소자들에 다양한 전압들을 공급할 것인가에 대해 나타낸 예제는 제목이 "음 게이트 전압 소거 동작을 가진 플래시 이이피롬 배열(FLASH EEPROM ARRAY WITH NEGATIVE GATE VOLTAGE ERASE OPERATION)"이고, 사미어 에스. 하다드(Sameer S. Haddad) 등에 의해 1991년 12월 31일 제출된 미국 특허 제 5,077,691호에서 찾을 수 있다. 이 특허는 여기서 전체에 대한 참조로 연관된다.
메모리 셀은 워드라인과 비트라인의 각 접합부에 위치된다. 각 셀은 소스, 드레인, 게이트 옥사이드 및 제어 게이트를 가지는 금속-옥사이드-반도체(MOS) 전계-효과 트랜지스터(FET)를 포함한다. 상기 플래시 이이피롬의 셀들은 일반적인 FET들과는 상이하며, 다시 말해서, 이들은 부가적으로 상기 게이트 옥사이드 및 제어 게이트 하부에 터널 옥사이드층과 부동 게이트를 포함한다.
도 3에 예시된 셀들은 표시법 Tn,m을 이용하여 나타내어지고, 여기서 n은 행(워드라인) 번호이고 m은 열(비트라인) 번호이다. 예시된 바와 같이, 상기 셀들의 제어 게이트들은 개별적인 워드라인들과 연결되고, 상기 셀들의 드레인들은 개별적인 비트라인과 연결된다. 상기 모든 셀들의 소스들은 상기 전원(13)과 연결된다.
전형적으로, 9V를 상기 제어 게이트에, 5V를 상기 드레인에 가하고, 상기 소스를 접지하는 것으로 셀이 프로그램되며, 이는 드레인 감소 영역에서 상기 부동 게이트로 활성 전자들이 주입되는 현상을 야기한다. 상기 프로그래밍 전압을 제거함에 따라서, 상기 주입된 전자들은 상기 부동 게이트에 가두어지고, 그 내부에서 음전하를 생성함으로써 약 4V를 초과하는 값으로 상기 셀의 문턱 전압을 증가시킨다.
상기 셀은 전형적으로 상기 제어 게이트에 5V의 전압을, 상기 드레인이 연결된 비트라인에 1V를 제공하고, 상기 소스를 접지한 후 상기 비트라인을 전류를 센싱하는 것으로 읽어진다. 만일 상기 셀이 프로그램되고, 상기 문턱전압이 비교적 높다(4V)면, 상기 비트라인은 0이거나 적어도 비교적 낮을 것이다. 만일 상기 셀이프로그램되지 않았거나 소거되었다면, 상기 문턱전압은 비교적 낮고(2V), 상기 제어 게이트 전압은 상기 채널을 개선하고, 상기 비트라인 전류는 비교적 높을 것이다.
읽음은 센스(sense) 증폭기들과 참조 전류 배열을 이용하여 수행되는 것이 바람직하다. 이러한 소자들의 구체적인 것들은 본 발명의 특정한 문제들이 아니다.
셀은 몇가지 방법을 통해 소거될 수 있다. 한 방법에서, 전형적으로 12V를 상기 소스에 인가하고, 상기 제어 게이트를 접지하며, 상기 드레인을 부동으로 두는 것으로 셀이 소거된다. 이는 삭제되기위하여 파울러-노드하임 터널링으로 상기 부동 게이트에서 상기 얇은 터널 옥사이드층을 통해 상기 소스로 프로그램 되는 동안, 상기 부동 게이트로 상기 전자가 주입되는 결과를 유발한다. 대안적으로, 음전압을 -10V 수준으로 상기 제어 게이트에 인가하고, 5V를 상기 소스에 인가하며, 상기 드레인을 부동으로 두는 것으로 셀이 소거될 수 있다.
도 4는 셀들이 예시적 예제에서는 2개인, 다수의 뱅크들(이는 또한 페이지들이나 섹터들로 알려져 있다)로 분리되고, 이들 각각은 독립적으로 프로그램되고 소거되며 읽혀질 수 있다는 것을 제외하면, 상기 메모리(10)와 유사한 다른 플래시 이이피롬 메모리(16)를 예시한다. 상기 메모리(16)는 제 1셀 뱅크(18)와 제 2셀 뱅크(20)를 포함한다. 상기 제 1뱅크(18)의 메모리 셀들은 도 3에서와 같은 방식으로 나타내어지며, 강세 기호(prime symbol)가 상기 제 2뱅크(20)의 상기 셀들을 나타내는데 부가된다. 상기 뱅크들(18과 20)의 워드라인들은 분리 워드라인 드라이버들(14a와 14b)과 개별적으로 연결된다.
상기 메모리 셀들에 부가적으로, 각 뱅크(18과 20)는 각 비트라인에 대한 선택 트랜지스터를 포함한다. 상기 뱅크들(18과 20)에 대한 상기 선택 트랜지스터들은 S0에서 Sn으로, S0'에서 Sn'로 각각 나타내어진다. 상기 선택 트랜지스터들의 상기 드레인들은 상기 개별적인 비트라인들에 연결되고, 상기 선택 트랜지스터들의 상기 소스들은 상기 워드라인들(WL0에서 WLm그리고 WL0'에서 WLm')에 대해서 상기 트랜지스터들의 상기 드레인들과 연결된다.
상기 선택 트랜지스터들은 상기 메모리 셀 트랜지스터들과 상이한데, 다시 말해서 이들은 일반적인 MOSFET들이고 부동 게이트들이 없다. 상기 선택 트랜지스터들은 메모리 소자라기 보다는 스위칭 소자들이다. 상기 뱅크(18)에 대한 상기 선택 트랜지스터들의 상기 게이트들은 섹터 검출기(15a)의 뱅크 선택 출력(BS1)과 연결되고, 상기 뱅크(20)에 대한 상기 선택 트랜지스터들의 상기 게이트들은 섹터 검출기(15b)의 뱅크 선택 출력(BS2)과 연결된다.
뱅크(18) 내부 셀들의 상기 소스들은 공통 공급 전압(Vss1)과 연결되고, 상기 뱅크(20) 내부 셀들의 상기 소스들은 공통 공급 전압(Vss2)과 연결된다.
상기 뱅크(18)는 논리적인 상위 신호를 상기 뱅크 선택 라인(BS1)에 가하는 것으로 선택되고, 이는 상기 트랜지스터들(S0에서 Sn)을 턴 온하고 하부 메모리 셀들을 상기 비트라인들(BL0에서 BLn)과 연결한다. 상기 뱅크(18)는 논리적인 하위 신호를 상기 뱅크 선택 라인(BS1)에 가하는 것으로 선택 해제되고, 이는 상기 트랜지스터들(S0에서 Sn)을 턴 오프하고 하부 메모리 셀들을 상기 비트라인들과 연결한다. 상기 뱅크(20)는 상기 뱅크 선택 신호(BS2)와 선택 트랜지스터들(S0'에서 Sn')을 이용하여 본질적으로 유사한 방식으로 선택 및 선택 해제한다. 상기 메모리(16)의 동작은 상기 뱅크들(18과 20)이 순차적이고 독립적으로 프로그램, 소거 및 읽기 동작을 할 수 있다는 것만 제외하면 본질적으로 상기 메모리(10)와 유사하다.
도 5는 상기 메모리(10 또는 16)의 개별적인 메모리 셀들의 구성을 예시하는 간단한 부분도이다. 상기 메모리는 실리콘 또는 다른 반도체 기판(30) 상에 형성된다. 3개의 소거 가능한 메모리 셀들(32)은 상기 기판(30)의 표면(30a) 상에 형성된다는 것이 예시되며, 각각은 소스(34), 드레인(36), 중간층(38), 그리고 터널 옥사이드층(48) 하부의 채널(40)을 포함하는 금속-옥사이드-반도체(MOS) 전계-효과 트랜지스터(FET) 구조를 포함한다. 폴리실리콘 제어 게이트(44)는 각 게이트 옥사이드층(38) 상에 형성되고, 폴리실리콘 부동 게이트(46)와 터널 옥사이드층(48)은 상기 채널(40) 상부의 상기 제어 게이트(44) 하부에 형성된다.
각 셀들의 쌍(32)은 공통 소스(34) 및 드레인(36)을 공유하도록 배열된다. 상기 소스들(34)은 공통 소스 라인에 연결되며, 비트라인 연결부(49)는 각 드레인(36) 상에 형성된다.
본 발명에 따르면, 도 3에 예시된 상기 워드라인 드라이버들(3과 4)은 도 6에 예시된 바와 같이 각 워드라인(WL)에 대한 워드라인 드라이버 회로(50)를 포함한다. 상기 회로(50)는 워드라인 증폭기(52), 상위 클램프(54) 그리고 하위 클램프(56)를 포함한다. 상기 워드라인(WL)의 커패시턴스는 도 1을 참조로 앞서 설명한 바와 같이 CL로 나타내어진다.
상기 증폭기(52)는 상기 커패시턴스(CL)과 직렬로 연결된 증폭 커패시터(CB), 상기 Vcc와 상기 워드라인(WL) 간에 연결된 PMOS 트랜지스터(T3), 그리고 상기 ATD 펄스를 수신하기위해 연결되는 입력과 상기 워드라인(WL)과 연결되는 다른 입력을 가지는 논리회로(58)를 포함한다. 상기 논리회로(58)의 출력은 상기 트랜지스터(T3)의 상기 게이트와 연결된다.
상기 증폭기(52) 역시 Vcc 및 접지된 소스를 가지는 NMOS 트랜지스터(T5)와 연결되는 드레인을 가지는 PMOS 트랜지스터(T4)를 포함한다. 이는 도 3에 예시된 상기 전원(13)이 Vcc가 나타나는 곳에서 제 1종단을 가지고, 이러한 경우 접지나 0V인 저전압이 나타나는 곳에서 제 2종단을 가진다고 가정될 것이다. 상기 트랜지스터(T4)의 상기 드레인은 그로인해 상기 제 1종단과 연결되고, 상기 트랜지스터(T5)의 상기 소스는 상기 전원(13)의 제 2종단과 연결된다.
본질적인(intrinsic) NMOS 트랜지스터들(T6 와 T7)은 상기 트랜지스터들(T4와 T5) 사이에 직렬로 연결된다. 본질적인 트랜지스터들은 일반적인 NMOS 트랜지스터들과는 상이한데, 다시 말하면 이들은 낮은 문턱 전압들을 가진다. 그에 반해서 상기 일반적인 NMOS 트랜지스터는 0.8V에서 0.9V 수준이고, 본질적인 NMOS 트랜지스터의 문턱 전압은 0.4에서 0.5V 수준이다. 상기 트랜지스터(T7)의 상기 게이트는 Vcc와 연결된다.
상기 증폭기(52)는 또한 상기 ATD 신호를 수신하도록 연결된 입력과 상기 트랜지스터(T4)의 상기 게이트에 인버터(62)를 통해 연결되는 출력을 더 포함한다. 상기 논리회로(60)의 상기 출력 역시 본질적인 NMOS 트랜지스터(T8)를 통해 상기 트랜지스터(T6)의 상기 게이트에 연결된다. 상기 트랜지스터(T8)의 게이트는 Vcc와 연결된다.
상기 상위 클램프(54)는 다이오드-연결된 트랜지스터(T10)와 직렬로 연결되는 다이오드-연결된 PMOS 트랜지스터(T9)를 포함하고, 상기 트랜지스터(T9)의 드레인은 상기 트랜지스터(T6)의 게이트와 연결된다. 상기 다이오드 연결은 상기 트랜지스터(T9)의 같이 연결된 게이트와 드레인을 포함하고, 상기 트랜지스터(T10)의 같이 연결된 게이트와 드레인을 포함한다.
상기 트랜지스터(T10)의 상기 소스는 NMOS 트랜지스터(T11)를 통해서 접지된다. 입력에서 상기 ATD 신호를 수신하는 논리 회로(64)는 상기 트랜지스터들(T5와 T11)의 상기 게이트들과 연결되는 출력들을 생성한다.
상기 하위 클램프(56)는 Vcc와 상기 트랜지스터(T6)의 소스 사이에 연결되는 본질적인 NMOS 트랜지스터(T12)를 포함한다. 상기 하위 클램프(56) 역시 다이오드-연결된 NMOS 트랜지스터들(T14와 T15)와 직렬로 연결되는 다이오드-연결된 PMOS 트랜지스터(T13)를 포함한다. 상기 트랜지스터(T15)의 상기 소스는 상기 트랜지스터(T12)의 게이트와 연결되고, 또한 PMOS 트랜지스터(T16)을 통해 접지된다. 상기 트랜지스터(T16)의 상기 게이트는 T16을 온 상태로 두면서 접지된다. 상기 논리회로(66)의 출력은 상기 트랜지스터(T15)의 상기 게이트와 연결된다.
상기 논리회로들(58, 60, 64 그리고 66)은 부가적인 논리 제어 입력을 수신하는데, 이는 자세히 설명하지 않는다. 상기 논리 회로들이 다른 상기 드라이버 회로(50)의 소자들을 제어하는 방식이 다음에 제시된다.
상기 워드라인 드라이버 회로(50)는 도 1을 참조하여 상기 설명된 것과 비교하는 방식에서 읽기 버ㅍ스의 형태로 워드라인 신호 전압(VWL)을 생성한다. 그러나, 상기 제공되는 워드라인 드라이버 회로(50)는 종래 증폭회로에 존재하는 문제점들을 극복할 수 있도록 상기 클램프들(54와 56)의 조합을 포함한다. 상기 상위 클램프(54)는 상기 BOOST_CLK의 최대 값 또는 상기 트랜지스터(T6)의 소스에서 발생하는 "반동" 전압과 그로인한 상기 워드라인 전압(VWL)을 제한한다. 선-충전 전압을 BOOST_CLK에 가하도록 상기 증폭기(52)와 함께 상기 하위 클램프(56)가 기능한다. 상기 선-충전의 양은 Vcc에 대해 선형으로 변하고, Vcc는 약 2V이상이다.
도 7 역시 참조할 수 있는데, 상기 논리 회로들(58, 60, 64 그리고 66)은 상기 ATD 신호에 대한 응답으로 상기 드라이버 회로(52)의 조작을 제어한다. 상기 논리적으로 상위인 ATD 신호의 기간 동안, 상기 논리 회로(58)는 상기 트랜지스터(T3)를 턴온하고 상기 워드라인(WL)을 Vcc에 연결하는 논리적으로 낮은 출력 신호를 생성한다.
상기 논리 회로(60)는 상기 인버터(62)에 의해서 반전되고 상기 트랜지스터(T4)를 턴 오프하는 낮은 출력을 생성한다. 상기 논리 회로(64)는 낮은 출력을 T11을 턴 오프하도록 상기 트랜지스터(T11)의 게이트에 가하고, T5를 턴 온하도록 상기 트랜지스터(T5)의 게이트에 가한다. 이러한 조건들은 상기 상위 클램프(54)가 효율적으로 상기 증폭기(52)를 분리시키거나 비-활성화하도록 한다. 상기 논리회로(66)는 상기 트랜지스터(T15)를 턴 오프하고 상기 하위 클램프(56)를 상기 증폭기(52)로부터 분리시키는 출력을 생성한다.
상기 증폭 동작은 상기 ATD 신호의 하강 경계에서 시작한다. 상기 논리회로(58)는 상기 트랜지스터(T3)를 ATD이후 2에서 3ns에서 턴 오프하며, 그로인해 상기 워드라인(WL)은 상기 초기 선-충전 후 Vcc에서 분리된다. 상기 상위 클램프(54)는 상기 논리회로들(60과 64)에 의해서 전형적으로 2에서 5ns인 상기 증폭 작용의 초기 부분 동안 분리된 상태로 남아 있는다. 타이머(미도시)를 포함하는 논리회로부는 상기 논리회로들(58, 60, 64 그리고 66)이 이러한 동작을 수행하도록 제공된다.
상기 ATD 신호의 상기 하강 경계에 대한 응답으로, 상기 논리회로(66)는 상기 트랜지스터들(T13에서 T16)을 통해 Vcc에서 접지로의 회로 경로를 완성하도록 트랜지스터(T15)를 턴 온한다. T16은 상기 증가 BOOST_CLK 전압과 상기 트랜지스터(T12)의 게이트 커패시티브 커플링(coupling)에 대한 상기 소스 때문에 과다 증폭되는 상기 T12 게이트 전압을 방지하는 누설 디바이스이다. 상기 트랜지스터들(T15와 T16) 접합부의 전압은 상기 트랜지스터(T12)의 게이트에 가해지고, 이는 턴 온되며, 상기 증폭 커패시터(CB)를 0V에서 선형적으로 Vcc에 따라서 약 1V 사이로 선-충전한다.
도 7에 도시한 바와 같이, 상기 BOOST_CLK 전압은 68에서 상기 BOOST_CLK 전압 곡선의 부분으로 나타내어지는 것 처럼 상기 트랜지스터(T12)의 클램프 작용으로 증가된다. 그러나, 상기 BOOST_CLK가 도달할 수 있는 최대 전압은 최소값(VL)에 대한 상기 하위 클램프(56)로 제한된다. 이러한 방식으로, 상기 BOOST_CLK은 상기 전압(VL)으로 선-충전된다. 상기 하위 클램프(56)의 작용은 Vcc 변화들과 상기 증폭된 워드라인 전압의 변화를 줄이며, 이는 다음에 설명된다.
상기 2에서 5ns의 동작 후, 상기 논리 회로(60)는 상기 트랜지스터들(T4와 T6)을 턴 온하는 높은 출력을 생성하고, 상기 논리회로(64)는 상기 상위 클램프(54)를 상기 증폭기(52)에 연결하도록 T11을 턴 온 한다. T5는 오프 상태로 남아 있는다.
이러한 조건들 하에서, 상기 증폭 커패시터(CB)는 상기 트랜지스터들(T4와 T6)을 통해서 Vcc와 연결되고 상기 주"반동" 전압을 생성한다. 이는 상기 워드라인 전압이 도 7의 70에서 나타내는 바와 같이 Vcc를 초과하도록 상승하는 결과를 초래한다. 그러나, 상기 BOOST_CLK 전압은 상기 상위 클램프(54)에 의해서 최대 값(VH)으로 제한되고, 그래서 갑섭을 일으킬 수 있는 수준으로 상기 워드라인(WL)이 상승하는 것을 방지한다. 상기 상위 클램프(54)의 동작 역시 Vcc 변동과 그에따른 상기 워드라인 변동을 줄인다.
상기 ATD펄스의 종료 후, 예를 들어 50ns와 같은 기 설정된 길이의 시간 다음에, 상기 논리회로들(60과 64)은 상기 트랜지스터들(T4와 T11)을 턴 오프하고 상기 증폭기(52)로부터 상기 상위 클램프(54)를 분리하는 낮은 출력을 생성한다. 그 다음, 상기 워드라인 전압은 다른 동작을 준비하기 위해서 미도시된 회로들에 의해서 0으로 줄어든다.
상기 상위 클램프(54)는 기 설정된 게이트 전압을 상기 트랜지스터(T6)에 가하는 것으로 기능한다. 만일 상기 증폭 커패시터(CB)를 지나면서 생성되고 상기 트랜지스터(T6)의 상기 소스에서 나타나는 상기 반동 전압은 그 게이트 전압을 초과하려하며, 상기 트랜지스터(T6)는 턴 오프되어 상기 커패시터(CB)를 Vcc로부터 분리할 것이다. 이는 상기 커패시터(CB)가 더 충전되는 것을 방지하고, 상기 BOOST_CLK 전압이 상기 최대값(VH)을 초과하는 것을 방지한다.
상기 커패시터(CB)에 적용되는 최대 BOOST_CLK 전압은 상기 트랜지스터들(T6, T9 그리고 T10)의 문턱 전압에 의해 결정된다. 좀더 구체적으로, 상기 최대 BOOST_CLK 전압 VCB= VT9+ VT10-VT6이고, 여기서 VT9, VT10그리고 VT6은 개별적으로 상기 트랜지스터들(T9, T10 그리고 T6)의 문턱 전압들이다. 상기 트랜지스터(T6)는 C6에서 점선으로 예시한 게이트 커패시턴스에 대한 소스를 가진다. 이는 상기 트랜지스터들(T9, T10 그리고 T11)을 지나는 전류 흐름을 생성하는 증폭 효과를 제공하며, 상기 트랜지스터들(T9와 T10)을 지나 생성되는 문턱 전압 강하를 실시한다. 상기 트랜지스터(T8)는 상기 증폭 전압으로부터 상기 논리회로(60)를 격리시킨다.
상기 하위 클램프(56)는 상기 값(VL)에 해당하는 기 설정된 최소 전압을 상기 커패시터(CB)에 제공하는 것으로 상기 상위 클램프(54)와 유사한 방식으로 기능한다. 상기 상기 커패시터(CB)에 적용되는 전압(VL)은 상기 트랜지스터들(T12, T13그리고 T14)의 문턱 전압들의 합과 동일하다.
상기 클램프들(54와 56)에서, 상기 PMOS 와 NMOS의 직렬 접속이 필요한데, 다시 말해서 이는 처리 독립 문턱전압 변화를 취소한다. 상기 트랜지스터(T12)는 상기 트랜지스터(T13에서 T15)보다 훨씬 크게 만들어지는데, 이는 상기 선-충전 기간(68) 동안 상기 증폭 커패시터(CB)에 대한 전체 충전 전류를 통과시켜야만 하기 때문이다.
상기 현재 워드라인 드라이버 회로(50)는 상기 설명한 바와 같이 기 설정된 최대 및 최소 증폭 전압들로 제한하도록 설계될 수 있다. 대안적으로, 상기 드라이버 회로(50)는 Vcc의 변화를 허용하는 상기 최대 및 최소 증폭 전압들을 허용할 수있지만 그 변화는 종래보다 훨씬 낮다.
공칭(nominal) 공급 전압이 Vcc=3V인 전형적인 워드라인 증폭기에서, Vcc의 실제 값은 Vccmin=2.7V에서 Vccmax=3.6V 수준의 영역들 내에서 변화한다. 이러한 예시적인 경우에서, 본 워드라인 드라이버 회로는 상기 읽기 워드라인 전압을 4V에서 4.6V 수준의 영역들에 해당하도록 상기 증폭된 값을 제한하도록 설계될 수 있다.
도 8의 곡선(72)으로 예시된 바에 의하면, 이는 도 1에 도시된 종래 증폭 회로(2)를 수학적으로 나타낼 수 있는데, Vcc에 대한 상기 워드라인 전압(VWL)의 변화는로 나타낼 수 있다. 여기서 상기 식의 CB와 CL은 상기 증폭 커패시터(CB)와 워드라인 커패시터(CL)의 커패시턴스 값들이다. 비율(CB/CL + CB)은 "증폭률"(BR)로 알려져있다. 상기 곡선은 경사가 급하고, Vcc에 대해서 VWL이 심하게 변동함을 나타낸다.
곡선(74)은 상기 상위 클램프(54) 만 제공되는 경우를 예시한다. 일단 Vcc가 상기 클램프 메커니즘을 활성화 하는데 충분하게 높아졌으면, 상기 워드라인 전압은 Vcc를 따르고, 이는 상기 곡선(72)보다 경사가 낮아지며, 전체적으로 낮은 변동을 나타낸다.
곡선(76)은 상기 상위 클램프(54)와 상기 하위 클램프(56)가 모두 제공되는 경우를 예시한다. 상기 VWL의 변화는로 나타내어지고, 이는 상기 두가지 경우보다 낮다. 예를 들어서, 증폭률(Br)=0.6 이라면, 상기 변화는 종래 배열에 대해서 VWL=1.6Vcc이고, 상기 상위 클램프(54)만 사용한 경우에는 VWL=Vcc, 그리고 상기 상위 및 하위 클램프들이 제공된 경우에는 VWL=0.4Vcc가 된다.
도 8에서 볼 수 있듯이, 상기 분기점(78)에서 상기 곡선(74)은 상기 상위 클램프(54)의 역할에 의해서 상기 곡선(72)로부터 분기되고, 분기점(80)에서 상기 곡선(76)은 상기 하위 클램프(56)의 역할에 의해서 상기 곡선(74)으로부터 분기된다.
요약 하자면, 본 발명은 종래 기술의 단점들을 극복하고, 게이트 간섭을 방지하는 증폭 회로를 포함하며 이전에 달성되는 것보다 공급 전압에 따른 워드라인 전압 변화를 줄일 수 있는 워드라인 드라이버를 제공한다. 이는 또한 최소 읽기 전압을 보장한다.
다양한 변경들은 본 설명의 기법들을 습득한 당 업자들이 그 범위를 벗어나지 않으면서 만들 수 있다. 예를 들어서, 상기 트랜지스터들(T13에서 T15)은 도 6에서 도시한 바와 같이 상기 트랜지스터(T12)와 직렬로 연결될 수 있다. 그러나, 이러한 실시예는 상기 트랜지스터(T12)의 크기 만큼 상기 트랜지스터들(T13에서 T15)의 크기를 증가시며야 하기 때문에 예시된 배열보다 덜 바람직하다. 도시된 배열들은 상기 트랜지스터들(T13에서 T15)이 상기 트랜지스터(T12)에 원하는 게이트 바이어스를 가하는 것으로 동일한 성능을 가지면서 더 작은 크기를 가질 수 있도록 한다.
본 발명은 일반적으로 미세전자 집적 회로 업계에 관한 것이고, 더 구체적으로는 플래시 이이피롬 워드라인 드라이버에 관한 것이다.

Claims (28)

  1. 플래시 이이피롬(Electrically-Erasable Programmable Read-Only Memory)(EEPROM)(10)에 있어서,
    다수의 부동게이트 트랜지스터 메모리 셀들(32)과,
    상기 셀들(32)에 연결된 워드라인(WL)과,
    전기적 공급 전압을 생성하기위한 전원(13)과, 그리고
    상기 워드라인(WL)과 연결되는 워드라인 드라이버(50)를 포함하고, 상기 드라이버(50)는,
    상기 공급 전압보다 높은 워드라인 전압을 생성하기 위하여 상기 공급 전압을 증폭하고, 상기 워드라인 전압을 상기 워드라인(WL)에 제공하는 증폭기(52)와, 그리고
    상기 워드라인 전압의 최대 값을 제한하기위한 상위 클램프(54)를 포함하는 것을 특징으로 하는 플래시 이이피롬.
  2. 제 1항에 있어서, 상기 상위 클램프(54)는 상기 공급 전압에 따라서 증가하는 상기 최대값의 양을 줄이도록 구성되는 것을 특징으로 하는 플래시 이이피롬.
  3. 제 1항에 있어서, 상기 상위 클램프(54)는 실질적으로 기 설정된 값으로 상기 최대값을 제한하도록 구성되는 것을 특징으로 하는 플래시 이이피롬.
  4. 제 1항에 있어서,
    상기 증폭기(52)는 상기 전원(13)과 상기 워드라인(WL) 간에 연결된 커패시터(CB)를 포함하고, 그리고
    상기 상위 클램프(54)는 상기 전원(13)과 상기 커패시터(CB) 간에 연결되는 것을 특징으로 하는 플래시 이이피롬.
  5. 제 4항에 있어서, 상기 상위 클램프(54)는
    상기 전원(13)과 상기 커패시터(CB) 간에 연결된 FET(T6)와, 그리고
    상기 FET(T6)의 게이트 전압을 실질적으로 기 설정된 값으로 제한하는 레귤레이터(T9, T10)를 포함하는 것을 특징으로 하는 플래시 이이피롬.
  6. 제 5항에 있어서, 상기 레귤레이터(T9, T10)는 다이오드 연결된 PMOS FET(T10)와 직렬로 연결되는 다이오드 연결된 NMOS FET(T9)를 포함하는 것을 특징으로 하는 플래시 이이피롬.
  7. 제 5항에 있어서,
    상기 전원(13)은 상기 공급 전압이 나타나는 제 1종단(Vcc)과 상기 공급 전압 보다 낮은 전압이 나타나는 제 2종단(접지)을 포함하고,
    상기 FET(T6)는 상기 제 1종단(Vcc)과 연결되고,
    상기 레귤레이터(T9, T10)는 상기 FET의 게이트와 상기 제 2종단(접지) 간에 연결되는 것을 특징으로 하는 플래시 이이피롬.
  8. 제 7항에 있어서, 상기 레귤레이터(T9, T10)는 다이오드 연결된 PMOS FET(T10)와 직렬로 연결되는 다이오드 연결된 NMOS FET(T9)를 포함하는 것을 특징으로 하는 플래시 이이피롬.
  9. 제 1항에 있어서, 상기 기 설정된 시간동안 공급 전압보다 높으며 상기 최대값보다 낮은 최소값으로 상기 워드라인 전압을 제한하기위한 하위 클램프(56)를 더 포함하는 것을 특징으로 하는 플래시 이이피롬.
  10. 제 9항에 있어서,
    상기 증폭기(52)는 상기 전원(13)과 상기 워드라인(WL) 간에 연결된 커패시터(CB)를 포함하고, 그리고
    상기 상위 클램프(54)는 상기 전원(13)과 상기 커패시터(CB) 간에 연결되는 것을 특징으로 하는 플래시 이이피롬.
  11. 제 10항에 있어서, 상기 하위 클램프(56)는
    상기 전원(T6)과 상기 커패시터(CB) 간에 연결된 FET(12)와, 그리고
    상기 FET(12)의 게이트 전압을 실질적으로 기 설정된 값으로 제한하는 레귤레이터(T13, T14)를 포함하는 것을 특징으로 하는 플래시 이이피롬.
  12. 제 11항에 있어서, 상기 레귤레이터(T13, T14)는 다이오드 연결된 PMOS FET(T14)와 직렬로 연결되는 다이오드 연결된 NMOS FET(T13)를 포함하는 것을 특징으로 하는 플래시 이이피롬.
  13. 제 11항에 있어서,
    상기 전원(13)은 상기 공급 전압이 나타나는 종단(Vcc)을 포함하고,
    상기 FET(T12)는 상기 종단(Vcc)과 연결되고,
    상기 레귤레이터(T13, T14)는 상기 FET(T12)의 게이트와 상기 종단(Vcc) 간에 연결되는 것을 특징으로 하는 플래시 이이피롬.
  14. 제 13항에 있어서, 상기 레귤레이터(T13, T14)는 다이오드 연결된 PMOS FET(T14)와 직렬로 연결되는 다이오드 연결된 NMOS FET(T13)를 포함하는 것을 특징으로 하는 플래시 이이피롬.
  15. 워드라인 드라이버(50)에 있어서,
    공급 전압보다 높은 워드라인 전압을 생성하기 위하여 상기 공급 전압을 증폭하는 증폭기(52)와, 그리고
    상기 워드라인 전압의 최대 값을 제한하기위한 상위 클램프(54)를 포함하는것을 특징으로 하는 워드라인 드라이버.
  16. 제 15항에 있어서, 상기 상위 클램프(54)는 상기 공급 전압에 따라서 증가하는 상기 최대값의 양을 줄이도록 구성되는 것을 특징으로 하는 워드라인 드라이버.
  17. 제 15항에 있어서, 상기 상위 클램프(54)는 실질적으로 기 설정된 값으로 상기 최대값을 제한하도록 구성되는 것을 특징으로 하는 워드라인 드라이버.
  18. 제 15항에 있어서,
    상기 증폭기(52)는 상기 공급 전압과 상기 워드라인(WL) 간에 연결된 커패시터(CB)를 포함하고, 그리고
    상기 상위 클램프(54)는 상기 공급 전압과 상기 커패시터(CB) 간에 연결되는 것을 특징으로 하는 워드라인 드라이버.
  19. 제 18항에 있어서, 상기 상위 클램프(54)는
    상기 공급 전압과 상기 커패시터(CB) 간에 연결된 FET(T6)와, 그리고
    상기 FET(T6)의 게이트 전압을 실질적으로 기 설정된 값으로 제한하는 레귤레이터(T9, T10)를 포함하는 것을 특징으로 하는 워드라인 드라이버.
  20. 제 19항에 있어서, 상기 레귤레이터(T9, T10)는 다이오드 연결된 PMOSFET(T10)와 직렬로 연결되는 다이오드 연결된 NMOS FET(T9)를 포함하는 것을 특징으로 하는 워드라인 드라이버.
  21. 제 19항에 있어서,
    상기 공급 전압은 상기 공급 전압이 나타나는 제 1종단(Vcc)과 상기 공급 전압 보다 낮은 전압이 나타나는 제 2종단(접지)을 가지는 전원(13)에 의해 생성되고,
    상기 FET(T6)는 상기 제 1종단과 연결되고,
    상기 레귤레이터(T9, T10)는 상기 FET의 게이트와 상기 제 2종단(접지) 간에 연결되는 것을 특징으로 하는 워드라인 드라이버.
  22. 제 21항에 있어서, 상기 레귤레이터(T9, T10)는 다이오드 연결된 PMOS FET(T10)와 직렬로 연결되는 다이오드 연결된 NMOS FET(T9)를 포함하는 것을 특징으로 하는 워드라인 드라이버.
  23. 제 15항에 있어서, 상기 기 설정된 시간동안 공급 전압보다 높으며 상기 최대값보다 낮은 최소값으로 상기 워드라인 전압을 제한하기위한 하위 클램프(56)를 더 포함하는 것을 특징으로 하는 워드라인 드라이버.
  24. 제 23항에 있어서,
    상기 증폭기(52)는 상기 공급 전압과 상기 워드라인(WL) 간에 연결된 커패시터(CB)를 포함하고, 그리고
    상기 상위 클램프(54)는 상기 공급 전압과 상기 커패시터(CB) 간에 연결되는 것을 특징으로 하는 워드라인 드라이버.
  25. 제 24항에 있어서, 상기 하위 클램프(56)는
    상기 공급 전압과 상기 커패시터(CB) 간에 연결된 FET(T12)와, 그리고
    상기 FET(T12)의 게이트 전압을 실질적으로 기 설정된 값으로 제한하는 레귤레이터(T13, T14)를 포함하는 것을 특징으로 하는 워드라인 드라이버.
  26. 제 25항에 있어서, 상기 레귤레이터(T13, T14)는 다이오드 연결된 PMOS FET(T14)와 직렬로 연결되는 다이오드 연결된 NMOS FET(T13)를 포함하는 것을 특징으로 하는 워드라인 드라이버.
  27. 제 25항에 있어서,
    상기 FET(12)는 상기 공급 전압과 연결되고,
    상기 레귤레이터(T13, T14)는 상기 FET(T12)의 게이트와 상기 공급 전압 간에 연결되는 것을 특징으로 하는 워드라인 드라이버.
  28. 제 27항에 있어서, 상기 레귤레이터(T13, T14)는 다이오드 연결된 PMOSFET(T14)와 직렬로 연결되는 다이오드 연결된 NMOS FET(T13)를 포함하는 것을 특징으로 하는 워드라인 드라이버.
KR1020017004396A 1998-10-05 1999-09-21 플래시 이이피롬 워드라인 드라이버 KR100578581B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/166,385 1998-10-05
US09/166,385 US6134146A (en) 1998-10-05 1998-10-05 Wordline driver for flash electrically erasable programmable read-only memory (EEPROM)

Publications (2)

Publication Number Publication Date
KR20010100877A true KR20010100877A (ko) 2001-11-14
KR100578581B1 KR100578581B1 (ko) 2006-05-12

Family

ID=22603075

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020017004396A KR100578581B1 (ko) 1998-10-05 1999-09-21 플래시 이이피롬 워드라인 드라이버

Country Status (7)

Country Link
US (1) US6134146A (ko)
EP (1) EP1116240B1 (ko)
JP (1) JP2002527849A (ko)
KR (1) KR100578581B1 (ko)
DE (1) DE69903966T2 (ko)
TW (1) TW454193B (ko)
WO (1) WO2000021094A1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6351420B1 (en) 2000-02-07 2002-02-26 Advanced Micro Devices, Inc. Voltage boost level clamping circuit for a flash memory
US6243316B1 (en) * 2000-02-09 2001-06-05 Advanced Micro Devices, Inc. Voltage boost reset circuit for a flash memory
US6717851B2 (en) * 2000-10-31 2004-04-06 Sandisk Corporation Method of reducing disturbs in non-volatile memory
US6469942B1 (en) * 2001-07-31 2002-10-22 Fujitsu Limited System for word line boosting
JP4142685B2 (ja) * 2003-06-05 2008-09-03 スパンション エルエルシー 冗長メモリのブースタ回路を有する半導体メモリ
US8445946B2 (en) * 2003-12-11 2013-05-21 International Business Machines Corporation Gated diode memory cells
US20110026323A1 (en) * 2009-07-30 2011-02-03 International Business Machines Corporation Gated Diode Memory Cells
CN100426420C (zh) * 2004-11-24 2008-10-15 上海华虹Nec电子有限公司 用于低压非挥发存储器的字线升压电路
KR100630346B1 (ko) * 2005-07-05 2006-10-02 삼성전자주식회사 독출모드시 전하분배에 의한 워드라인 구동회로 및구동방법
KR100725980B1 (ko) * 2005-07-23 2007-06-08 삼성전자주식회사 비휘발성 메모리에 저장된 데이터를 독출하는 속도를개선할 수 있는 반도체 장치와 그 개선방법
US7692973B2 (en) 2006-03-31 2010-04-06 Semiconductor Energy Laboratory Co., Ltd Semiconductor device
US8164964B2 (en) * 2009-09-16 2012-04-24 Arm Limited Boosting voltage levels applied to an access control line when accessing storage cells in a memory
US8520441B2 (en) 2010-11-16 2013-08-27 Sandisk Technologies Inc. Word line kicking when sensing non-volatile storage
JP2017216025A (ja) * 2016-05-31 2017-12-07 東芝メモリ株式会社 半導体記憶装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5265052A (en) * 1989-07-20 1993-11-23 Texas Instruments Incorporated Wordline driver circuit for EEPROM memory cell
JPH0812754B2 (ja) * 1990-08-20 1996-02-07 富士通株式会社 昇圧回路
JPH05151789A (ja) * 1991-11-29 1993-06-18 Nec Corp 電気的に書込・一括消去可能な不揮発性半導体記憶装置
JP2905666B2 (ja) * 1992-05-25 1999-06-14 三菱電機株式会社 半導体装置における内部電圧発生回路および不揮発性半導体記憶装置
JPH06338193A (ja) * 1993-05-28 1994-12-06 Hitachi Ltd 不揮発性半導体記憶装置
JPH07201173A (ja) * 1993-12-28 1995-08-04 Matsushita Electron Corp 半導体装置
DE69524259T2 (de) * 1995-01-26 2002-07-25 Macronix Int Co Ltd Dekodierter wortadressleitungstreiber mit positiven und negativen spannungsmodi
US5587951A (en) * 1995-08-04 1996-12-24 Atmel Corporation High speed, low voltage non-volatile memory
DE69619972D1 (de) * 1996-06-18 2002-04-25 St Microelectronics Srl Nichtflüchtige Speicheranordnung mit niedriger Versorgungsspannung und Spannungserhöher

Also Published As

Publication number Publication date
WO2000021094A1 (en) 2000-04-13
US6134146A (en) 2000-10-17
TW454193B (en) 2001-09-11
KR100578581B1 (ko) 2006-05-12
JP2002527849A (ja) 2002-08-27
EP1116240A1 (en) 2001-07-18
DE69903966D1 (de) 2002-12-19
DE69903966T2 (de) 2003-09-18
EP1116240B1 (en) 2002-11-13

Similar Documents

Publication Publication Date Title
US6480419B2 (en) Bit line setup and discharge circuit for programming non-volatile memory
US5511022A (en) Depletion mode NAND string electrically erasable programmable semiconductor memory device and method for erasing and programming thereof
US4903236A (en) Nonvolatile semiconductor memory device and a writing method therefor
JP3098189B2 (ja) 不揮発性半導体メモリのデータ読出回路
US5432738A (en) Nonvolatile semiconductor storage system
US6240016B1 (en) Method to reduce read gate disturb for flash EEPROM application
KR20130142200A (ko) 플래시 메모리 프로그램 금지 스킴
KR100578581B1 (ko) 플래시 이이피롬 워드라인 드라이버
US20190272876A1 (en) Method And Apparatus For Configuring Array Columns And Rows For Accessing Flash Memory Cells
US7995399B2 (en) NAND memory device and programming methods
US6744673B2 (en) Feedback biasing integrated circuit
KR100308745B1 (ko) 방해가감소된플래쉬메모리시스템및방법
KR100708914B1 (ko) 칩 전체를 통한 플래시 메모리 워드라인 트래킹
US5253210A (en) Paritioned bit line structure of EEPROM and method of reading data therefrom
JP2735498B2 (ja) 不揮発性メモリ
US6137727A (en) Reduction of oxide stress through the use of forward biased body voltage
JPH01294297A (ja) 不揮発性半導体記憶装置
JPH06215588A (ja) 電気的に消去可能かつ電気的にプログラム可能な読出し専用メモリ
JP3181478B2 (ja) 不揮発性半導体記憶装置
US6418074B1 (en) Semiconductor memory device having driver circuit which supplies temporary accelerated charge
KR20230056198A (ko) 메모리 셀 독출 회로
JPH09265788A (ja) 不揮発性半導体記憶装置
JPH0793018B2 (ja) 不揮発性半導体メモリ

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130429

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140423

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150424

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160422

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170421

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180420

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee