JP4142685B2 - 冗長メモリのブースタ回路を有する半導体メモリ - Google Patents

Description

本発明は、冗長セルに関する情報を記憶する冗長メモリを有する半導体メモリに関し、特に、アドレス確定時に昇圧電圧を発生するブースタ回路を有する半導体メモリに関する。

大容量の半導体メモリは、歩留まりを向上するために通常セルアレイに加えて冗長セルアレイを有し、通常セルアレイに不良ビットが含まれる場合は、その不良ビットを有する通常セルアレイが冗長セルアレイに置き換えられる。この冗長セルへの置き換えに関する情報（以下冗長情報）、例えば置き換え対象の通常セルのアドレスなどが、冗長メモリに記憶される。そして、半導体メモリは、アクセス要求時のアドレス変化に応答して、冗長メモリ内の冗長情報を読み出し、アドレス先に応じて冗長セル側への切り換えを行う。
半導体メモリのうち、フラッシュメモリなどの不揮発性メモリは、メモリセルが電源オフでも記憶状態を保持するため、冗長メモリも通常セルと同等の記憶素子で構成される。例えば、通常セルがフローティングゲートやトラップゲートを有するセルトランジスタで構成される場合は、冗長メモリも同じセルトランジスタで構成される。
一方、半導体メモリの電源電圧は、低消費電力化の要請からますます低くなる傾向にある。それに伴い、プログラム動作時には電源電圧を昇圧してプログラム電圧が生成される（例えば特許文献１）。同様の理由から、冗長メモリの情報を読み出す時にも、セルトランジスタのゲートに電源電圧以上に昇圧された読み出し電圧を印加することが求められる。そのために、冗長メモリに読み出し電圧を供給するブースタ回路が設けられる。
この冗長メモリ用のブースタ回路は、アドレスが切り換えられたことを検出して生成されるアドレス・トランジッション・ディテクション信号（ＡＴＤ）に応答して１回だけ昇圧動作を行い、それにより生成された昇圧読み出し電圧により冗長メモリの情報が読み出され、冗長セルへの切り換え制御が行われる。
特開平６−２２３５８８号公報メモリの大容量化に伴って冗長セルの構成も複雑化し、冗長メモリに記憶される冗長情報の量も多くなってきている。そのため、従来のようにアドレス変化時にブースタ回路が１回だけ昇圧動作を行って読み出し電圧を生成し、その読み出し電圧により冗長メモリの冗長情報を読み出すという従来の方法では、冗長メモリの大容量化に伴ってその読み出し動作による消費電力が増大するという課題がある。更に、アドレス変化時に１回だけ生成された昇圧読み出し電圧によって冗長メモリの全てのデータを読み出し、確定したアドレスにしたがうアクセス先に対応した冗長情報を選択するために、全ての冗長メモリから読み出されたデータを検出し保持する回路を設けることが必要になる。そのため、データ検出回路とデータ保持回路の回路規模が大きくなるという課題がある。

そこで、本発明の目的は、アクセス先に対応する一部の冗長メモリの記憶データを適切に読み出すことができる半導体メモリを提供することにある。
上記の目的を達成するために、本発明の一つの側面によれば、通常セルと冗長セルとを有する半導体メモリにおいて、前記冗長セルに関する冗長情報を記憶する複数の冗長メモリと、前記複数の冗長メモリのうち、アドレスに応じて一部の冗長メモリを選択して読み出し動作させる冗長メモリ選択回路と、当該選択された冗長メモリから読み出された冗長情報を保持する冗長情報保持回路と、連続するアドレス変化のそれぞれに応答して、交互 に昇圧動作とリセット動作とを繰り返すことにより前記冗長メモリの読み出し電圧を生成する第１及び第２のブースタ回路とを有し、前記冗長メモリ選択回路は、前記連続するア ドレス変化における最後のアドレス変化後一定時間経過した時点で、前記第１及び第２の ブースタ回路のうち、前記一定時間が経過した時点で昇圧動作が行われているブースタ回 路により生成された読み出し電圧により、選択動作を行うことを特徴とする。
上記の発明の側面によれば、アドレス変化が短時間に連続して発生しても、その都度第１または第２のブースタ回路の一方が読み出し電圧を生成するので、アドレスが最終的に確定した時に選択された冗長メモリの冗長情報を適切に読み出すことができる。
上記の目的を達成するために、本発明の第２の側面によれば、前記最後のアドレス変化 から前記一定時間が変化した時点は、アドレス確定のタイミングであることを特徴とする
。
上記の発明の側面によれば、アドレスが確定するタイミングでブースタ回路が読み出し電圧を生成するので、連続してアドレス変化が発生しても冗長メモリを確定したアドレスにより選択して読み出すことができる。

図１は、本実施の形態における半導体メモリの全体構成図である。
図２は、本実施の形態における冗長メモリと選択回路及びセンスアンプ・ラッチ回路を示す図である。
図３は、アドレス変化に伴うブースタ回路の問題点を説明するタイミングチャート図である。
図４は、本実施の形態におけるブースタ回路の具体例を示す図である。
図５は、ブースタ回路の動作を示すタイミングチャート図である。
図６は、第１のブースタ回路の構成と動作を示す図である。
図７は、ブースタ駆動信号生成回路及び動作タイミングチャートを示す図である。

以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
図１は、本実施の形態における半導体メモリの全体構成図である。この半導体メモリは、フラッシュメモリを例にしている。メモリコアは、通常セルアレイ１０と冗長セルアレイ１２とを有し、通常セルアレイ１０は４つのセクタＳＥＣ０〜ＳＥＣ４を有し、冗長セルアレイ１２は１つの冗長セクタＲＳＥＣを有する。そして、通常セルアレイ内の不良ビットを有するセクタが冗長セクタに置き換え可能に構成されている。外部から供給されるアドレスＡＤＤは、アドレスバッファ１８に入力され、その入力されたアドレスが各デコーダに供給される。ＸアドレスＡＤＤｘはＸデコーダＸＤＥＣに供給され、ＹアドレスＡＤＤｙ及びセクタアドレスＡＤＤｓはＹデコーダＹＤＥＣに供給され、冗長メモリの選択に必要なアドレスＡＤＤｒは冗長デコーダに供給される。通常セルアレイ１０側と冗長セルアレイ１２側にはそれぞれＹゲート１４，１６が設けられ、それぞれ対応するデコーダからの選択信号によってコラム選択が行われる。また、Ｙゲート１４，１６の出力は読み出し回路２０にて検出され、外部に出力される。
冗長メモリ２２には、置き換え対象のセクタアドレスなどの冗長情報が記憶され、ブースタ回路３６により生成される昇圧された読み出し電圧ＶＲＧにより読み出し可能状態になる。また、冗長メモリには、確定した冗長アドレスＡＤＤｒにしたがって冗長デコーダ２６により選択された冗長メモリを選択し駆動する選択回路２４が設けられている。選択回路２４により選択された冗長メモリのデータは、センスアンプ・ラッチ回路２８により検出されラッチされる。従って、冗長メモリ２２のうち、一部の冗長メモリのみが選択され、読み出し駆動されて、読み出されたデータがラッチ回路２８に保持される。ラッチ回路２８に保持された置き換え対象のセクタアドレスとアドレスバッファ１８からのセクタアドレスＡＤＤｓとが比較回路３０にて比較され、一致するときは、冗長信号Ｓ３０により、通常セルアレイのＹデコーダＹＤＥＣが非活性にされ、冗長セルアレイのＹデコーダＹＤＥＣｒが活性化される。これにより、通常セルアレイのセクタは非選択になり、冗長セルアレイの冗長セクタが選択される。比較回路３０が不一致を検出すると、通常セルアレイのセクタが選択状態になる。
ＡＴＤ生成回路３２は、外部アドレスＡＤＤの変化を検出して所定時間Ｈレベルになるアドレス変化検出パルスＡＴＤを生成する。外部アドレスＡＤＤが変化して所定時間アドレス変化がなければアドレスが確定したものとみなされ、アドレス変化検出パルスＡＴＤのＬレベルに応答してイコライズ信号生成回路３８がイコライズ信号ＥＱを生成する。このイコライズ信号ＥＱに応答して、メモリのコア部分の動作が開始する。従って、イコライズ信号は、各デコーダに供給されている。つまり、イコライズ信号ＥＱがＨレベルになるタイミングがアドレス確定タイミングである。
また、ＡＴＤ生成回路３２が全てのアドレス変化に応答して生成する短パルスの検出パルスＡＴＤｘに応答して、ブースト駆動信号生成回路３４は、ブースタ回路３６の昇圧動作とリセット動作を制御する第１及び第２のブースト駆動信号ＡＴＤ１，ＡＴＤ２を生成する。ブースタ回路３６は、後述するとおり、第１及び第２のブースト駆動信号ＡＴＤ１，ＡＴＤ２に応答して昇圧動作とリセット動作を交互に行う第１及び第２のブースタ回路を有する。
図２は、本実施の形態における冗長メモリと選択回路及びセンスアンプ・ラッチ回路を示す図である。冗長メモリ２２−０は、フローティングゲートまたはトラップゲートを有する冗長メモリトランジスタＲＭ０を有し、そのコントロールゲートには読み出し電圧ＶＲＧが印加される。また、ドレイン側にはプログラム動作のためのインバータ５０とレベルシフト回路５１とが設けられ、プログラム時の選択信号Ｓ０がＨレベルの時に、冗長メモリトランジスタＲＭ０のドレインにプログラム電圧ＶＰＲＧＭが印加される。更に、ソース側には消去動作のための消去電圧ＶＥＲが印加され、プログラム動作、読み出し動作時においてこのソース電圧ＶＥＲはグランドレベルになり、消去動作時においてこのソース電圧ＶＥＲは高いレベルに制御される。もう一つの冗長メモリ２２−１も上記と同様の構成である。
冗長メモリ２４に冗長情報を書き込むときは、選択信号Ｓ０，Ｓ１により冗長メモリトランジスタのゲートにプログラム電圧ＶＰＲＧＭを印加して、フローティングゲートまたはトラップゲートに電子を注入する。これにより冗長メモリトランジスタの閾値電圧が高くなる。
選択回路２４は、それぞれトランジスタ２４−０，２４−１からなり、それぞれのゲートには冗長デコーダ２６からの選択信号ＳＥＬ０、ＳＥＬ１が供給され、導通状態にされる。そして、センスアンプ・ラッチ回路２８は、冗長メモリに共通の負荷トランジスタ４０を有する。
冗長メモリの読み出し動作では、アドレスが確定した時点でイコライズ信号ＥＱに応答して冗長デコーダ２６が選択信号ＳＥＬ０．ＳＥＬ１を供給し、選択回路２４のいずれかのトランジスタを導通状態にする。この時、各冗長メモリトランジスタのゲートには、ブーストされた読み出し電圧ＶＲＧが供給されている。従って、冗長メモリトランジスタＲＭ０，ＲＭ１の閾値状態に応じてドレイン電流が発生し、電圧比較回路４１がそのドレイン電圧とレファレンス電圧ＲＥＦとを比較し、その検出した冗長データをラッチ回路４２がラッチする。
従って、この冗長メモリトランジスタＲＭ０，ＲＭ１には、選択回路２４で選択されたトランジスタにのみドレイン電流が発生して読み出し駆動され、全ての冗長メモリトランジスタにドレイン電流が発生することはなく、低消費電力化されている。しかも、選択回路２４は、アドレスが確定した時点で選択動作を行うので、冗長メモリに供給される読み出し電圧ＶＲＧは、アドレス確定時において確実に昇圧されたレベルにされている必要がある。
図３は、アドレス変化に伴うブースタ回路の問題点を説明するタイミングチャート図である。図１で説明したとおり、ＡＴＤ生成回路３２はアドレスが変化するとアドレス変化検出信号ＡＴＤをＨレベルにし、アドレス変化後所定の時間Ｔ０経過するまでそのＨレベル状態を維持する。そして、所定時間Ｔ０経過した時点でアドレス確定とみなし、ＡＴＤ生成回路３２はアドレス変化検出信号ＡＴＤをＬレベルにする。それに応答して、イコライズ信号ＥＱがＨレベルに変化する。
この動作で問題となるのは、アドレスが所定期間Ｔ０経過する前に再度変化した場合である。このアドレスの再度の変化に応答して、アドレス変化検出信号ＡＴＤのＨレベル期間は延びて、アドレスが確定するタイミングが遅れることになる。しかし、ブースタ回路がアドレス変化検出信号ＡＴＤのＨレベルに応答して昇圧動作を行って、ブースタ出力ＢＯＯＳＴと読み出し電圧ＶＲＧが昇圧されても（図中Ｂ１）、その昇圧状態は短時間でなくなり、リセット期間ＲＳＴを経て再度昇圧動作を行う必要がある。このリセット期間ＲＳＴを経て再度昇圧された場合（図中Ｂ２）、メモリコアの動作開始を制御するイコライズ信号ＥＱのＨレベルのタイミングに間に合わないケースが発生する。
このようなブースタ回路の問題は、ブースタ回路が１回の昇圧動作しか行わないことによるが、アクセスされるたびに冗長メモリが読み出されるので、そのための読み出し電圧を生成するブースタ回路はできるだけ簡単な回路構成であることが好ましく、長い時間にわたり昇圧された読み出し電圧のレベルを維持する回路構成は消費電力の観点から採用することは好ましくない。
図４は、本実施の形態におけるブースタ回路の具体例を示す図である。ブースタ回路３６は、第１のブースタ回路６０と第２のブースタ回路７０とを有する。第１のブースタ回路６０は、第１のブースタ駆動信号ＡＴＤ１がＨレベルになるときに昇圧動作を行い、Ｌレベルになるときリセット動作を行う。同様に、第２のブースタ回路７０は、第２のブースタ駆動信号ＡＴＤ２がＨレベルになるときに昇圧動作を行い、Ｌレベルになるときリセット動作を行う。第１及び第２のブースタ駆動信号ＡＴＤ１，２は、交互に生成されるので、第１及び第２のブースタ回路６０，７０は交互に昇圧動作とリセット動作を繰り返す。
レベルシフト回路６１、７１は、第１及び第２のブースタ駆動信号ＡＴＤ１，ＡＴＤ２のＨレベルに応答して、制御信号Ｓ６１，Ｓ７１をＬレベルにし、Ｐチャネルトランジスタ６２，６３及び７２，７３を導通し、第１及び第２のブースタ回路６０，７０が昇圧したブースト信号ＢＯＯＳＴ１，２を読み出し電圧ＶＲＧとして出力する。つまり、第１及び第２のブースタ駆動信号ＡＴＤ１，２の電源レベルＶｃｃが昇圧レベルにレベルシフトされる。
このブースタ回路３６により生成された読み出し電圧ＶＲＧは、複数の冗長メモリ２２に供給され、冗長デコーダ２６により生成された選択信号ＳＥＬ０−ＳＥＬｎに対応する冗長メモリトランジスタＲＭ０−ＲＭｎがセンスアンプ２８Ａに接続され、データ読み出し動作が行われる。
図５は、ブースタ回路の動作を示すタイミングチャート図である。時刻ｔ１でアドレス変化が発生すると、ＡＴＤ生成回路３２がアドレス変化検出信号ＡＴＤをＨレベルにする。このアドレス変化に応答して検出パルスＡＴＤｘが生成され、第１のブースタ駆動信号ＡＴＤ１がＨレベルになる。それに応答して、第１のブースタ回路６０が昇圧動作を開始し、選択信号Ｓ６１がＬレベルになり、昇圧されたブースト電圧ＢＯＯＳＴ１が読み出し電圧ＶＲＧとして冗長メモリ２２に供給される。
更に、最初のアドレス変化からアドレス確定に必要な所定時間Ｔ０以内の時刻ｔ２で再度アドレス変化が発生すると、アドレス変化検出信号ＡＴＤのＨレベルは維持され、検出パルスＡＴＤｘに応答して第２のブースタ駆動信号ＡＴＤ２がＨレベルになる。それに応答して、第２のブースタ回路７０が昇圧動作を開始し、選択信号Ｓ７１がＬレベルになり、昇圧されたブースト電圧ＢＯＯＳＴ２が読み出し電圧ＶＲＧに加えられ、読み出し電圧ＶＲＧは昇圧レベルを維持する。この時、第１のブースタ回路６０はリセット動作され、次の昇圧動作に備える。
２番目のアドレス変化から所定時間Ｔ０経過すると、アドレス確定となり、アドレス変化検出信号ＡＴＤはＬレベルになり、イコライズ信号ＥＱがＨレベルになり、デコーダがデコード信号を確定し、メモリコアが動作を開始する。このタイミングで読み出し電圧ＶＲＧは昇圧レベルにされているので、複数の冗長メモリ２２のうちアドレス確定により選択された一部の冗長メモリトランジスタが読み出し動作を行い、センスアンプ２８Ａで検出され、ラッチ回路２８Ｂにラッチされる。従って、アドレス確定時に必要な冗長メモリのみ読み出し動作を行うことができ、更に、センスアンプ回路とラッチ回路を全ての冗長メモリに対して設ける必要はない。
図６は、第１のブースタ回路の構成と動作を示す図である。第２のブースタ回路の構成と動作も同じである。第１のブースタ回路６０は、第１のブースタ駆動信号ＡＴＤ１を入力して制御信号１Ｂ、２Ｂを生成する制御信号生成部６０Ａと、インバータ６５，６６と、インバータ６７と、Ｐチャネルトランジスタ６８と、キャパシタ６９とを有する。図６（Ｂ）のタイミングチャートに示されるとおり、第１のブースタ駆動信号ＡＴＤ１のＨレベルに応答して、第１の制御信号１ＢがＬレベルになり、インバータ６７がトランジスタ６８を介して出力ＢＯＯＳＴ１を電源電圧Ｖｃｃ−Ｖｔｈまで上昇させる。そして、その直後に第２の制御信号２ＢがＬレベルになり、インバータ６５，６７のトランジスタ６５を介してキャパシタ６９の電極が電源電圧Ｖｃｃまで駆動される。それにより、キャパシタ６９のカップリング動作により出力ＢＯＯＳＴ１が電源電圧Ｖｃｃよりも高い昇圧レベルＶｐｐまで上昇する。そして、第１のブースタ駆動信号ＡＴＤ１のＬレベルに応答して、第１、第２の制御信号１Ｂ，２ＢがＨレベルになり、第１のブースタ回路がリセットされる。つまり、リセット動作では、トランジスタ６６を介してキャパシタ６９の一方の電極がグランドレベルに引き下げられ、一方、キャパシタの反対電極である出力ＢＯＯＳＴ１がインバータ６７によりグランドレベルに維持される。このように、このリセット動作には所定の時間を要する。
図７は、ブースタ駆動信号生成回路及び動作タイミングチャートを示す図である。図７（Ａ）に示されるとおり、ブースタ駆動信号生成回路３４は、アドレス変化検出信号ＡＴＤと検出パルスＡＴＤｘから、アドレスが変化するたびに第１、第２のブースタ駆動信号ＡＴＤ１，ＡＴＤ２を交互にＨレベルにする。ブースタ駆動信号生成回路３４は、前段と後段の回路からなり、前段は、トランスファゲート８０と、Ｐチャネルトランジスタ８２と、インバータ８４，８５によるラッチ回路で構成され、後段は、トランスファーゲート８１と、Ｐチャネルトランジスタ８３と、インバータ８７，８８によるラッチ回路で構成され、前段と後段はインバータ８６を介して接続されている。
図７（Ｂ）のタイミングチャートに従って動作を説明すると、時刻ｔ１前においてアドレス変化検出信号ＡＴＤがＬレベルにあり、ノードＮ８２，Ｎ８３が共にＨレベルにあり、その結果、両駆動信号ＡＴＤ１，ＡＴＤ２はＬレベルになっている。時刻ｔ１でアドレス変化が発生すると、アドレス変化検出信号ＡＴＤがＨレベルになり、トランジスタ８２，８３は非導通状態になり、２つのトラスファーゲート８０，８１により、前段と後段とが交互に駆動信号ＡＴＤ１，ＡＴＤ２を生成する。
時刻ｔ１のアドレス変化で、トランスファーゲート８０が短時間導通して信号ＡＴＤ１のＬレベルに応答してノードＮ８２がＬレベルになり、トランスファーゲート８０が閉じた時にラッチ回路８４，８５が反転して、第１のブースタ駆動信号ＡＴＤ１がＨレベルになる。この時、トランスファーゲート８１も短時間導通するが、インバータ８６の出力が未だＨレベルであり第２のブースタ駆動信号ＡＴＤ２は変化しない。但し、第１のブースタ駆動信号ＡＴＤ１がＨレベルになることによりインバータ８６の出力はＬレベルになる。
次に、時刻ｔ２でアドレスが変化すると、トランスファーゲート８１が短い間導通して、ノードＮ８３がＬレベルになり、トランスファーゲート８１が閉じた時にラッチ回路８７，８８を反転し、第２のブースタ駆動信号ＡＴＤ２がＨレベルになる。同時に、トランスファーゲート８０が導通して、ノードＮ８２がＨレベルにされ、第１のブースタ駆動信号ＡＴＤ１はＬレベルにされる。
以上の動作が繰り返されることにより、アドレス変化が発生するたびに、第１、第２のブースタ駆動信号ＡＴＤ１，ＡＴＤ２が交互にＨレベルになる。この動作は、アドレス変化検出信号ＡＴＤがＨレベルに間継続する。つまり、アドレスが確定するまで、第１及び第２のブースタ駆動信号ＡＴＤ１，ＡＴＤ２が交互に生成され、ブースタ回路３６が昇圧された読み出し電圧ＶＲＧをイコライズ信号ＥＱに遅れることなく生成する。従って、アドレスが連続して変化しても最終的にアドレスが確定するタイミングで冗長メモリの一部のメモリが読み出し動作を行うことができる。
上記の実施の形態では、第１及び第２のブースタ回路が交互に昇圧動作とリセット動作を行っている。本発明はそれに限定されず、ブースタ回路が３個以上のブースタ回路を有していても良い。その場合は、各ブースタ回路は、アドレス変化に応答して昇圧動作を開始し、一定期間昇圧した後リセット状態に戻る。但し、複数のブースタ回路は、連続するアドレス変化に応答して順次昇圧動作を開始する。そして、連続するアドレス変化の最初のアドレス変化後、複数のブースタ回路が昇圧動作を順次行い、最後のアドレス変化後にアドレス確定タイミングでは、最後に昇圧動作したブースタ回路からの昇圧電圧が読み出し電圧として利用される。このようにすることで、常にアドレス変化に応答して昇圧電圧を生成することができ、後続するアドレス変化に応答して次々に昇圧電圧を生成することで、どのタイミングでアドレスが確定しても昇圧された読み出し電圧を供給することが可能になる。
以上のとおり、本実施の形態によれば、アドレス確定のタイミングで冗長メモリの一部のメモリを読み出し動作させて、冗長情報を読み出すことができ、省電力化と小回路規模化を図ることができる。

産業上の利用の可能性

以上、本発明によれば、冗長メモリの読み出し回路を小規模にすることができ、確定したアドレスに対する冗長メモリを適切に読み出すことができる半導体メモリを提供する。

Claims (9)

1. 通常セルと冗長セルとを有する半導体メモリにおいて、
   前記冗長セルに関する冗長情報を記憶する複数の冗長メモリと、
   前記複数の冗長メモリのうち、アドレスに応じて一部の冗長メモリを選択して読み出し動作させる冗長メモリ選択回路と、
   当該選択された冗長メモリから読み出された冗長情報を保持する冗長情報保持回路と、
   連続するアドレス変化のそれぞれに応答して、交互に昇圧動作とリセット動作とを繰り返すことにより前記冗長メモリの読み出し電圧を生成する第１及び第２のブースタ回路とを有し、
   前記冗長メモリ選択回路は、前記連続するアドレス変化における最後のアドレス変化後一定時間経過した時点で、前記第１及び第２のブースタ回路のうち、前記一定時間が経過した時点で昇圧動作が行われているブースタ回路により生成された読み出し電圧により、選択動作を行うことを特徴とする半導体メモリ。
2. 請求項１において、
   前記最後のアドレス変化から前記一定時間が変化した時点は、アドレス確定のタイミングであることを特徴とする半導体メモリ。
3. 請求項２において、
   前記アドレス確定のタイミングでメモリの動作開始信号が生成されることを特徴とする半導体メモリ。
4. 請求項３において、
   前記動作開始信号に応答して、前記冗長メモリ選択回路が選択動作を行うことを特徴とする半導体メモリ。
5. 請求項１において、
   前記読み出された冗長情報に基づいて、通常セルまたは冗長セルのいずれかが選択されることを特徴とする半導体メモリ。
6. 請求項１において、
   前記第１のブースタ回路が昇圧動作を行う間、前記第２のブースタ回路がリセット動作を行い、前記第１のブースタ回路がリセット動作を行う間、前記第２のブースタ回路が昇圧動作を行うことを特徴とする半導体メモリ。
7. 請求項１において、
   連続するアドレス変化に対して最初のアドレス変化に応答して、アドレス変化検出信号が生成され、当該アドレス変化検出信号が活性状態の間、前記第１及び第２のブースタ回路が動作状態になり、更に、連続するアドレス変化のそれぞれに応答して第１及び第２のブースタ駆動信号が交互に生成され、当該第１及び第２のブースタ駆動信号に応答して、前記第１及び第２のブースタ回路が昇圧動作を行うことを特徴とする半導体メモリ。
8. 通常セルと冗長セルとを有する半導体メモリにおいて、
   前記冗長セルに関する冗長情報を複数の冗長メモリに記憶するステップと、
   アドレスに応じて、前記複数の冗長メモリのうち一部の冗長メモリを選択して読み出し動作させるステップと、
   当該選択された冗長メモリから読み出された冗長情報を保持するステップと、
   連続するアドレス変化のそれぞれに応答して、第１及び第２のブースタ回路が交互に昇圧動作とリセット動作とを繰り返すことにより前記冗長メモリの読み出し電圧を生成するステップと、
   前記連続するアドレス変化における最後のアドレス変化後一定時間経過した時点で、前記第１及び第２のブースタ回路のうち、前記一定時間が経過した時点で昇圧動作が行われているブースタ回路により生成された読み出し電圧により、選択動作を行うステップと、
   を有することを特徴とする半導体メモリの制御方法。
9. 請求項８において、
   前記最後のアドレス変化から前記一定時間が変化した時点は、アドレス確定のタイミングであることを特徴とする半導体メモリの制御方法。

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