JP2000137993A - 不揮発性集積回路メモリ装置とその駆動方法 - Google Patents
不揮発性集積回路メモリ装置とその駆動方法Info
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- G11C16/08—Address circuits; Decoders; Word-line control circuits
Abstract
(57)【要約】 （修正有）
【課題】 集積回路メモリ装置の改善とその駆動方法の
提供。 【解決手段】 メモリセルアレイは、行と列とに配列の
不揮発性メモリセルアレイ１００と、電源供給電圧より
高い昇圧電圧を提供の電圧昇圧回路１２０と、プログラ
ム／消去検証期間を告知の第１信号と、行アドレス変化
の切迫を知らせる第２信号を発生の制御回路１２４と、
第１，２信号に応じて昇圧電圧と電源供給電圧のうちの
１つを選択的に出力する電圧スイッチング回路１２２
と、各々が対応する不揮発性メモリセルに接続の複数の
ワードライン（Ｗ、Ｌ）と、回路１２２とＷ、Ｌとの間
に接続され、昇圧電圧と電源供給電圧のうちの１つで
Ｗ、Ｌを順次駆動する複数のＷ、Ｌドライバ１１４と、
行アドレスに応じて該ドライバ１４４中の１つを選択す
る行デコーダ１１２を含み、第２信号は、選択された行
の最後のセルの検証完了時で行アドレスが変わる時点ま
での時間間隔の間活性化される。
提供。 【解決手段】 メモリセルアレイは、行と列とに配列の
不揮発性メモリセルアレイ１００と、電源供給電圧より
高い昇圧電圧を提供の電圧昇圧回路１２０と、プログラ
ム／消去検証期間を告知の第１信号と、行アドレス変化
の切迫を知らせる第２信号を発生の制御回路１２４と、
第１，２信号に応じて昇圧電圧と電源供給電圧のうちの
１つを選択的に出力する電圧スイッチング回路１２２
と、各々が対応する不揮発性メモリセルに接続の複数の
ワードライン（Ｗ、Ｌ）と、回路１２２とＷ、Ｌとの間
に接続され、昇圧電圧と電源供給電圧のうちの１つで
Ｗ、Ｌを順次駆動する複数のＷ、Ｌドライバ１１４と、
行アドレスに応じて該ドライバ１４４中の１つを選択す
る行デコーダ１１２を含み、第２信号は、選択された行
の最後のセルの検証完了時で行アドレスが変わる時点ま
での時間間隔の間活性化される。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路メモリ装
置に係り、より詳しくは集積回路メモリ装置とその駆動
方法に関する。
置に係り、より詳しくは集積回路メモリ装置とその駆動
方法に関する。
【０００２】
【従来の技術】フラッシュＥＥＰＲＯＭのセルトランジ
スタは、一般に絶縁膜に囲まれ、シリコン基板上に形成
されたソースとドレインとの間に配列されたフローティ
ングゲートと、ワードラインに連結される制御ゲートと
を有する。このようなセルにおいて、セルがプログラム
されたとき、チャージキャリア（即ち、電子）が絶縁膜
を介してフローティングゲートに注入される。フラッシ
ュＥＥＰＲＯＭ装置の動作は、一般にプログラム、消
去、読出を含む３つモードに区分される。
スタは、一般に絶縁膜に囲まれ、シリコン基板上に形成
されたソースとドレインとの間に配列されたフローティ
ングゲートと、ワードラインに連結される制御ゲートと
を有する。このようなセルにおいて、セルがプログラム
されたとき、チャージキャリア（即ち、電子）が絶縁膜
を介してフローティングゲートに注入される。フラッシ
ュＥＥＰＲＯＭ装置の動作は、一般にプログラム、消
去、読出を含む３つモードに区分される。
【０００３】一般にフラッシュセルは、基板からフロー
ティングゲートに注入されたホット電子によってプログ
ラムされる。そのような効果を得るために、ソースとバ
ルクとを接地させ、セルからデータを読出するための読
出電圧（例えば、制御ゲートで４〜５Ｖ、ドレインで約
１Ｖ、ソースとバルクで０Ｖ）より高いプログラム電圧
（例えば、制御ゲートで約８〜１２Ｖ、ドレインで５〜
６Ｖ）をセルの制御ゲートとドレインに印加しなければ
ならない。
ティングゲートに注入されたホット電子によってプログ
ラムされる。そのような効果を得るために、ソースとバ
ルクとを接地させ、セルからデータを読出するための読
出電圧（例えば、制御ゲートで４〜５Ｖ、ドレインで約
１Ｖ、ソースとバルクで０Ｖ）より高いプログラム電圧
（例えば、制御ゲートで約８〜１２Ｖ、ドレインで５〜
６Ｖ）をセルの制御ゲートとドレインに印加しなければ
ならない。
【０００４】プログラムモードで、フローティングゲー
トにはホット電子が蓄積され、蓄積された電子は捕獲さ
れる。フローティングゲート上に多くの量の捕獲された
電子が蓄積されることによってセルトランジスタの有効
スレッショルド電圧（例えば、約６〜７Ｖ）が増加す
る。もしこの増加が十分に大きいと、セルトランジスタ
は、読出動作の間、ソース、ドレイン、制御ゲート及び
バルクに読出電圧が印加されるとき、非導電状態にとど
まる。このプログラム状態では、セルは論理“０”（オ
フ セル）を格納しているということができる。そのよ
うなセルのプログラム状態は、電源供給が中断されても
そのままに維持される。
トにはホット電子が蓄積され、蓄積された電子は捕獲さ
れる。フローティングゲート上に多くの量の捕獲された
電子が蓄積されることによってセルトランジスタの有効
スレッショルド電圧（例えば、約６〜７Ｖ）が増加す
る。もしこの増加が十分に大きいと、セルトランジスタ
は、読出動作の間、ソース、ドレイン、制御ゲート及び
バルクに読出電圧が印加されるとき、非導電状態にとど
まる。このプログラム状態では、セルは論理“０”（オ
フ セル）を格納しているということができる。そのよ
うなセルのプログラム状態は、電源供給が中断されても
そのままに維持される。
【０００５】フラッシュセルトランジスタの消去は、セ
ルのフローティングゲートに蓄積された電荷除去を含
む。例えば、フラッシュメモリセルの消去は、セルのソ
ース／ドレインをフローティングさせながら、制御ゲー
トに負の高電圧（例えば、約−１０Ｖ）を、バルクに正
の電圧（例えば、５〜６Ｖ）を印加することによって実
施することができる。これにより、フローティングゲー
トとバルクとの間の薄い絶縁膜を介してコールド電子ト
ンネリング（即ち、フォウラ−ノルドハイム トンネリ
ング）が発生し、その結果セルトランジスタのスレッシ
ョルド電圧が減少する（例えば、１〜３Ｖ）。消去電圧
は、最大受入可能スレッショルド電圧以下にセルが消去
されるまでセルに印加される。従って、消去されたフラ
ッシュセルは、導電状態となる。この場合、セルは、論
理“１”（オン セル）を格納しているということがで
きる。従ってビットライン電流を感知することによって
セルのプログラム／消去状態（即ち、１又は０）を決定
することができる。
ルのフローティングゲートに蓄積された電荷除去を含
む。例えば、フラッシュメモリセルの消去は、セルのソ
ース／ドレインをフローティングさせながら、制御ゲー
トに負の高電圧（例えば、約−１０Ｖ）を、バルクに正
の電圧（例えば、５〜６Ｖ）を印加することによって実
施することができる。これにより、フローティングゲー
トとバルクとの間の薄い絶縁膜を介してコールド電子ト
ンネリング（即ち、フォウラ−ノルドハイム トンネリ
ング）が発生し、その結果セルトランジスタのスレッシ
ョルド電圧が減少する（例えば、１〜３Ｖ）。消去電圧
は、最大受入可能スレッショルド電圧以下にセルが消去
されるまでセルに印加される。従って、消去されたフラ
ッシュセルは、導電状態となる。この場合、セルは、論
理“１”（オン セル）を格納しているということがで
きる。従ってビットライン電流を感知することによって
セルのプログラム／消去状態（即ち、１又は０）を決定
することができる。
【０００６】従来の高密度フラッシュメモリ装置の大部
分は、チップ大きさを減らすためにセグメントセルアレ
イ構造を採用している。セグメントアレイ構造におい
て、バルクとセルとは、多数のセクタに分割され、同一
セクタ内のセルのソースは、対応するバルクセクタに共
通に結合される。このような構造では、セクタ（例え
ば、１６Ｋ、又は６４Ｋバイト容量）内の全てのセルが
同時に消去される。
分は、チップ大きさを減らすためにセグメントセルアレ
イ構造を採用している。セグメントアレイ構造におい
て、バルクとセルとは、多数のセクタに分割され、同一
セクタ内のセルのソースは、対応するバルクセクタに共
通に結合される。このような構造では、セクタ（例え
ば、１６Ｋ、又は６４Ｋバイト容量）内の全てのセルが
同時に消去される。
【０００７】このようなセクタ消去動作において、プロ
グラムされたスレッショルド電圧、製造条件、使用総
数、温度等の不均一性のために、セクタ内の１つ、又は
それより多くのセルが最小受入可能スレッショルド電圧
以下に消去される。これは多すぎる電荷がセルのフロー
ティングゲートから除去されるためで、セルをディプレ
ッション（空乏）状態にする。最小スレッショルド電圧
以下に消去されたセルは、一般に“過消去”と称され
る。過消去されたセルによって関連するビットライン上
に漏洩電流が誘導され、同一のビットライン上の他のセ
ルを読出するとき、エラーを発生させる。この問題を解
決するための１つの方法は、過消去されたセルを修復す
ることである。過消去されたセルの修復方法として過消
去検証と低電圧レベルでのプログラミングとを利用した
反復処理が知られている。
グラムされたスレッショルド電圧、製造条件、使用総
数、温度等の不均一性のために、セクタ内の１つ、又は
それより多くのセルが最小受入可能スレッショルド電圧
以下に消去される。これは多すぎる電荷がセルのフロー
ティングゲートから除去されるためで、セルをディプレ
ッション（空乏）状態にする。最小スレッショルド電圧
以下に消去されたセルは、一般に“過消去”と称され
る。過消去されたセルによって関連するビットライン上
に漏洩電流が誘導され、同一のビットライン上の他のセ
ルを読出するとき、エラーを発生させる。この問題を解
決するための１つの方法は、過消去されたセルを修復す
ることである。過消去されたセルの修復方法として過消
去検証と低電圧レベルでのプログラミングとを利用した
反復処理が知られている。
【０００８】一般に、フラッシュＥＥＰＲＯＭ装置のセ
クタ消去動作は、次のように実施される。まず、セクタ
内の全てのセルは、それらのスレッショルド電圧分布を
狭めるように順次プログラムされる（これを“第１プロ
グラミング”という）。ついで、セクタの全てのセル
が、同時に消去される（これを“メイン消去”とい
う）。その後、過消去されたセルの有無を決定するた
め、ワードラインの行を選択し、選択された行のセルを
ビットラインの列に沿って１つずつ検査することによっ
て修復動作が開始される。このような手順を一般に過消
去検証と呼んでいる。検証動作を実施することによっ
て、セルが一番低いスレッショルド電圧で予想される電
流より多くの電流を伝導するとき、このセルは、過消去
されたとして判別される。一度過消去されたと判別され
ると、低レベル修復電圧（例えば、制御ゲートへ２〜５
Ｖ、ドレインへ６〜９Ｖ、そしてソース及びバルクへ０
Ｖ）を用いてそのセルはプログラムされる（これを第２
プログラミングという）される。他の行上にその他のセ
ルの修復も同様の方法で実施される。
クタ消去動作は、次のように実施される。まず、セクタ
内の全てのセルは、それらのスレッショルド電圧分布を
狭めるように順次プログラムされる（これを“第１プロ
グラミング”という）。ついで、セクタの全てのセル
が、同時に消去される（これを“メイン消去”とい
う）。その後、過消去されたセルの有無を決定するた
め、ワードラインの行を選択し、選択された行のセルを
ビットラインの列に沿って１つずつ検査することによっ
て修復動作が開始される。このような手順を一般に過消
去検証と呼んでいる。検証動作を実施することによっ
て、セルが一番低いスレッショルド電圧で予想される電
流より多くの電流を伝導するとき、このセルは、過消去
されたとして判別される。一度過消去されたと判別され
ると、低レベル修復電圧（例えば、制御ゲートへ２〜５
Ｖ、ドレインへ６〜９Ｖ、そしてソース及びバルクへ０
Ｖ）を用いてそのセルはプログラムされる（これを第２
プログラミングという）される。他の行上にその他のセ
ルの修復も同様の方法で実施される。
【０００９】このようなプログラム動作では、フラッシ
ュセルのプログラムされたスレッショルド電圧がプログ
ラム検証アルゴリズムによってチェックされる。一般
に、プログラム検証は、一連の折り込みプログラムと読
出し動作とを含む。このような検証動作において、セル
が必要とするスレッショルド電圧を有するかの可否を決
定するために、プログラム検証電圧（例えば、約６Ｖ）
を選択されたワードラインに印加することによってセル
のフローティングゲート内に貯蔵された電荷量を検出す
る。セルが目標スレッショルド電圧でプログラムされる
と（プログラム成功という）、セルがさらにプログラミ
ングされることが禁止され、次のセルのプログラムが始
まる。しかし、セルが“プログラム失敗”と検証される
と、セルは与えられたプログラミング動作回数範囲内で
再プログラムされる。
ュセルのプログラムされたスレッショルド電圧がプログ
ラム検証アルゴリズムによってチェックされる。一般
に、プログラム検証は、一連の折り込みプログラムと読
出し動作とを含む。このような検証動作において、セル
が必要とするスレッショルド電圧を有するかの可否を決
定するために、プログラム検証電圧（例えば、約６Ｖ）
を選択されたワードラインに印加することによってセル
のフローティングゲート内に貯蔵された電荷量を検出す
る。セルが目標スレッショルド電圧でプログラムされる
と（プログラム成功という）、セルがさらにプログラミ
ングされることが禁止され、次のセルのプログラムが始
まる。しかし、セルが“プログラム失敗”と検証される
と、セルは与えられたプログラミング動作回数範囲内で
再プログラムされる。
【００１０】上述の第２プログラミング動作では、セル
がプログラム失敗と検証されると、セルに対するメイン
消去動作と第２プログラミング動作とが再び実施され
る。過消去されたセルを修正するための技術の一例が米
国特許５、２３７、５３５に“フラッシュメモリの過消
去セルの修復方法”という題目で記載されている。
がプログラム失敗と検証されると、セルに対するメイン
消去動作と第２プログラミング動作とが再び実施され
る。過消去されたセルを修正するための技術の一例が米
国特許５、２３７、５３５に“フラッシュメモリの過消
去セルの修復方法”という題目で記載されている。
【００１１】図１は、従来のフラッシュＥＥＰＲＯＭ装
置を示す。フラッシュメモリ装置は、不揮発性ＥＥＰＲ
ＯＭセルアレイ１０、行デコーダ１２、ワードライン駆
動回路１４、列デコーダ１６、列選択回路１８、電圧昇
圧回路２０、電圧スイッチング回路２２、プログラム／
消去制御回路２４を含む。
置を示す。フラッシュメモリ装置は、不揮発性ＥＥＰＲ
ＯＭセルアレイ１０、行デコーダ１２、ワードライン駆
動回路１４、列デコーダ１６、列選択回路１８、電圧昇
圧回路２０、電圧スイッチング回路２２、プログラム／
消去制御回路２４を含む。
【００１２】電圧昇圧回路２０は、電源電圧（例えば、
２．７〜３．６Ｖ）を利用して昇圧された電圧（例え
ば、６〜７Ｖ）を発生させる。プログラム／消去制御回
路２４は、メモリ装置のプログラム及び消去検証モード
でプログラム検証及び過消去検証動作のために活性化さ
れる検証イネーブル信号（ＶＥＲ−ＥＮ）を発生させ
る。電圧スイッチング回路２２は、検証イネーブル信号
ＶＥＲ−ＥＮに応じて電源供給電圧ＶＣＣと昇圧された
電圧ＶＰＰとのうち、いずれか１つをワードライン駆動
回路１４に供給する。図１に示すように、行デコーダ１
２とメモリセルアレイ１０との間に位置するワードライ
ン駆動回路１４は、各々のワードラインＷＬ１〜ＷＬｍ
に対応する複数のワードラインドライバＷＤ１〜ＷＤｍ
で構成される。
２．７〜３．６Ｖ）を利用して昇圧された電圧（例え
ば、６〜７Ｖ）を発生させる。プログラム／消去制御回
路２４は、メモリ装置のプログラム及び消去検証モード
でプログラム検証及び過消去検証動作のために活性化さ
れる検証イネーブル信号（ＶＥＲ−ＥＮ）を発生させ
る。電圧スイッチング回路２２は、検証イネーブル信号
ＶＥＲ−ＥＮに応じて電源供給電圧ＶＣＣと昇圧された
電圧ＶＰＰとのうち、いずれか１つをワードライン駆動
回路１４に供給する。図１に示すように、行デコーダ１
２とメモリセルアレイ１０との間に位置するワードライ
ン駆動回路１４は、各々のワードラインＷＬ１〜ＷＬｍ
に対応する複数のワードラインドライバＷＤ１〜ＷＤｍ
で構成される。
【００１３】図２は、図１に示したワードラインドライ
バＷＤ１〜ＷＤｍの詳細な回路構成を示している。図に
示すように、各ワードラインドライバＷＤｉ（ｉ＝１、
２、…、又はｍ）は２つのＰ−チャンネルＭＯＳ（ＰＭ
ＯＳ）トランジスタ３０、３２、２つのＮ−チャンネル
ＭＯＳ（ＮＭＯＳ）トランジスタ３４、３６、そしてイ
ンバータ３８で構成されるレベルシフタを含む。ワード
ラインドライバ（又はレベルシフタ）ＷＤｉは、セルア
レイ１０内のメモリセルトランジスタＣｉ１〜Ｃｉｍの
制御ゲートが共通に連結された対応するワードラインＷ
Ｌｉに結合される。ワードラインドライバＷＤｉは、一
般的なＭＯＳ電圧信号よりさらに高い電圧信号を供給す
るために設けられている。
バＷＤ１〜ＷＤｍの詳細な回路構成を示している。図に
示すように、各ワードラインドライバＷＤｉ（ｉ＝１、
２、…、又はｍ）は２つのＰ−チャンネルＭＯＳ（ＰＭ
ＯＳ）トランジスタ３０、３２、２つのＮ−チャンネル
ＭＯＳ（ＮＭＯＳ）トランジスタ３４、３６、そしてイ
ンバータ３８で構成されるレベルシフタを含む。ワード
ラインドライバ（又はレベルシフタ）ＷＤｉは、セルア
レイ１０内のメモリセルトランジスタＣｉ１〜Ｃｉｍの
制御ゲートが共通に連結された対応するワードラインＷ
Ｌｉに結合される。ワードラインドライバＷＤｉは、一
般的なＭＯＳ電圧信号よりさらに高い電圧信号を供給す
るために設けられている。
【００１４】電圧スイッチング回路２２は、データ読出
モードでは電源電圧ＶｃｃをワードラインドライバＷＤ
ｉに供給し、プログラム及び消去モードでは昇圧された
電圧ＶｐｐをワードラインドライバＷＤｉに供給する。
ワードラインＷＬｉの行に対応するワードライン駆動回
路ＷＤｉ（ｉ＝１、２、…、又はｍ）が行アドレス信号
Ｘ＿ＡＤＤをデコーディングするＮＡＮＤゲート２８を
含む行デコーダ１２によって選択されるとき、ワードラ
イン駆動回路ＷＤｉはデータ書き込みモードではワード
ラインＷＬｉをＶｃｃに設定し、プログラム、又は消去
モードではＶｐｐに設定する。従って、行のメモリセル
トランジスタＣｉ１〜Ｃｉｎ（ｉ＝１、２、…、又は
ｍ）の制御ゲートはデータ読出モードで電源電圧Ｖｃｃ
が供給され、プログラム及び消去モードで昇圧電圧が供
給される。
モードでは電源電圧ＶｃｃをワードラインドライバＷＤ
ｉに供給し、プログラム及び消去モードでは昇圧された
電圧ＶｐｐをワードラインドライバＷＤｉに供給する。
ワードラインＷＬｉの行に対応するワードライン駆動回
路ＷＤｉ（ｉ＝１、２、…、又はｍ）が行アドレス信号
Ｘ＿ＡＤＤをデコーディングするＮＡＮＤゲート２８を
含む行デコーダ１２によって選択されるとき、ワードラ
イン駆動回路ＷＤｉはデータ書き込みモードではワード
ラインＷＬｉをＶｃｃに設定し、プログラム、又は消去
モードではＶｐｐに設定する。従って、行のメモリセル
トランジスタＣｉ１〜Ｃｉｎ（ｉ＝１、２、…、又は
ｍ）の制御ゲートはデータ読出モードで電源電圧Ｖｃｃ
が供給され、プログラム及び消去モードで昇圧電圧が供
給される。
【００１５】図３は、従来の不揮発性メモリ装置でのプ
ログラム及び消去モードでのタイミング図である。プロ
グラム／消去モードで、検証イネーブル信号ＶＥＲ−Ｅ
Ｎが非活性化され、ワードラインドライバＷＤ１〜ＷＤ
ｍが選択されない場合、各々のワードラインドライバＷ
Ｄｉ（ｉ＝１、２、…、又はｍ）において、インバータ
３８は、ノード４２を論理低レベル（０）に駆動する。
ＮＭＯＳトランジスタ３６は、導通し、ＮＭＯＳトラン
ジスタ３４は、非導通となる。従って、各ワードライン
ＷＬｉ（又はノード４６）は放電されて０Ｖ（即ち、接
地電圧）を維持する。これによってＰＭＯＳトランジス
タ３０が導通されるようになる。従って、ノード４４
は、電源供給電圧Ｖｃｃに充電される。
ログラム及び消去モードでのタイミング図である。プロ
グラム／消去モードで、検証イネーブル信号ＶＥＲ−Ｅ
Ｎが非活性化され、ワードラインドライバＷＤ１〜ＷＤ
ｍが選択されない場合、各々のワードラインドライバＷ
Ｄｉ（ｉ＝１、２、…、又はｍ）において、インバータ
３８は、ノード４２を論理低レベル（０）に駆動する。
ＮＭＯＳトランジスタ３６は、導通し、ＮＭＯＳトラン
ジスタ３４は、非導通となる。従って、各ワードライン
ＷＬｉ（又はノード４６）は放電されて０Ｖ（即ち、接
地電圧）を維持する。これによってＰＭＯＳトランジス
タ３０が導通されるようになる。従って、ノード４４
は、電源供給電圧Ｖｃｃに充電される。
【００１６】信号ＶＥＲ−ＥＮが活性化されると、プロ
グラム、又は消去検証動作が、ワードラインＷＬ１の第
１行の選択によって開始される。アドレス信号Ｘ＿Ａｄ
ｄに応じる行デコーダ１２によって、ワードラインドラ
イバＷＤ１が選択されると、ワードラインドライバＷＤ
１内のノード４０は、行デコーダ１２内のＮＡＮＤゲー
ト２８によって論理低レベルに駆動される。従ってイン
バータ３８は、ノード４２を論理高レベルに駆動してＮ
ＭＯＳトランジスタ３４が導通し、ＮＭＯＳトランジス
タ３６は、非導通となる。そのため、ノード４４が接地
電圧に放電されることによってＰＭＯＳトランジスタ３
２がターンオンされる。その結果、ワードラインＷＬ１
は、昇圧された電圧レベルＶｐｐに駆動される。
グラム、又は消去検証動作が、ワードラインＷＬ１の第
１行の選択によって開始される。アドレス信号Ｘ＿Ａｄ
ｄに応じる行デコーダ１２によって、ワードラインドラ
イバＷＤ１が選択されると、ワードラインドライバＷＤ
１内のノード４０は、行デコーダ１２内のＮＡＮＤゲー
ト２８によって論理低レベルに駆動される。従ってイン
バータ３８は、ノード４２を論理高レベルに駆動してＮ
ＭＯＳトランジスタ３４が導通し、ＮＭＯＳトランジス
タ３６は、非導通となる。そのため、ノード４４が接地
電圧に放電されることによってＰＭＯＳトランジスタ３
２がターンオンされる。その結果、ワードラインＷＬ１
は、昇圧された電圧レベルＶｐｐに駆動される。
【００１７】以後、ワードラインＷＬ１上の第１グルー
プのセルトランジスタ（Ｃｌ１、Ｃｌ２、…、Ｃｌｍ）
は列アドレスＹ＿Ａｄｄによって順次選択され、セルト
ランジスタ（Ｃｌ１、Ｃｌ２、…、Ｃｌｍ）の制御ゲー
トには、ワードラインＷＬ１を介して昇圧された電圧Ｖ
ｐｐが供給される。ｔ１とｔ２との間に第１及び第２セ
ルトランジスタＣｌ１、Ｃｌ２は、プログラム／消去検
証される。ｔ３の間には、行上の最後のセルトランジス
タＣｌｍのプログラム／消去検証が実施される。
プのセルトランジスタ（Ｃｌ１、Ｃｌ２、…、Ｃｌｍ）
は列アドレスＹ＿Ａｄｄによって順次選択され、セルト
ランジスタ（Ｃｌ１、Ｃｌ２、…、Ｃｌｍ）の制御ゲー
トには、ワードラインＷＬ１を介して昇圧された電圧Ｖ
ｐｐが供給される。ｔ１とｔ２との間に第１及び第２セ
ルトランジスタＣｌ１、Ｃｌ２は、プログラム／消去検
証される。ｔ３の間には、行上の最後のセルトランジス
タＣｌｍのプログラム／消去検証が実施される。
【００１８】最後のセルトランジスタＣｌｎの検証が完
了された後、行アドレスＸ＿Ａｄｄは、ワードラインＷ
Ｌ２の次の行を選択するために更新される。このとき、
ワードラインＷＬ２は、Ｖｐｐまで昇圧され、ワードラ
インＷ１は、０Ｖに放電される。続いて、ワードライン
ＷＬ２の行上の第２グループのセルトランジスタ（Ｃ２
１、Ｃ２２、…、Ｃ２ｎ）が、列アドレス信号Ｙ＿Ａｄ
ｄによって１つずつ選択される。他の行上の残っている
セルの検証も、同一の方法で実施される。
了された後、行アドレスＸ＿Ａｄｄは、ワードラインＷ
Ｌ２の次の行を選択するために更新される。このとき、
ワードラインＷＬ２は、Ｖｐｐまで昇圧され、ワードラ
インＷ１は、０Ｖに放電される。続いて、ワードライン
ＷＬ２の行上の第２グループのセルトランジスタ（Ｃ２
１、Ｃ２２、…、Ｃ２ｎ）が、列アドレス信号Ｙ＿Ａｄ
ｄによって１つずつ選択される。他の行上の残っている
セルの検証も、同一の方法で実施される。
【００１９】
【発明が解決しようとする課題】このような従来の不揮
発性メモリ装置が、１つのチップに集積されるとき、ワ
ードラインピッチＰＬ（即ち、隣接ワードラインとの間
の距離）は、各々のメモリセルトランジスタの大きさ、
行デコーダ１２内の各ＮＡＮＤゲート大きさ、そしてワ
ードラインドライバＷＤ１−ＷＤｍを構成する各素子の
大きさによって決定される。一般にワードラインドライ
バ（即ち、レベルシフタ）は、昇圧された電圧Ｖｐｐで
駆動されるので、ワードラインドライバに使用される各
素子の大きさは、行デコーダ１２内の各ＮＡＮＤゲート
や各メモリセルトランジスタの大きさよりも大きい。従
って、図１に示すように、ワードラインピッチＰＬは、
ワードラインドライバＷＤ１〜ＷＤｍを構成する各素子
の大きさによって決定される。
発性メモリ装置が、１つのチップに集積されるとき、ワ
ードラインピッチＰＬ（即ち、隣接ワードラインとの間
の距離）は、各々のメモリセルトランジスタの大きさ、
行デコーダ１２内の各ＮＡＮＤゲート大きさ、そしてワ
ードラインドライバＷＤ１−ＷＤｍを構成する各素子の
大きさによって決定される。一般にワードラインドライ
バ（即ち、レベルシフタ）は、昇圧された電圧Ｖｐｐで
駆動されるので、ワードラインドライバに使用される各
素子の大きさは、行デコーダ１２内の各ＮＡＮＤゲート
や各メモリセルトランジスタの大きさよりも大きい。従
って、図１に示すように、ワードラインピッチＰＬは、
ワードラインドライバＷＤ１〜ＷＤｍを構成する各素子
の大きさによって決定される。
【００２０】図２に示す従来のワードラインドライバに
おいて、ＮＭＯＳトランジスタ３４の大きさは、高電圧
Ｖｐｐを高速で、スムーズにスイッチングするために、
ＰＭＯＳトランジスタ３０の大きさより約５倍大きい。
電源供給電圧の減少にともなってその比率は、増加す
る。従って、不揮発性メモリ装置には多数のワードライ
ンとワードラインドライバとが使用されているので、不
揮発性メモリ装置の集積度は、ワードラインドライバと
それに使用されるトランジスタの大きさによって制限さ
れる。
おいて、ＮＭＯＳトランジスタ３４の大きさは、高電圧
Ｖｐｐを高速で、スムーズにスイッチングするために、
ＰＭＯＳトランジスタ３０の大きさより約５倍大きい。
電源供給電圧の減少にともなってその比率は、増加す
る。従って、不揮発性メモリ装置には多数のワードライ
ンとワードラインドライバとが使用されているので、不
揮発性メモリ装置の集積度は、ワードラインドライバと
それに使用されるトランジスタの大きさによって制限さ
れる。
【００２１】本発明の目的は、改善された集積回路メモ
リ装置とその改善された駆動方法を提供することにあ
る。本発明の他の目的は、高集積メモリ装置を提供する
ことである。
リ装置とその改善された駆動方法を提供することにあ
る。本発明の他の目的は、高集積メモリ装置を提供する
ことである。
【００２２】
【課題を解決するための手段】上述のような種々の目的
を達成するための本発明の特徴によると、メモリセルア
レイは、行と列とに配列された複数の不揮発性メモリセ
ルを有し、電圧昇圧回路は、電源供給電圧より高い昇圧
電圧を供給する。そして制御回路は、プログラム／消去
検証期間を知らせる第１信号と、行アドレス変化が切迫
していることを知らせる第２信号を発生する。電圧スイ
ッチング回路は、第１及び第２信号に応じて昇圧電圧と
電源供給電圧とのうち、いずれか１つを選択的に出力す
る。各々が対応する不揮発性メモリセルに接続された複
数のワードラインと、電圧スイッチング回路とワードラ
インとの間に接続され、昇圧電圧と電源供給電圧のう
ち、いずれか１つでワードラインを順次駆動する複数の
ワードラインドライバと、行アドレスに応じてワードラ
インドライバのうち、いずれか１つを選択する行デコー
ダを含み、第２信号は、選択された行の最後のセルの検
証が完了される時点で行アドレスが変わる時点までの時
間の間活性化され、電圧スイッチング回路は、第２信号
が活性化されるとき、ワードラインドライバに電源供給
電圧を提供する。
を達成するための本発明の特徴によると、メモリセルア
レイは、行と列とに配列された複数の不揮発性メモリセ
ルを有し、電圧昇圧回路は、電源供給電圧より高い昇圧
電圧を供給する。そして制御回路は、プログラム／消去
検証期間を知らせる第１信号と、行アドレス変化が切迫
していることを知らせる第２信号を発生する。電圧スイ
ッチング回路は、第１及び第２信号に応じて昇圧電圧と
電源供給電圧とのうち、いずれか１つを選択的に出力す
る。各々が対応する不揮発性メモリセルに接続された複
数のワードラインと、電圧スイッチング回路とワードラ
インとの間に接続され、昇圧電圧と電源供給電圧のう
ち、いずれか１つでワードラインを順次駆動する複数の
ワードラインドライバと、行アドレスに応じてワードラ
インドライバのうち、いずれか１つを選択する行デコー
ダを含み、第２信号は、選択された行の最後のセルの検
証が完了される時点で行アドレスが変わる時点までの時
間の間活性化され、電圧スイッチング回路は、第２信号
が活性化されるとき、ワードラインドライバに電源供給
電圧を提供する。
【００２３】本発明の他の特徴によると、ワードライン
の行とワードラインと交差するビットラインの列とに配
列される電気的にプログラム及び消去可能な不揮発性メ
モリセルを有する不揮発性メモリセルアレイを含む不揮
発性半導体メモリ装置から、ワードラインとビットライ
ンとが連続的に駆動されるメモリ装置のプログラム及び
消去モードの間に、ワードラインを駆動する方法におい
て、ワードラインのうち、選択されたワードラインに電
源電圧より高い昇圧電圧を供給する段階と、選択された
ワードラインに関連する最後のセルの検証が完了される
時点でワードラインのうち、他のワードラインが選択さ
れる時点までの時間の間、昇圧電圧より所定の低い電圧
（例えば、電源電圧）に選択されたワードラインを放電
する。
の行とワードラインと交差するビットラインの列とに配
列される電気的にプログラム及び消去可能な不揮発性メ
モリセルを有する不揮発性メモリセルアレイを含む不揮
発性半導体メモリ装置から、ワードラインとビットライ
ンとが連続的に駆動されるメモリ装置のプログラム及び
消去モードの間に、ワードラインを駆動する方法におい
て、ワードラインのうち、選択されたワードラインに電
源電圧より高い昇圧電圧を供給する段階と、選択された
ワードラインに関連する最後のセルの検証が完了される
時点でワードラインのうち、他のワードラインが選択さ
れる時点までの時間の間、昇圧電圧より所定の低い電圧
（例えば、電源電圧）に選択されたワードラインを放電
する。
【００２４】
【発明の実施の形態】図４には、本発明の実施形態によ
る集積回路メモリ装置が記載されている。具体的に、メ
モリ装置は、不揮発性メモリセルアレイ１００を含み、
アレイ１００は多数のＥＥＰＲＯＭメモリセルＣｌ１−
ｍｎを有する。周知のように、メモリセルは、複数のメ
モリセルの列と複数のメモリセルの行とを有する２次元
的なセルの配列に整列されている。図示のように、メモ
リセルのｍ行とｎ列とは、ｍ＊ｎのセルの配列として構
成される。メモリセルの各行は、各ワードラインＷＬ１
−ＷＬｍと電気的に結合され、メモリセルの各列は、各
ビットラインＢＬ１−ＢＬｎに電気的に結合される。列
選択回路１１８はデータＤＯＵＴがメモリセルから読出
されるように、そしてデータＤＩＮがメモリセルに書き
込まれるように構成される。列選択回路１１８は、列デ
コーダ１１６から列選択信号を受け入れる。列デコーダ
１１６は、列アドレスＹ＿Ａｄｄに応じて列選択信号を
発生する。
る集積回路メモリ装置が記載されている。具体的に、メ
モリ装置は、不揮発性メモリセルアレイ１００を含み、
アレイ１００は多数のＥＥＰＲＯＭメモリセルＣｌ１−
ｍｎを有する。周知のように、メモリセルは、複数のメ
モリセルの列と複数のメモリセルの行とを有する２次元
的なセルの配列に整列されている。図示のように、メモ
リセルのｍ行とｎ列とは、ｍ＊ｎのセルの配列として構
成される。メモリセルの各行は、各ワードラインＷＬ１
−ＷＬｍと電気的に結合され、メモリセルの各列は、各
ビットラインＢＬ１−ＢＬｎに電気的に結合される。列
選択回路１１８はデータＤＯＵＴがメモリセルから読出
されるように、そしてデータＤＩＮがメモリセルに書き
込まれるように構成される。列選択回路１１８は、列デ
コーダ１１６から列選択信号を受け入れる。列デコーダ
１１６は、列アドレスＹ＿Ａｄｄに応じて列選択信号を
発生する。
【００２５】ワードラインＷＬ１−ＷＬｍは、ワードラ
イン駆動回路１１４によって駆動され、駆動回路１１４
は、レベルシフタとして動作する多数ワードラインドラ
イバを含む。図示のように、ワードラインドライバ回路
１１４は、電圧供給制御回路１２２によって電源が供給
され、行デコーダ１１２から行選択信号を受け入れる。
電圧供給制御回路１２２は、電圧スイッチング回路とし
ても考えることができる。周知のように、行デコーダ１
１２は、行アドレスＸ＿Ａｄｄに応じて各々の行選択信
号を発生させる。電圧供給制御回路１２２は、昇圧され
た電圧Ｖｐｐと電源電圧Ｖｃｃとを入力する。ここで、
昇圧された電圧Ｖｐｐは、６−７Ｖ程度のレベルを有
し、電源供給電圧Ｖｃｃは、１．７−３．６程度のレベ
ルを有する。昇圧された電圧Ｖｐｐは、電源供給信号Ｖ
ｃｃを用いて従来の電圧昇圧回路１２０によって発生さ
せることができる。例示的な電圧昇圧回路が米国特許
５、７９６、２９３に「バックアップ昇圧容量を有する
電圧昇圧回路」という題目で詳細に掲載されており、本
明細書にこれを引用する。
イン駆動回路１１４によって駆動され、駆動回路１１４
は、レベルシフタとして動作する多数ワードラインドラ
イバを含む。図示のように、ワードラインドライバ回路
１１４は、電圧供給制御回路１２２によって電源が供給
され、行デコーダ１１２から行選択信号を受け入れる。
電圧供給制御回路１２２は、電圧スイッチング回路とし
ても考えることができる。周知のように、行デコーダ１
１２は、行アドレスＸ＿Ａｄｄに応じて各々の行選択信
号を発生させる。電圧供給制御回路１２２は、昇圧され
た電圧Ｖｐｐと電源電圧Ｖｃｃとを入力する。ここで、
昇圧された電圧Ｖｐｐは、６−７Ｖ程度のレベルを有
し、電源供給電圧Ｖｃｃは、１．７−３．６程度のレベ
ルを有する。昇圧された電圧Ｖｐｐは、電源供給信号Ｖ
ｃｃを用いて従来の電圧昇圧回路１２０によって発生さ
せることができる。例示的な電圧昇圧回路が米国特許
５、７９６、２９３に「バックアップ昇圧容量を有する
電圧昇圧回路」という題目で詳細に掲載されており、本
明細書にこれを引用する。
【００２６】図５を参照して、以下詳細に説明されるよ
うに、電圧供給制御回路１２２は、又検証イネーブル信
号ＶＥＲ−ＥＮとフラグ信号ＸＡ−ＣＨＧとに応答す
る。これらの信号は、プログラム／消去検証制御回路１
２４によって発生される。検証イネーブル信号ＶＥＲ−
ＥＮとフラグ信号ＸＡ−ＣＨＧの発生タイミングは、図
６により詳細に説明する。図５を参照すると、図４のワ
ードラインドライバ回路１１４及び電圧供給制御回路１
２２が記載されている。具体的に、ワードラインドライ
バ回路１１４は、多数のワードラインドライバＷＤ１−
ＷＤｍを含み、各々のワードラインドライバは、行デコ
ーダ１１２から各々行選択信号を受ける。例えば、第１
行のメモリセルのプログラム、又は消去動作の間、第１
ワードラインドライバは、入力ノード１４０にロジック
“０”の行選択信号を受ける。このロジック“０”の行
選択信号は、ＮＭＯＳプルダウントランジスタ１３６を
ターンオフさせ、ノード１４２がインバータ１３８によ
ってロジック“１”レベルに駆動されるとき、ＮＭＯＳ
プルダウントランジスタ１３４をターンオンさせる。Ｎ
ＭＯＳプルダウントランジスタ１３４がターンオンされ
るとき、ノード１４４は、ロジック“１”レベルからロ
ジック“０”レベル（例えば、Ｖｓｓ、ＧＮＤ＝０Ｖ）
になり、ＰＭＯＳプルアップトランジスタ１３２は、タ
ーンオンされる。ＰＭＯＳプルアップトランジスタ１３
２がターンオンされると、ワードラインドライバの出力
ノード１４６は、ロジック“１”レベルになる。電圧供
給制御回路１２２によって決定されるロジック“１”レ
ベルの大きさは、電源電圧Ｖｃｃの大きさや昇圧された
電圧供給信号Ｖｐｐの大きさと等しく、これは図６と関
連して以下詳細に説明される。
うに、電圧供給制御回路１２２は、又検証イネーブル信
号ＶＥＲ−ＥＮとフラグ信号ＸＡ−ＣＨＧとに応答す
る。これらの信号は、プログラム／消去検証制御回路１
２４によって発生される。検証イネーブル信号ＶＥＲ−
ＥＮとフラグ信号ＸＡ−ＣＨＧの発生タイミングは、図
６により詳細に説明する。図５を参照すると、図４のワ
ードラインドライバ回路１１４及び電圧供給制御回路１
２２が記載されている。具体的に、ワードラインドライ
バ回路１１４は、多数のワードラインドライバＷＤ１−
ＷＤｍを含み、各々のワードラインドライバは、行デコ
ーダ１１２から各々行選択信号を受ける。例えば、第１
行のメモリセルのプログラム、又は消去動作の間、第１
ワードラインドライバは、入力ノード１４０にロジック
“０”の行選択信号を受ける。このロジック“０”の行
選択信号は、ＮＭＯＳプルダウントランジスタ１３６を
ターンオフさせ、ノード１４２がインバータ１３８によ
ってロジック“１”レベルに駆動されるとき、ＮＭＯＳ
プルダウントランジスタ１３４をターンオンさせる。Ｎ
ＭＯＳプルダウントランジスタ１３４がターンオンされ
るとき、ノード１４４は、ロジック“１”レベルからロ
ジック“０”レベル（例えば、Ｖｓｓ、ＧＮＤ＝０Ｖ）
になり、ＰＭＯＳプルアップトランジスタ１３２は、タ
ーンオンされる。ＰＭＯＳプルアップトランジスタ１３
２がターンオンされると、ワードラインドライバの出力
ノード１４６は、ロジック“１”レベルになる。電圧供
給制御回路１２２によって決定されるロジック“１”レ
ベルの大きさは、電源電圧Ｖｃｃの大きさや昇圧された
電圧供給信号Ｖｐｐの大きさと等しく、これは図６と関
連して以下詳細に説明される。
【００２７】第１行のメモリセルのプログラム、又は消
去された状態を検証する動作が完了すると、行アドレス
Ｘ＿Ａｄｄは第２行のメモリセル（Ｃ２１−Ｃ２ｎ）を
指定するように変化する。このアドレス変化に基づい
て、第１ワードラインドライバＷＤ１は、入力ノード１
４０にロジック“１”の行選択信号を受ける。このロジ
ック“１”の行選択信号は、ＮＭＯＳプルダウントラン
ジスタ１３６をターンオンさせ、ノード１４２がインバ
ータ１３８によってロジック“０”レベルに駆動され、
ＮＭＯＳプルダウントランジスタ１３４をターンオフさ
せる。ＮＭＯＳプルダウントランジスタ１３６がターン
オンされると、出力ノード１４６は、ロジック“１”レ
ベル（Ｖｃｃと等しい）からロジック“０”レベル（例
えば、Ｖｓｓ、ＧＮＤ＝０Ｖ）になる。ＰＭＯＳプルア
ップトランジスタ１３０がターンオンされると、ワード
ラインドライバのノード１４４は、ロジック“１”レベ
ルになる。電圧供給制御回路１２２によって決定される
ロジック“１”レベルの大きさは、電源電圧Ｖｃｃの大
きさ、又は昇圧された電圧供給信号Ｖｐｐの大きさと等
しい。
去された状態を検証する動作が完了すると、行アドレス
Ｘ＿Ａｄｄは第２行のメモリセル（Ｃ２１−Ｃ２ｎ）を
指定するように変化する。このアドレス変化に基づい
て、第１ワードラインドライバＷＤ１は、入力ノード１
４０にロジック“１”の行選択信号を受ける。このロジ
ック“１”の行選択信号は、ＮＭＯＳプルダウントラン
ジスタ１３６をターンオンさせ、ノード１４２がインバ
ータ１３８によってロジック“０”レベルに駆動され、
ＮＭＯＳプルダウントランジスタ１３４をターンオフさ
せる。ＮＭＯＳプルダウントランジスタ１３６がターン
オンされると、出力ノード１４６は、ロジック“１”レ
ベル（Ｖｃｃと等しい）からロジック“０”レベル（例
えば、Ｖｓｓ、ＧＮＤ＝０Ｖ）になる。ＰＭＯＳプルア
ップトランジスタ１３０がターンオンされると、ワード
ラインドライバのノード１４４は、ロジック“１”レベ
ルになる。電圧供給制御回路１２２によって決定される
ロジック“１”レベルの大きさは、電源電圧Ｖｃｃの大
きさ、又は昇圧された電圧供給信号Ｖｐｐの大きさと等
しい。
【００２８】本発明によると、選択されないワードライ
ンドライバ（例えばＷＤ２−ＷＤｍ）各々のノード１４
４でのロジック“１”信号の大きさと、選択されたワー
ドラインドライバ（例えば、ＷＤ１）のノード１４６で
のロジック“１”信号の大きさとは、選択された行（例
えば、第１行）のメモリセルがプログラム、又は消去検
証動作を受ける間、昇圧された電圧レベルＶｐｐに設定
される。しかし他の選択された行のメモリセル（例え
ば、Ｃ２１−Ｃ２ｎ）に対するプログラム、又は消去検
証動作を始まる前、選択されたワードラインドライバの
ノード１４６でのロジック“１”信号の大きさと、選択
されないワードラインドライバのノード１４４でのロジ
ック“１”信号の大きさとは、電源電圧レベルＶｃｃ側
にレベルが移動する（即ち、このようなノードで電圧
は、図６の時間ｔ３の間、図示されたようにＶｐｐから
Ｖｃｃに低下する）。それから、次に選択された行（例
えば、第２行）のメモリセルに対するプログラム、又は
消去検証動作が始まると、以前に選択されたワードライ
ンドライバ（例えば、ＷＤ１）のノード１４６でのロジ
ック“１”信号の大きさと他の選択されないワードライ
ンドライバ（ＷＤ３−ＷＤｍ）のノード１４４でのロジ
ック“１”信号の大きさとは、電源供給レベルＶｃｃか
ら基準電圧レベル（例えば、Ｖｓｓ）に低下する。従っ
て、ノード１４６と１４４での電圧は新しいプログラ
ム、又は消去検証動作が始まる前にＶｐｐ（例えば、６
−７Ｖ）からＶｃｃ（例えば、２．７−３．６Ｖ）に低
下するため、ＮＭＯＳプルダウントランジスタ１３４と
１３６の寸法を縮小することができ、図４に示すワード
ラインピッチＰＬも減らすことができる。これはより小
さいワードラインドライバＷＤ１−ＷＤｍを使用するこ
とができるため、さらに高い集積度が本発明により達成
することができることを意味する。
ンドライバ（例えばＷＤ２−ＷＤｍ）各々のノード１４
４でのロジック“１”信号の大きさと、選択されたワー
ドラインドライバ（例えば、ＷＤ１）のノード１４６で
のロジック“１”信号の大きさとは、選択された行（例
えば、第１行）のメモリセルがプログラム、又は消去検
証動作を受ける間、昇圧された電圧レベルＶｐｐに設定
される。しかし他の選択された行のメモリセル（例え
ば、Ｃ２１−Ｃ２ｎ）に対するプログラム、又は消去検
証動作を始まる前、選択されたワードラインドライバの
ノード１４６でのロジック“１”信号の大きさと、選択
されないワードラインドライバのノード１４４でのロジ
ック“１”信号の大きさとは、電源電圧レベルＶｃｃ側
にレベルが移動する（即ち、このようなノードで電圧
は、図６の時間ｔ３の間、図示されたようにＶｐｐから
Ｖｃｃに低下する）。それから、次に選択された行（例
えば、第２行）のメモリセルに対するプログラム、又は
消去検証動作が始まると、以前に選択されたワードライ
ンドライバ（例えば、ＷＤ１）のノード１４６でのロジ
ック“１”信号の大きさと他の選択されないワードライ
ンドライバ（ＷＤ３−ＷＤｍ）のノード１４４でのロジ
ック“１”信号の大きさとは、電源供給レベルＶｃｃか
ら基準電圧レベル（例えば、Ｖｓｓ）に低下する。従っ
て、ノード１４６と１４４での電圧は新しいプログラ
ム、又は消去検証動作が始まる前にＶｐｐ（例えば、６
−７Ｖ）からＶｃｃ（例えば、２．７−３．６Ｖ）に低
下するため、ＮＭＯＳプルダウントランジスタ１３４と
１３６の寸法を縮小することができ、図４に示すワード
ラインピッチＰＬも減らすことができる。これはより小
さいワードラインドライバＷＤ１−ＷＤｍを使用するこ
とができるため、さらに高い集積度が本発明により達成
することができることを意味する。
【００２９】さらに図５を参照すると、電圧供給制御回
路１２２は、電源供給電圧信号Ｖｃｃや昇圧された電圧
信号ＶｐｐをワードラインドライバＷＤ１−ＷＤｍに供
給する。特に、図示された電圧供給制御回路１２２は、
検証イネーブル信号ＶＥＲ−ＥＮとフラグ信号ＸＡ−Ｃ
ＨＧに応じ、インバータ１５４、１対のレベルシフタ１
５８と１６０、２−入力ＮＯＲゲート１５６、ＰＭＯＳ
プルアップトランジスタ１５０、及びＰＭＯＳパストラ
ンジスタ１５２を含み、図示されたように連結されてい
る。図示された電圧供給制御回路１２２の構造による
と、ワードラインドライバ回路１１４は、検証イネーブ
ル信号が非活性状態（例えば、ロジック“０”レベル）
であるとき、又はフラグ信号が活性状態（例えば、ロジ
ック“１”レベル）であるとき、第１電圧レベルＶｃｃ
で電源が供給され（Ｖｃｃ）、検証イネーブル信号が活
性状態（例えば、ロジック“１”レベル）であるとき、
又はフラグ信号が非活性状態（例えば、ロジック“０”
レベル）であるとき、第２電圧レベルでワードラインド
ライバ回路１１４に電源を供給する。
路１２２は、電源供給電圧信号Ｖｃｃや昇圧された電圧
信号ＶｐｐをワードラインドライバＷＤ１−ＷＤｍに供
給する。特に、図示された電圧供給制御回路１２２は、
検証イネーブル信号ＶＥＲ−ＥＮとフラグ信号ＸＡ−Ｃ
ＨＧに応じ、インバータ１５４、１対のレベルシフタ１
５８と１６０、２−入力ＮＯＲゲート１５６、ＰＭＯＳ
プルアップトランジスタ１５０、及びＰＭＯＳパストラ
ンジスタ１５２を含み、図示されたように連結されてい
る。図示された電圧供給制御回路１２２の構造による
と、ワードラインドライバ回路１１４は、検証イネーブ
ル信号が非活性状態（例えば、ロジック“０”レベル）
であるとき、又はフラグ信号が活性状態（例えば、ロジ
ック“１”レベル）であるとき、第１電圧レベルＶｃｃ
で電源が供給され（Ｖｃｃ）、検証イネーブル信号が活
性状態（例えば、ロジック“１”レベル）であるとき、
又はフラグ信号が非活性状態（例えば、ロジック“０”
レベル）であるとき、第２電圧レベルでワードラインド
ライバ回路１１４に電源を供給する。
【００３０】従って、図６のタイミング図に示すよう
に、図４及び図５のプログラム／消去検証制御回路１２
４によって発生された検証イネーブル信号ＶＥＲ−ＥＮ
がロジック“１”レベルに駆動されるとき、プログラ
ム、又は消去検証モードが開始する。このような現象が
発生し、第１ワードラインＷＬ１が選択されるとき（即
ち、Ｘ＿Ａｄｄは、メモリセルＣｌ１−Ｃｌｎの第１行
を指定する）、第１ワードラインＷＬ１は、昇圧された
電圧レベルＶｐｐに対応するロジック“１”レベルに駆
動される。
に、図４及び図５のプログラム／消去検証制御回路１２
４によって発生された検証イネーブル信号ＶＥＲ−ＥＮ
がロジック“１”レベルに駆動されるとき、プログラ
ム、又は消去検証モードが開始する。このような現象が
発生し、第１ワードラインＷＬ１が選択されるとき（即
ち、Ｘ＿Ａｄｄは、メモリセルＣｌ１−Ｃｌｎの第１行
を指定する）、第１ワードラインＷＬ１は、昇圧された
電圧レベルＶｐｐに対応するロジック“１”レベルに駆
動される。
【００３１】それから、動作は、第１行のＥＥＰＲＯＭ
メモリセルプログラム、又は消去された状態を検証する
ための動作がその次に実施される。このような検証動作
の間、列アドレスＹ＿Ａｄｄは一連の列アドレスを通し
てシーケンスされ、列選択回路１１８は、各々のビット
ラインＢＬ１−ＢＬｎの信号を評価する。図示されたよ
うに、第１行の第１ＥＥＰＲＯＭセルＣｌ１に対応する
列アドレスは、時間間隔ｔ１の間に指定され、第１行の
第２ＥＥＰＲＯＭセルＣｌ２に対応する列アドレスは、
時間間隔ｔ２の間に指定される。
メモリセルプログラム、又は消去された状態を検証する
ための動作がその次に実施される。このような検証動作
の間、列アドレスＹ＿Ａｄｄは一連の列アドレスを通し
てシーケンスされ、列選択回路１１８は、各々のビット
ラインＢＬ１−ＢＬｎの信号を評価する。図示されたよ
うに、第１行の第１ＥＥＰＲＯＭセルＣｌ１に対応する
列アドレスは、時間間隔ｔ１の間に指定され、第１行の
第２ＥＥＰＲＯＭセルＣｌ２に対応する列アドレスは、
時間間隔ｔ２の間に指定される。
【００３２】その次に、時間間隔ｔ３の間、第１行の最
後のＥＥＰＲＯＭセルＣｌｎの状態が検証される。一
応、検証動作が完了されると、フラグ信号ＸＡ＿ＣＨＧ
が、プログラム／消去検証制御回路１２４によってパル
スとして発生される。第１ワードラインＷＬ１の電圧
（そして選択されないワードラインドライバＷＤ２−Ｗ
Ｄｎのノード１４４での電圧）は、行アドレス信号Ｘ＿
Ａｄｄの変化を予想して、そして時間間隔ｔ４及びｔ５
の間、第２行のＥＥＰＲＯＭメモリセルの状態を検証す
る動作の逐次的な開始を予想して、昇圧された電圧レベ
ルＶｐｐが電源供給電圧レベルＶｃｃまで減少する。第
１ワードラインＷＬ１での電圧の変化は、時間間隔ｔ３
の後半部分の間に発生する（ＸＡ＿ＣＨＧ＝１であると
き、時間間隔ｔＣＨＧの間）。最後に、フラグ信号ＸＡ
＿ＣＨＧの下降エッジ後に、第２ワードラインＷＬ２
は、昇圧された電圧レベルＶｐｐに駆動され、第２行の
メモリセルの状態を検証するための動作は従来と同様に
実施される。
後のＥＥＰＲＯＭセルＣｌｎの状態が検証される。一
応、検証動作が完了されると、フラグ信号ＸＡ＿ＣＨＧ
が、プログラム／消去検証制御回路１２４によってパル
スとして発生される。第１ワードラインＷＬ１の電圧
（そして選択されないワードラインドライバＷＤ２−Ｗ
Ｄｎのノード１４４での電圧）は、行アドレス信号Ｘ＿
Ａｄｄの変化を予想して、そして時間間隔ｔ４及びｔ５
の間、第２行のＥＥＰＲＯＭメモリセルの状態を検証す
る動作の逐次的な開始を予想して、昇圧された電圧レベ
ルＶｐｐが電源供給電圧レベルＶｃｃまで減少する。第
１ワードラインＷＬ１での電圧の変化は、時間間隔ｔ３
の後半部分の間に発生する（ＸＡ＿ＣＨＧ＝１であると
き、時間間隔ｔＣＨＧの間）。最後に、フラグ信号ＸＡ
＿ＣＨＧの下降エッジ後に、第２ワードラインＷＬ２
は、昇圧された電圧レベルＶｐｐに駆動され、第２行の
メモリセルの状態を検証するための動作は従来と同様に
実施される。
【００３３】
【発明の効果】以上のように、ワードラインドライバか
ら選択された行のワードラインの最後の列が選択される
とき、選択されたワードラインは、昇圧電圧より低い電
圧に放電されるため、昇圧電圧を高速かつスムーズにス
イッチングさせるスイッチング素子の寸法を減らすこと
ができる。従って、不揮発性メモリ装置の集積度を向上
させることができる効果がある。
ら選択された行のワードラインの最後の列が選択される
とき、選択されたワードラインは、昇圧電圧より低い電
圧に放電されるため、昇圧電圧を高速かつスムーズにス
イッチングさせるスイッチング素子の寸法を減らすこと
ができる。従って、不揮発性メモリ装置の集積度を向上
させることができる効果がある。
【図１】従来の不揮発性集積回路メモリ装置のブロック
図である。
図である。
【図２】図１に示す従来のワードラインドライバ回路の
電気的な概略図である。
電気的な概略図である。
【図３】図１のメモリ装置の動作を示すタイミング図で
ある。
ある。
【図４】本発明の実施形態による集積回路メモリ装置の
ブロック図である。
ブロック図である。
【図５】図４の実施形態による、電圧供給制御回路、電
圧昇圧回路、プログラム／消去検証制御回路、列デコー
ダ及びワードライン駆動回路を示す電気的な概略図であ
る。
圧昇圧回路、プログラム／消去検証制御回路、列デコー
ダ及びワードライン駆動回路を示す電気的な概略図であ
る。
【図６】図４のメモリ装置の動作を示すタイミング図で
ある。
ある。
１１２ 行デコーダ １１４ ワードライン駆動回路 １１６ 列デコーダ １１８ 列選択回路 １２０ 電圧昇圧回路 １２２ 電圧供給制御回路 １３８、１５４ インバータ
Claims (20)
- 【請求項１】 第１ワードラインに電気的に接続される
メモリセルの第１行を有するメモリセルアレイと、 前記第１ワードラインに電気的に接続される出力段を有
するワードラインドライバと、 検証イネーブル信号及びフラグ信号に応じて動作し、前
記検証イネーブル信号が非活性状態もしくは前記フラグ
信号が活性状態であるとき、前記ワードラインドライバ
に第１電圧レベルを供給し、前記検証イネーブル信号が
活性状態もしくは前記フラグ信号が非活性状態であると
き、前記第１電圧レベルより大きい第２電圧レベルを前
記ワードラインドライバに供給する電圧供給制御回路
と、を含むことを特徴とする集積回路メモリ装置。 - 【請求項２】 前記第１電圧レベルは、電源供給電圧レ
ベルに対応し、前記第２電圧レベルは、前記電源電圧レ
ベルより高いレベルを有する昇圧された電圧レベルに対
応することを特徴とする請求項１に記載のメモリ装置。 - 【請求項３】 検証時間中に、連続的に活性検証イネー
ブル信号を発生し、前記検証時間中に、一連のパルスと
して活性フラグ信号を発生するプログラム／消去検証制
御回路をさらに含むことを特徴とする請求項１に記載の
メモリ装置。 - 【請求項４】 前記電圧供給制御回路に電気的に接続さ
れる出力段を有する電圧昇圧回路をさらに含むことを特
徴とする請求項３に記載のメモリ装置。 - 【請求項５】 第１検証時間中、第１行に電気的に接続
される第１ワードラインを昇圧された電圧レベルに同時
に駆動して前記第１行のメモリセルの状態を検証する段
階と、 前記昇圧された電圧レベルと基準電圧レベルとの中間レ
ベルの電圧レベルで前記第１ワードラインを駆動する段
階と、 第２検証時間中、前記第１ワードラインを前記基準電圧
レベルで、第２行に電気的に連結された第２ワードライ
ンを前記昇圧された電圧レベルで同時に駆動して前記第
２行のメモリセルの状態を検証する段階と、 を含むことを特徴とする集積回路メモリ装置の駆動方
法。 - 【請求項６】 前記昇圧された電圧レベルと前記基準電
圧レベルとの中間レベルを有する電圧レベルで前記第１
ワードラインを駆動する段階は、前記第１ワードライン
を電源電圧レベルで駆動する段階を含むことを特徴とす
る請求項５に記載の駆動方法。 - 【請求項７】 前記昇圧電圧レベルと前記基準電圧レベ
ルとの中間の電圧レベルで前記第１ワードラインを駆動
する段階の間、第１行の最後のメモリセルのアドレスに
対応する列アドレスを発生する段階をさらに含むことを
特徴とする請求項５に記載の駆動方法。 - 【請求項８】 前記昇圧電圧レベルと前記基準電圧レベ
ルとの中間の電圧レベルで前記第１ワードラインを駆動
する段階の間、第１行の最後のメモリセルのアドレスに
対応する列アドレスを発生する段階をさらに含むことを
特徴とする請求項６に記載の駆動方法。 - 【請求項９】 前記メモリ装置は、前記第１ワードライ
ンと第２ワードラインとに各々電気的に結合された各々
の出力段を有する第１及び第２ワードラインドライバを
含み、第１行のメモリセルの状態を検証する段階は、前
記第２ワードラインドライバの内部ノードを前記昇圧さ
れた電圧レベルに高める段階を含み、前記昇圧電圧レベ
ルと基準電圧レベルとの中間の電圧レベルで前記第１ワ
ードラインを駆動する段階は、第２行のメモリセルの状
態を検証する段階を始める前に、前記第２ワードライン
ドライバの内部ノードを前記昇圧された電圧レベルから
前記電源電圧レベルに低める段階とを含むことを特徴と
する請求項６に記載の駆動方法。 - 【請求項１０】 行と列とに配列された複数の不揮発性
メモリセルのアレイと、 行アドレスに応じて前記行を１つずつ選択する手段と、 前記選択された行のワードラインを電源電圧より高い第
１電圧まで駆動する手段と、 列アドレスに応じて前記列を１つずつ選択する手段と、 次の行を選択する以前に、前記選択された行に関連する
最後の列の検証完了後に、前記第１電圧より低い第２電
圧に前記ワードラインを放電する手段と、を含むことを
特徴とする不揮発性半導体メモリ装置。 - 【請求項１１】 前記ワードラインを駆動する手段は、
前記行に各々対応する複数のレベルシフタを含むことを
特徴とする請求項１０に記載の不揮発性半導体メモリ装
置。 - 【請求項１２】 前記不揮発性メモリセルは、電気的に
消去及びプログラムが可能なセルであり、前記ワードラ
インは、前記不揮発性メモリセルのプログラム及び消去
検証モードで放電されることを特徴とする請求項１０に
記載の不揮発性メモリ装置。 - 【請求項１３】 前記第２電圧は、電源電圧と等しいこ
とを特徴とする請求項１０に記載の不揮発性メモリ装
置。 - 【請求項１４】 行と列とに配列された複数の不揮発性
メモリセルを有する不揮発性メモリセルアレイと、 電源供給電圧より高い昇圧電圧を提供する電圧昇圧回路
と、 プログラム／消去検証期間を知らせる第１信号と、行ア
ドレス変化が切迫していることを知らせる第２信号とを
発生する制御回路と、 第１及び第２信号に応じて前記昇圧電圧と電源供給電圧
のうち、いずれか１つを選択的に出力する電圧スイッチ
ング回路と、 各々が対応する不揮発性メモリセルに接続された複数の
ワードラインと、 前記電圧スイッチング回路と前記ワードラインとの間に
接続され、前記昇圧電圧と電源供給電圧のうち、いずれ
か１つの手段により前記ワードラインを順次駆動する複
数のワードラインドライバと、 行アドレスに応じて前記複数のワードラインドライバの
うち、いずれか１つを選択する行デコーダとを含み、 前記第２信号は、前記選択された行の最後のセルの検証
が完了される時点で前記行アドレスが変わる時点までの
時間中に活性化され、前記電圧スイッチング回路は、前
記第２信号が活性化されるとき、前記ワードラインドラ
イバに電源供給電圧を提供することを特徴とする不揮発
性半導体メモリ装置。 - 【請求項１５】 前記ワードラインドライバの各々は、
レベルシフタを含むことを特徴とする請求項１４に記載
の不揮発性メモリ装置。 - 【請求項１６】 前記レベルシフタは、 前記電圧スイッチング回路に接続されたソースと、ドレ
インと、対応するワードラインに接続されるゲートとを
有する第１ＰＭＯＳトランジスタと、 前記電圧スイッチング回路と接続されたソースと、対応
するワードラインに接続されたドレインと前記第１ＰＭ
ＯＳトランジスタのドレインに結合されたゲートとを有
する第２ＰＭＯＳトランジスタと、 前記行デコーダに接続された入力段と、出力段とを有す
るインバータと、 前記第１ＰＭＯＳトランジスタのドレインに接続される
ドレインと、接地電圧に接続されるソースと、前記イン
バータの出力段に接続されるゲートとを有する第１ＮＭ
ＯＳトランジスタと、 前記対応するワードラインに接続されたドレインと、前
記接地電圧に接続されたソースと、前記行デコーダに連
結されたゲートとを有する第２ＮＭＯＳトランジスタ
と、を含むことを特徴とする請求項１５に記載の不揮発
性半導体メモリ装置。 - 【請求項１７】 前記電圧スイッチング回路は、 前記電源供給電圧と前記ワードラインドライバとの間に
接続される第１スイッチ素子と、 前記電圧昇圧回路と前記ワードラインドライバとの間に
接続される第２スイッチ素子と、 前記第１及び第２信号に応じて、前記第１及び第２スイ
ッチ素子を選択的に制御するロジック回路と、を含むこ
とを特徴とする請求項１４に記載の不揮発性半導体メモ
リ装置。 - 【請求項１８】 前記電圧スイッチング回路は、 前記第１信号が活性化されるとき、前記ワードラインド
ライバに前記昇圧電圧を提供することを特徴とする請求
項１４に記載の不揮発性半導体メモリ装置。 - 【請求項１９】 ワードラインの行と前記ワードライン
と交差するビットラインの列とに配列される電気的にプ
ログラム及び消去可能な不揮発性メモリセルを有する不
揮発性メモリセルアレイを含む不揮発性半導体メモリ装
置から、前記ワードラインと前記ビットラインとが逐次
的に駆動される前記メモリ装置のプログラム及び消去モ
ードの間に、前記ワードラインを駆動する方法におい
て、 前記ワードラインのうち、選択されたワードラインに電
源電圧より高い昇圧電圧を提供する段階と、 選択されたワードラインに関連する最後のセルの検証が
完了される時点で前記ワードラインのうち、他のワード
ラインが選択される時点までの時間の間に、前記昇圧電
圧より所定の低い電圧で前記選択されたワードラインを
放電する段階と、を含むことを特徴とする方法。 - 【請求項２０】 前記所定の電圧は、前記電源電圧と等
しいことを特徴とする請求項１９に記載の方法。
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