JPH04159696A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は電気的−括消去可能なフラッシュＥＥＰＲＯ
Ｍ等の不揮発性半導体記憶装置に関する。

〔従来の技術〕

第５図はｌ５ＳＣＣダイジエスト・オン・テクニカルペ
ーパーズ（１，９９０）　ＰＰ、８０−６１に開示され
た従来のフラッシュＥＥＰＲＯＭの基本構成を示すブロ
ック図である。同図において、１はメモリセルアレイで
あり、フローティングゲートを有するメモリトランジス
タからなるメモリセル（図示せず）がマトリクス状に配
置され、行単位にワード線（図示せず）、列単位にビッ
ト線（図示せず）に接続されている。ワード線の選択は
ロウデコーダ２、ビット線の選択はコラムデコーダ３に
より行われる。ロウデコーダ２は、活性状態時に、アド
レスバッファ４から取込んだ行アドレスＡｒに基づき、
選択ワード線を活性化し、他のワード線を接地レベルに
する。一方、非活性状態時には全ワード線を接地レベル
にする。また、コラムデコーダ３は、活性状態時にアド
レスバッファ４から取込んだ列アドレスＡｃに基づき、
Ｙゲート５を選択的にオンさせ書き込み回路６あるいは
センスアンプ８と１本のビット線の一端を電気的に接続
する。ソース線スイッチ９は消去制御回路７の指示に従
い図示しないソース線の電位設定を行う。

そして、ロウデコーダ２、アドレスバッファ４、書き込
み回路６及びセンスアンプ８は、消去制御回路７により
制御される。

アドレスバッファ４は消去制御回路７の制御信号に基づ
き、外部アドレス信号ＡＯ〜Ａｋを取込み、行アドレス
Ａｒ及び列アドレスＡｃをそれぞれロウデコーダ２及び
コラムデコーダ３に出力する。センスアンプ８は活性状
態時に、Ｙゲート５を介して得られたメモリセルアレイ
１中のメモリセル（メモリトランジスタ）の記憶データ
を検出してそのセンス出力を人出力バッファ１０に与え
ている。人出力バッフ７１０は、外部より得られる１バ
イトの入（出）カデータｌ１００〜ｌ１０７を書込みデ
ータとして書込み回路６に与えたり、センスアンプ８か
ら読出したデータを１バイトの（人）出力データｌ１０
０〜ｌ１０７として外部に出力している。また、センス
アンプ８のセンス出力は消去制御回路７にも与えられる
。

消去制御回路７はモード制御回路１１の指示に従い、各
構成部２．４．８及び９に指示を与え、後述する消去前
書き込み動作と消去／ベリファイ動作の制御を行う。モ
ード制ｇａ回路１１はイレースイネーブル信号ＥＥ、チ
ップイネーブル信号ＣＴ、アウトプットイネーブル信号
σＴ及びプログラム信号ＰＧＭからなる種々の制御信号
に基づき、消去制御回路７に指示を与える。

第６図は消去制御回路７の詳細を示したフラッシュＥＥ
ＰＲＯＭの基本構成を示すブロック図である。同図に示
すように、消去制御回路７はコマンド信号ラッチ７１、
シーケンス制御回路７０（デコーダ制御回路７２、消去
パルス発生器７３、消去／ベリファイ制御回路７４、ア
ドレスカウンタ７５）、ベリファイ電圧発生器７６及び
電圧スイッチ７７から構成されている。コマンド信号ラ
ッチ７１はモード制御回路１１からの指令コマンドをラ
ッチする。このコマンド信号ラッチ７１のラッチ内容は
消去／ベリファイ制御回路７４とアドレスカウンタ７５
に転送される。

消去／ベリファイ制御回路７４はコマンド信号ラッチ７
１のラッチ内容が消去を指示するコマンドの場合、活性
状態となりコマンド信号ラッチ７１、デコーダ制御回路
７２、消去パルス発生器７３、アドレスカウンタ７５及
びベリファイ電圧発生器７６をそれぞれ制御する。また
、ヘリファイ時にセンスアンプ８のセンス出力を取り込
み、選択されたメモリトランジスタが消去状態か否かを
検出する。アドレスカウンタ７５はコマンド信号ラッチ
７１のラッチ内容が消去を指示するコマンドの場合、活
性状態となり消去／ベリファイ制御回路７４の指示に従
い、アドレス値を順次インクリメントしつつアドレスバ
ッファ４に出力する。

消去パルス発生器７３は消去／ベリファイ制御回路７４
の指示に従い消去パルスをソース線スイッチ９に付与す
る。デコーダ制御回路７２は消去／ベリファイ制御回路
７４の指示に従いロウデコーダ２の活性化、選択ワード
線の電位レベル等の指示をロウデコーダ２に与える。ベ
リファイ電圧発生器７６はベリファイ時におけるＨレベ
ル電圧である基準電圧ＶＲ（電源Ｖ。０より低めの電圧
）を電圧スイッチ７７に出力する。電圧スイッチ７７は
へリファイ電圧発生器７６の基準電圧ＶＲを選択的にセ
ンスアンプ８、ロウデコーダ２に与える。以上が消去制
御回路７の詳細である。

第７図は第５図及び第６図で示したフラッシュＥＥＰＲ
ＯＭのメモリセルアレイ１周辺を示す回路構成図である
。同図に示すように、メモリセルアレイ１中にマトリク
ス状に配置されたメモリトランジスタ３０（図中９個（
３Ｘ３）表示）のドレインは列単位に共通にビット線Ｂ
ＬＩ〜ＢＬ３に、コントロールゲートは行単位で共通に
ワード線ＷＬＩ〜ＷＬ３にそれぞれ接続され、ソースは
全てソース線ＳＬに接続されている。ビット線ＢＬ１〜
ＢＬ３それぞれの一端はＹゲートＹＧ１〜ＹＧ３に接続
され、ワード線ＷＬＩ〜ＷＬ３それぞれの一端はロウデ
コーダ２に接続されており、ソース線ＳＬはソース線ス
イッチ９に接続されている。ＹゲートＹＧＩ〜ＹＧ３は
それぞれコラムデコーダ３の出力によりオン／オフが制
御され、ワード線ＷＬＩ〜ＷＬ３はそれぞれ書き込み及
び読み出し時にロウデコーダ２により活性／非活性が制
御される。また、ＹケートＹＧ１〜ＹＧ３は共通にＩ１
０線１０Ｌを介してセンスアンプ８及び書き込み回路６
に接続される。なお、第７図でワード線ＷＬとビット線
ＢＬとを活性化することにより選択されるメモリトラン
ジスタ３０は１個であるが、実際には同様な構成のメモ
リセルアレイを他に設けて、人出力バッファのデータ転
送ビット数である８ビット分に相当する８個（１バイト
）のメモリトランジスタ３０が同時に選択されるように
構成されている。

第８図は第７図で示したメモリトランジスタ３０の構造
を示す断面図である。同図において、３１はＰ型半導体
基板であり、３２はＮ型のドレイン拡散領域、３３はＮ
型のソース拡散領域である。

これらドレイン拡散領域３２．ソース拡散領域３３間の
Ｐ型半導体基板３１の表面部がチャネル領域３８として
規定される。また、３４はフローティングゲートであり
、ドレイン拡散領域３２の一部上からソース拡散領域３
３の一部上にかけて、トンネリング可能な１００人程度
の膜厚のゲート酸化膜３５を介して形成されている。さ
らに：１−トロールケート３６がゲート酸化膜３７を介
してフローティングケート３４土に形成されている。

以下、上記構成のフラッシュＥＥＰＲＯＭの動作につい
て主に第７図を参照して説明する。なお、説明の都合上
メモリセルアレイ１のマトリクス構成か第７図に示すよ
うに３×３であるとする。

まず、書き込み動作（“０”書き込み動作）について、
第７図の点線で囲まれた選択メモリトランジスタ３０へ
の書き込みを例に挙げて説明する。

書き込み時に図示しない書き込み制御手段の制御下で、
書き込み回路６を活性化させて、Ｉ１０線ＩＯＬに高電
圧”ＰＰを印加する。そして、コラムデコーダ２により
Ｙゲート酸化膜のゲートのみを高電圧ＶＰＰに昇圧し、
他のＹゲー）ＹＯ２、ＹＯ２のゲートをＬに設定する。

また、ロウデコーダ３により、ワード線ＷＬＩのみを高
電圧ＶＰ、に昇圧する。そして、ソース線スイッチ９に
よりソース線ＳＬをＬに設定する（接地する）。

このように設定すると、選択メモリトランジスタ３０の
ドレイン及びコントロールゲートに高電圧ＶＰＰが印加
され、ソースが接地される。従って、メモリトランジス
タ３０のチャネル領域３８を流れる電子がドレイン拡散
領域３２近傍のピンチオフ領域においてドレイン−ソー
ス間の電圧で加速され、アバランシェ崩壊によりホット
エレクトロンとなりコントロールゲート３６による電界
によりゲート酸化膜３５のエネルギーギャップを越えて
フローティングゲート３４に注入されることにより、選
択メモリトランジスタ３０の閾値が高くなる（７Ｖ以上
）。この状態を“０°書き込み状態とする。

次に、消去動作（“１”書き込み動作）について説明す
る。消去動作は全メモリトランジスタ３０に対し一括し
て行われ、消去制御手段７の制御下で、ソース線スイッ
チ９によりソース線ＳＬを高電圧ｖＰＰに昇圧し、コラ
ムデコーダ２により全てのＹゲートＹＧ１〜ＹＧ３のゲ
ートにＬを与え、ロウデコーダ３により、全てのワード
線ＷＬ１〜ＷＬ３をＬに設定する。

このように設定すると、全てのメモリトランジスタ３０
のドレインがフローティング状態に、コントロールゲー
トか接地され、ソースに高電圧ＶＰＰが印加される。従
って、ゲート酸化膜３５に高電界がかかりトンネル現象
によりフローティングゲート３４に蓄積されていた電子
かソース拡散領域３３に引抜かれることにより、メモリ
トランジスタの閾値が低くなる（ＩＶ程度）。すなわち
、−船釣なＥＰＲＯＭにおいて、紫外線消去した状態と
同しになる。この状態を“１°書き込み状態とする。

なお、この動作は消去動作の一つである消去パルス印加
動作にすぎず、実際には、後述する消去前書き込み動作
とベリファイ動作とを併せて、全消去動作となる。

次に読み出し動作について、第７図の点線で囲んだ選択
メモリトランジスタ３０の記憶データの読み出しを例に
挙げて説明する。

図示しない読み出し制御手段の制御下で、コラムデコー
ダ２によりＹゲートＹＧ１のゲートのみにＨ（電源ｖ　
　：５Ｖ程度）を与え、他のＹケーＣ トＹ６２、ＹＧ３のゲートはＬに設定する。また、ロウ
デコーダ３により、ワード線ＷＬ１のみをＨに設定し、
他のワード線ＷＬ２．ＷＬ３をＬに設定する。そして、
ソース線スイッチ９によりソース線ＳＬを接地する。

このように設定すると、選択メモリトランジスタ３０の
コントロールゲートにＨが付与され、ソースが接地され
る。従って、選択メモリトランジスタ１に“０″が記憶
されている場合、選択メモリトランジスタ３０はオフ状
態を維持するため、ビット線ＢＬＩを介してＩ１０線Ｉ
ＯＬからソース線ＳＬにかけて電流が流れず、選択メモ
リトランジスタ３０に“１′が記憶されている場合、選
択メモリトランジスタ３０はオンするため、ビット線Ｂ
ＬＩを介してＩ１０線１０Ｌからソース線ＳＬにかけて
電流が流れる。この電流の流れの有無をセンスアンプ８
により検出することにより、選択メモリトランジスタ３
０に記憶されたデータの読み出しが行える。

ところで、ＥＰＲＯＭにおける紫外線消去のように、紫
外線によりフローティングゲートに蓄積された電子を励
起し、フローティングゲートから除去する場合は、フロ
ーティングゲートが電気的に中性になれば電子の放出は
終了する。一方、上記したフラッシュＥＥＰＲＯＭのよ
うに、消去動作にトンネル現象を利用した場合は、消去
時間が長いとフローティングゲート３４中に蓄積された
電子が過剰に引き抜かれフローティングゲート３４か正
に帯電する可能性がある。フローティングケート３４が
正に帯電すると、メモリトランジスタ３０の閾値電圧は
負になってしまう。このような過消去メモリトランジス
タは常時オン状態となり、この過消去メモリトランジス
タを介してリーク電流が流れるため、過消去メモリトラ
ンジスタとビット線ＢＬを共用するメモリトランジスタ
の読み出しが不可能になってしまう。また、書き込み時
においても、過消去されたメモリトランジスタを介して
リーク電流が流れるため書き込み特性が劣化し、最悪の
場合書き込み不能となってしまう。

そこで、前述した消去パルス印加動作時において、ソー
ス拡散領域３３に高電圧ＶＰＰを印加する消去パルスの
幅を短くして、１回消去パルスを印加する度に全メモリ
トランジスタ３０の記憶データを読出し、全メモリトラ
ンジスタ３０が消去（“１′書き込み）状態にされたか
否かを確認するベリファイ動作を並行して実行する。以
下、消去パルス印加動作とベリファイ動作を繰返し、ベ
リファイ動作により全メモリトランジスタ１の消去状態
を確認すると、直ちに消去動作を終了する。

このように、短い消去パルスで行う消去パルス印加動作
に加えてベリファイ動作を実行することにより、過消去
メモリトランジスタが生成されるのを防止している。こ
のような消去パルス印加動作とベリファイ動作（以下、
「消去／ベリファイ動作」と略す場合がある）からなる
自動消去機能を備えた消去動作がフラッシュＥＥＦＲＯ
Ｍの消去時に実行されるのが一般的である。

第９図は自動消去機能を備えた消去動作を示すタイミン
グ図である。なお、同図においてＡｄはアドレス信号で
ある。同図を参照して、チップイネーブル信号面が“Ｌ
”の時、イレーズイネーブル信号面１が一定期間ｔＥｙ
（５０ｎｓ程度）“Ｌ”に保たれた時刻ｔ１に消去／ベ
リファイ動作が開始される。この時、アウトプットイネ
ーブル信号面とプログラム信号ＰＧＭが“Ｈ”である必
要がある。

時刻ｔ１以降、消去モードとなり消去／ベリファイ動作
が自動的に実行され、この間、コマンド信号ラッチ１２
はモード制御回路１１からの制御信号ＣＥ、ＥＥ、ＯＥ
、ＰＧＭを全て無視する。

このように内部で自動的に実行される消去動作は、−度
消去モードに入ると外部からは制御不能となる。ただし
、制御信号ＣＥ、ＯＥ、ＥＥを“Ｌ”、ＰＧＭをＨにし
た時、ステータスポーリングモードとなり、消去動作中
なら所定のＩ１０線ｌ０Ｌｎが“Ｌｏに設定され、消去
終了後であれば■１０線１０Ｌｎが“Ｈ２となる。つま
り、コマンド信号ラッチ１２はステータスポーリング以
外の制御信号を受は付けない。従って、第９図ては時刻
ｔ１に消去／ベリファイ動作が開始され、その後の期間
ｔＥＴ経過後の時刻ｔ２に自動的に終了している。

上述した消去／ベリファイ動作実行前に、消去前書き込
み動作が実行される。この消去前書き込み動作により、
全メモリトランジスタに対し“０”書き込みがなされ閾
値が高められる。この消去前書き込み動作を行うことに
より、閾値が低いメモリトランジスタを消去して過消去
を状態にしてしまうのを回避することができる。消去前
書き込み動作は、消去制御回路７内のアドレスカウンタ
７５から順次アドレス信号がアドレスバッファ４に送ら
れ、消去／ベリファイ制御回路７４により、ロウデコー
ダ２、コラムデコーダ３及び書き込み回路６を適宜制御
することにより前述した書き込み動作と同様にして行わ
れる。

その後、前述した消去／ベリファイ動作に移行し、１０
■Ｓのパルス幅の高電圧ＶＰＰをソース線スイッチ９か
ら発生させて、消去パルス印加動作を実行した後、ベリ
ファイ動作か実行される。ヘリファイ動作は、アドレス
カウンタ７５により発生したアドレス信号により選択さ
れたアドレス信号に基づき、ロウデコーダ２及びコラム
デコーダ３により選択された選択メモリトランジスタの
記憶内容の読み出しチエツクを１バイト単位て行う。

ベリファイ動作は全メモリトランジスタを対象として行
われるか、閾値の高い、つまり、未消去状態のメモリト
ランジスタの存在か検出されると、そのメモリトランジ
スタのアドレスを記憶後、直ちに終了し、再び消去パル
ス印加動作を行った後、前回記憶したアドレスからベリ
ファイ動作を再び実行する。これは、ベリファイ動作を
効率的にｊＩい、消去時間の短縮を図るためである。

そして、消去／ベリファイ動作は、ベリファイ時に全て
のメモリトランジスタの閾値が低くなった、つまり、消
去されたと判定されるまで続行され、全メモリトランジ
スタの正常消去が確認されると、消去／ベリファイ制御
回路７４の指示によリコマンド信号ラッチ７１からステ
ータス信号ＳＳとしてＨが出力されることにより終了す
る。

このように、消去前書き込み動作と消去／ベリファイ動
作により全消去動作が実行されることになる。

また、ベリファイ動作時において、読み出しマージンを
確保するために、消去ベリファイ動作は、ベリファイ、
電圧発生器７６によりＨレベルが電源電圧Ｖ。０よりも
低い３．４程度の基準電圧ＶＲに設定されている。これ
は以下の理由による。選択されたワード線、つまり、選
択メモリトランジスタのコントロールゲートには、電源
電圧ｖｃｃあるいは（ｖｃｃ−Ｖｔｈ（ｎチャネルトラ
ンジスタの閾値））の電圧が印加されるため、例えばメ
モリトランジスタの閾値電圧が４．０Ｖ程度である場合
、電源電圧ｖｃｃが正常で５ｖの時メモリトランジスタ
がオンするが、電源電圧Ｖ。０が少し低下し、４Ｖを下
回るとオフしてしまう。また電源電圧Ｖ。０が４ｖ近傍
の場合、メモリトランジスタはオンしてもビット線を流
れる電流が少なく読み出し時間の遅延を引き起こしてし
まう。このため、上述した程度の“１”記憶状態のメモ
リトランジスタであれば、未消去状態であると厳しく判
定する目的から基準電圧ＶＲによりＨレベルを規定して
いる。

従って、ベリファイ基準電圧ＶＲがベリフフイ電圧発生
器７６から電圧スイッチ７７に与えられ、消去動作時の
ベリファイ動作中において、電圧スイッチ７７よりセン
スアンプ８及びロウデコーダ２のＨレベルを３．４Ｖ程
度のベリファイ基準電圧ＶＲに設定する。

このような構成のフラッシュＥＥＦＲＯＭにおいて、そ
の歩留まりを向上させるため、メモリセルアレイ１のメ
モリセル以外に冗長メモリセルが設けられるのが一般的
である。冗長メモリセルは通常、１ビット単位でなく、
ビット線単位あるいはワード線単位に設けられる。

第１０図は、冗長メモリセルがワード線単位に設けられ
た場合のフラッシュＥＥＰＲＯＭのメモリセルアレイ１
周辺を示す回路構成図である。

同図に示すように、メモリセルアレイ１中にマトリクス
状に配置されたメモリトランジスタ３０（図中６個（２
Ｘ３）表示）のドレインは列単位に共通にビット線ＢＬ
Ｉ〜ＢＬ３に、コントロールゲートは行単位で共通にワ
ード線ＷＬＩ、ＷＬ２にそれぞれ接続され、ソースはす
べてソース線ＳＬに接続されている。

そして、スペアロウ４０中にマトリクス状に配置された
スペアメモリトランジスタ４１（図中３個（１ｘ　３）
　表示）か、そのドレインか列単位に共通にビット線Ｂ
ＬＩ〜ＢＬ３に接続され、コントロールゲートが行単位
に共通にスペアワード線Ｓ　ＰＷＬ　１に接続され、ソ
ースはすべてソース線ＳＬに接続されている。

ワード線ＷＬＩ、ＷＬ２それぞれの一端はロウデコーダ
２に接続されている。ロウデコーダ２は、行アドレス信
号Ａ「とともにノーマルエレメントディスニープル信号
ＮＥＤを取り込み、信号ＮＥ五がＨの時、活性化しワー
ド線単位に設けられたＮＡＮＤゲート４２の出力を選択
的にＬレベルにする。なお、図示していないが、実際に
は行アドレスＡ「の一部がインバータを介してＮＡＮＤ
ケート４２に与えられて、各ＮＡＮＤゲートに取り込ま
れる信号値を違えている。

各ＮＡＮＤゲート４２の出力は、高電圧５Ｗ４３に接続
されている。高電圧５Ｗ４３はＮＡＮＤゲート４２の出
力がＬの時、図示しない制御手段の指示に従い高電圧Ｖ
　あるいは電源電圧ＶｃｃをＰ 出力し、ＮＡＮＤゲート４２の出力がＨの時、接地レベ
ルを出力する。

一方、スペアワード線Ｓ　ＰＷＬ　１の一端は、高電圧
５Ｗ４４に接続される。この高電圧５Ｗ４４には、図示
しないスペアデコーダから出力されるスペア選択信号Ｓ
ＰＲを入力としたインバータ４５の出力が与えられる。

高電圧５Ｗ４４はインバータ４５の出力がＬの時、図示
しない制御手段の指示に従い高電圧Ｖ　あるいは電源電
圧ｖｃｃを出Ｐ 力し、インバータ４５の出力がＨの時、接地レベルを出
力する。

なお、信号ＮＥＤはスペアデコーダから出力される信号
であり、通常時はＨレベルで、スペアワード線の使用時
はＬレベルになる信号である。

このような構成において、例えばワード線ＷＬ１のメモ
リトランジスタ３０に不良が生じると、ワード線ＷＬ１
のメモリトランジスタ３０がそっくりスペアワード線Ｓ
　ＰＷＬ　１のメモリトランジスタ４１に置き代わり、
その後、読み出し、書き込み時にワード線ＷＬＩを指示
する行アドレスが与えられても、スペア選択信号ＳＰＲ
及びノーマルエレメントディスニープル信号ＮＥＤがそ
れぞれＨ及びＬに設定されることにより、スペアワード
線Ｓ　ＰＷＬ　１が選択される。

このように、不良メモリトランジスタが検出された場合
、不良メモリトランジスタが接続されたワード、線であ
る不良ワード線を選択するアドレスが入力されると、必
ずスペアワード線が選択されるように設定される。

〔発明が解決しようとする課題〕

したがって、上記構成のフラッシュＥＥＦＲＯＭでは一
度、不良ワード線がスペアワード線に置き換えられてし
まうと、消去前書き込み時においても、不良ワード線の
代わりにスペアワード線が選択されてしまうため、不良
ワード線に接続されたメモリトランジスタに対して消去
前書き込み動作は行われない。また、未使用（不良ワー
ド線と置き代っていない）のスペアワード線に接続され
たメモリトランジスタに対しても当然、消去前書き込み
は行われない。

一方、消去動作は、すべてが正常なメモリトランジスタ
に接続されたワード線である正常ワード線、不良ワード
線及びスペアワード線を含むすべてのワード線に接続さ
れたメモリトランジスタに対して行われる。このため、
不良ワード線に接続されたメモリトランジスタ及び未使
用のスペアワード線に接続されたメモリトランジスタは
消去前書込みを行うことなく消去されるため、過消去状
態になる可能性は高くなってしまうという問題点があっ
た。

この発明は上記のような問題点を解決するためになされ
たもので、メモリトランジスタを過消去状態にすること
なく、チップの歩留まりを上げることができる不揮発性
半導体記憶装置を得ることを目的とする。

〔課題を解決するための手段〕

この°発明にかかる半導体記憶装置は、フローティング
ゲートを有し、電気的書き込み消去可能なメモリトラン
ジスタからなる複数のメモリセルと前記メモリセルと同
構成の冗長メモリセルとを備え、前記メモリセルの不良
検出時に、該不良メモリセルを前記冗長メモリセルに置
き換える機能を有しており、−括消去動作前に、全メモ
リセル及び全冗長メモリセルに対し“０°を書き込む消
去前書き込み動作を実行している。

〔作用〕

この発明においては、−括消去動作前に、全メモリセル
及び全冗長メモリセルに対し“０“を書き込む消去前書
き込み動作を実行しているため、不良メモリセル及び未
使用冗長メモリセル等の通常の読み出し、書き込み時に
は用いないメモリセルに対しても消去前書き込みが行わ
れる。

〔実施例〕

第１図はこの発明の一実施例であるスペア機能付のフラ
ッシュＥＥＦＲＯＭを示すプロ、ツク溝成図である。同
図に示すように、消去制御回路７において、後述するシ
フトレジスタ群７８か新たに設けられた。なお、第１図
では示していないか、消去制御回路７の内部構成は、第
６図の従来例で示した通りである。

また、アドレスバッファ４とロウデコーダ２との間にプ
リデコーダ８０か介挿されている。プリデコーダ８０は
アドレスバッファ４を介して得られるアドレス信号に基
づき、行アドレスをロウデコーダ２を出力するとともに
、該アドレス信号に基づき、ワード線に対応したプリデ
コード信号をスペアデコーダ６０に出力する。

スペアデコーダ６０はスペア活性化回路５０の出力によ
り活性／非活性か制御され、活性状態時に、プリデコー
ダ８０のプリデコード信号を取込み、プリデコード信号
がスペアワード線のいずれかを指示する場合、切り替え
回路８１を介してスペアロウ９０中のスペアワード線を
選択的に活性化するとともに、ロウデコーダ２にＬレベ
ルのＮＥＤ（ノーマルエレメントディスニープル）信号
を出力する。

切り替え回路８１は、消去／ベリファイ制御回路７の指
示に従い、シフトレジスタ７８の出力あるいはスペアデ
コーダ６０の出力のうち一方をスペアロウ９０中のスペ
アワード線に接続する。−方、プリデコード信号がスペ
アワード線のいずれも指示しない場合及びスペアデコー
ダ８０が非活性状態の場合、ＨレベルのＮＥＤ信号をロ
ウデコーダ２に出力する。

第２図はスペア活性化回路５０の内部構成を示す回路図
である。このスペア活性化回路５０及びスペアデコーダ
６０スペアロウ９０における１本のスペアワード線に対
し１つの割合で設けられる。

同図に示すように、メモリセルアレイ１　（スペアロウ
９０を含む）をアクセス対象とするときＨになる選択信
号ＳＰＳと、消去前書込み時にＬそれ以外はＨとなる反
転消去前書き込み信号ＰＲＰＲＯとをＮＡＮＤゲート５
１の入力としている。

ＮＡＮＤゲート５１の出力はインバータ５２に与えられ
、インバータ５２の出力がＰチャネルトランジスタ５３
のゲート、Ｎチャネルトランジスタ５４のゲート及びＮ
ＡＮＤゲート５６の一方人力に与えられる。トランジス
タ５３のソースは電源Ｖｃｃに接続され、ドレインはポ
リヒユーズ５５を介してトランジスタ５４のトレインに
接続されるとともに、ＮＡＮＤゲート５６の他方入力と
なる。

また、トランジスタ５８のソースは電源Ｖｃｃにドレイ
ンはポリヒユーズ５５に接続される。

ＮＡＮＤゲート５６の出力はＰチャネルトランジスタ５
８のゲートに与えられるとともに、インバータ５７を介
しスペアデコーダ活性化信号ＳＰＥとして次段のスペア
デコーダ６０に出力される。

第３図はスペアデコーダ６０の内部構成を示す回路図で
ある。同図に示すように、スペア活性化回路５０から出
力されるスペアデコーダ活性化信号ＳＰＥが内部のＰチ
ャネルトランジスタ６１のゲート及びＮチャネルトラン
ジスタ６２のゲートに付与される。

トランジスタ６１のソースは電源に接続され、トランジ
スタ６２のソースは接地される。そして、トランジスタ
６１のドレインが複数のポリヒユーズ６５それぞれとイ
ンバータ６６の人力部に接続される。各ポリヒユーズ６
５はＰチャネルトランジスタ６３とＮチャネルトランジ
スタ６４とから構成されるインバータ６９の出力部に接
続される。

インバータ６つにおいて、トランジスタ６３のソースは
電源ｖｃｃにトランジスタ６４のソースは接地されてお
り、各インバータ６９の入力部には、プリデコーダ８０
からプリデコード信号ＰＲＤＩ。

ＰＲＤ２・・・がそれぞれ入力される。

そして、インバータ６６の出力がスペアワード線選択信
号５ＰＲｉ　（ｉ＝１〜ｍ、ｍはスペアワード線の本数
）Ｅとなる。このスペアワード線選択信号５ＰＲＩＥが
、切り替え回路８１を介してスペアロウ９０中の１本の
スペアワード線に与えられる。また、第３図では図示し
ないが、スペアワード線選択信号５ＰＲＩＥ、　・、Ｓ
ＰＲｍＥのＮＯＲ出力が信号ＮＥＤとなる。

第４図はアドレスカウンタ７５及びシフトレジスタ群７
８の詳細を示す説明図である。アドレスカウンタ７５は
ｎ個の１ビツトカウンタ７５ａを直列に接続することに
より構成される。各１ビツトカウンタ７５ａのアドレス
出力ＡＯ〜Ａｎがアドレスバッファ４に出力される。さ
らに、最終段の１ビツトカウンタ７５ａのアドレス出力
Ａｎのみ、シフトレジスタ群７８のバッファ７８ｂにも
出力される。

シフトレジスタ群７８中のバッファ７８ｂは通常は０を
記憶しており、アドレス出力Ａｎの立ち下がりエツジ検
出時に所定期間１を記憶する。このバッファ７８ｂの出
力部にｍ個のシフトレジスタ７８ａが直列に接続されて
おり、バッファ７８ｂに記憶されているデータが所定時
間間隔でシフトレジスタ７８ａ間を順次シフトして伝達
され、各シフトレジスタ７８ａの出力信号であるスペア
ワード線選択信号ＳＰＩ〜ＳＰｍは切り替え回路８１に
出力される。

このような構成において、不良ワード線が検出された場
合、まず、使用するスペアワード線に対応するスペア活
性化回路５０のポリヒユーズ５５をレーザーで溶断する
。そして、このスペア活性化回路５０に接続されたスペ
アデコーダ６０において、不良ワード線に対応するプリ
デコード信号（例えばＰＲＤＩ）を入力としたインバー
タ６９に接続されたポリヒユーズ６５のみを残して、他
のポリヒユーズ６５をすべて溶断する。以上の設定手順
により、不良ワード線をスペアワード線に置き換えるこ
とができる。

初期状態のスペア活性化回路５０において、信号ｓｐｓ
がＬ１信号ＰＲＰＲＯがＨであるため、ＮＡＮＤゲート
５１の出力がＨ，インバータ５２の出力がＬになり、Ｐ
チャネルトランジスタ５３はオンし、Ｎチャネルトラン
ジスタ５４がオフする。その結果、ＮＡＮＤゲート５６
の一方入力であるインバータ５２の出力はＬとなるため
、ＮＡＮＤゲート５６の出力はＨとなり、ＮＡＮＤゲー
ト５６の出力がインバータ５７を介することによって得
られるスペアデコーダ活性信号ＳＰＥはＬとなり、スペ
アデコーダ６０は活性化しない。

そして、書き込み、読み出し時には、信号ＳＰＳがＨ１
信号ＰＲＰＲＯがＨとなるため、ＮＡＮＤゲート５１の
出力がり、インバータ５２の出力がＨになり、Ｐチャネ
ルトランジスタ５３はオフし、Ｎチャネルトランジスタ
５４がオンする。

その結果、ポリヒユーズ５５が溶断されている場合、Ｎ
ＡＮＤゲート５６の他方人力であるノードＮ１はＨを維
持する。したがって、一方入力及び他方人力がともにＨ
となるＮＡＮＤゲート５６の出力はＬとなり、ＮＡＮＤ
ゲート５６の出力がインバータ５７を介することによっ
て得られるスペアデコーダ活性信号ＳＰＥはＨとなり、
ポリヒユーズ５５が溶断されたスペア活性化回路５０に
接続されたスペアデコーダ６０は活性化する。

一方、ポリヒユーズ５５が溶断されていない場合、ノー
ドＮ１はトランジスタ５４がオンしているためしになる
。したがって、他方入力がＬとなるＮＡＮＤゲート５６
の出力はＨとなり、ＮＡＮＤゲート５６の出力がインバ
ータ５７を介するこトニよって得られるスペアデコーダ
活性信号ＳＰＥはＬとなり、ポリヒユーズ５５か溶断さ
れていないスペア活性化回路５０に接続されたスペアデ
コーダ６０は活性化しない。

スペアデコーダ６０はＨレベルのスペアデコーダ活性信
号ＳＰＥが付与されると、活性状態となり、溶断されず
に残ったポリヒユーズ６５に接続されたインバータ６９
の入力に付与されるプリデコード信号（例えばＰＲＤＩ
）がＨレベルの時、スペアワード線選択信号５ＰＲｉＥ
がＨレベルとなり、切り換え回路８１を介してスペアロ
ウ９０中における１本のスペアワード線を選択する。

したがって、通常の書き込み、読み出し時に、不良行ア
ドレスか選択されるとスペアワード線に接続されたメモ
リセルに対する書き込み、読み出しが行われる。なお、
通常の書き込み、読み出し時には、切り替え回路８１は
スペアデコーダのスペア選択信号５ＰＲｉＥをスペアロ
ウ９０の複数のスペアワード線にそれぞれ接続する。

一方、消去前書き込み動作においては、信号ＳＰＳがＨ
１反転消去前書き込み信号ＰＲＰＲＯかＬとなるため、
ＮＡＮＤゲート５１の出力がＨ。

インバータ５２の出力がＬになり、Ｐチャネルトランジ
スタ５３はオンし、Ｎチャネルトランジスタ５４かオフ
する。その結果、ＮＡＮＤゲート５６の一方人力である
インバータ５２の出力かＬとなるためＮＡＮＤゲート５
６の出力はＨとなり、ＮＡＮＤゲート５６の出力がイン
バータ５７を介することによって得られるスペアデコー
ダ活性信号ｓＰＥはＬとなり、スペアデコーダ６０は活
性化しない。

したがって、消去前書き込み時においては、すべてのス
ペアデコーダ６０は非活性となる。また、このとき、切
り替え回路８１はシフトレジスタ群７８の出力であるス
ペア選択信号ＳＰＩ〜ＳＰｍをスペアロウ９０のスペア
ワード線に接続する。

消去前書き込み時において、アドレスカウンタ７５から
得られるアドレスは、アドレスバッファ４を介してプリ
デコーダ８０に与えられる。プリデコーダ８０はアドレ
ス信号に基づき、行アドレスをロウデコーダ２を出力す
るとともに、プリデコード信号をスペアデコーダ６０に
出力する。

しかしながら、スペアデコーダ６０はスペア活性化回路
５０の出力により非活性状態とされているため、例え不
良ワード線に置き換わるスペアワード線を指示するプリ
デコード信号がプリデコーダ８０から送られてきても、
切り替え回路８１にスペアロウ９０中のスペアワード線
を選択することは行わずロウデコーダ２にＨレベルのＮ
ＥＤ信号を出力する。

したがって、アドレスバッファ４を介してプリデコーダ
８０に得られるアドレスが、不良ワード線を指示する場
合であっても、ロウデコーダ２は活性状態を保つため、
その不良ワード線が選択される。その結果、不良ワード
線に接続されたメモリセルに対して消去前書き込みが行
われる。

アドレスカウンタ７５によりメモリセルアレイ１中のす
べてのワード線の選択を終了すると、次のサイクルで最
終アドレスＡｎが１から０に立ち下がる。すると、これ
をトリガとして、シフトレジスタ群７８のバッファ７８
ｂが所定期間１を記憶する。このバッファ７８ｂに記憶
された１がシフトレジスタ７８８間をシフトすることに
より、スペアアドレス信号ＳＰＩ〜ＳＰｍか順次Ｈに変
化していく、このスペアアドレス信号ＳＰＩ〜ＳＰｍが
切り替え回路８１を介してスペアロウ９０のスペアワー
ド線Ｓ　ＰＷＬ　１〜Ｓ　Ｐ　Ｗ　Ｌ　ｍにそれぞれ与
えられることにより、スペアロウ９０のすべてのスペア
ワード線に接続されたメモリセルに対して１本のスペア
ワード線単位で順次消去前書き込みが行われる。

このように、不良ワード線及び未使用スペアワード線を
含むすべてのワード線（スペアワード線）に接続された
メモリセルに対して消去前書き込み動作を行うことによ
り、その後に消去動作を行ってもメモリトランジスタが
過消去状態に陥ることはない。

なお、この実施例では、シフトレジスタ群７８及びスペ
アデコーダ６０とスペアロウ９０との間に切り替え回路
８１が設けられているが、消去前杏き込み時にはスペア
デコーダ６０が非活性にされ、通常の書き込み読み出し
時にはアドレスカウンタ７５が非活性となるため、切り
替え回路８１を設けることなく、シフトレジスタ群７８
及びスペアデコーダ６０の出力を共通にスペアロウ９０
のスペアワード線に接続することも可能である。

〔発明の効果〕

以上説明したように、この発明によれば、−括消去動作
前に、全メモリセル及び全冗長メモリセルに対し“０“
を書き込む消去前書き込み動作を実行しているため、不
良メモリセル及び未使用冗長メモリセル等の通常の読み
出し、書き込み時には用いないメモリセルに対しても消
去前書き込みが行われる。したがって、チップの歩留ま
りを向上させながら、消去動作後により、過消去状態に
なる可能性が高いメモリセルをなくすことができる効果
がある。

【図面の簡単な説明】

第１図はこの発明の一実施例であるフラッシュＥＥＦＲ
ＯＭを示すブロック図、第２図はスペア活性回路の詳細
を示す回路図、第３図はスペアデコーダを示す回路図、
第４図はアドレスカウンタとシフトレジスタ群との詳細
を示すブロック図、第５図は従来のフラッシュＥＦＲＯ
Ｍの基本構成を示すブロック図、第６図は第５図で示し
た消去制御回路の詳細を示すブロック図、第７図は第５
図及び第６図で示したメモリセルアレイの詳細を示す回
路図、第８図は第７図で示したメモリトランジスタの構
造を示す断面図、第９図は従来のフラッシュＥＥＰＲＯ
Ｍの消去／ベリファイ動作を示すタイミング図、第１０
図は冗長メモリセルを有する従来のフラッシュＥ　Ｅ　
Ｐ　ＲＯＭを示す回路図である。 図において、１はメモリセルアレイ、２はロウデコーダ
、４はアドレスバッファ、５０はスペア活性化回路、６
０はスペアデコーダ、７４は消去／ベリファイ制御回路
、７５はアドレスカウンタ、７８はシフトレジスタ群、
８０はプリデコーダ、８１は切り替え回路、９０はスペ
アロウである。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）フローティングゲートを有し、電気的書き込み消
   去可能なメモリトランジスタからなる複数のメモリセル
   と前記メモリセルと同構成の冗長メモリセルとを備え、
   前記メモリセルの不良検出時に、該不良メモリセルを前
   記冗長メモリセルに置き換える機能を有する不揮発性半
   導体記憶装置において、 一括消去動作前に、全メモリセル及び全冗長メモリセル
   に対し“０”を書き込む消去前書き込み動作を実行する
   ことを特徴とする不揮発性半導体記憶装置。