JPS63283000A - メモリ素子入換制御回路 - Google Patents
メモリ素子入換制御回路Info
- Publication number
- JPS63283000A JPS63283000A JP62119718A JP11971887A JPS63283000A JP S63283000 A JPS63283000 A JP S63283000A JP 62119718 A JP62119718 A JP 62119718A JP 11971887 A JP11971887 A JP 11971887A JP S63283000 A JPS63283000 A JP S63283000A
- Authority
- JP
- Japan
- Prior art keywords
- type
- memory element
- circuit
- mosfet
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000004044 response Effects 0.000 claims abstract description 4
- 239000004065 semiconductor Substances 0.000 claims description 8
- 230000007547 defect Effects 0.000 claims description 4
- 230000002950 deficient Effects 0.000 abstract description 26
- 238000010586 diagram Methods 0.000 description 5
- VWPOSFSPZNDTMJ-UCWKZMIHSA-N nadolol Chemical compound C1[C@@H](O)[C@@H](O)CC2=C1C=CC=C2OCC(O)CNC(C)(C)C VWPOSFSPZNDTMJ-UCWKZMIHSA-N 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 239000000758 substrate Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000007935 neutral effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000009281 ultraviolet germicidal irradiation Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は冗長メモリ素子入換制御回路、特に、不揮発性
半導体記憶装置に使用されるメモリ素子であって、浮遊
ゲートと制御ゲートの２層ゲート構造を有する電界効果
トランジスタに対する冗長メモリ素子入換制御回路に関
する。
半導体記憶装置に使用されるメモリ素子であって、浮遊
ゲートと制御ゲートの２層ゲート構造を有する電界効果
トランジスタに対する冗長メモリ素子入換制御回路に関
する。
この種のＭＯ３型電界効果トランジスタく以下ＭＯＳＦ
ＥＴと記す）の断面図を第５図（ａ＞に、また、そのシ
ンホル図を第５図（ｂ）に示す。
ＥＴと記す）の断面図を第５図（ａ＞に、また、そのシ
ンホル図を第５図（ｂ）に示す。
このメモリ素子はＰ型基板１１上に、Ｎ＋型のソース１
２およびドレイン１３のための拡張層が設けられ、さら
にＰ型基板１１上に絶縁層（図示省略）により外部がら
電気的に絶縁された浮遊ゲート１４と、メモリ素子に流
れる電流を制御するための制御ゲ′−ト１５が設けられ
ている。
２およびドレイン１３のための拡張層が設けられ、さら
にＰ型基板１１上に絶縁層（図示省略）により外部がら
電気的に絶縁された浮遊ゲート１４と、メモリ素子に流
れる電流を制御するための制御ゲ′−ト１５が設けられ
ている。
このような構成において、浮遊ゲート１４か電気的に中
性状態の時は、低い制御ゲート電圧（例えば２ボルト）
で導通状態になるが、制御ゲート１５とトレインに高電
圧（例えば２０ボルト）を印加すると浮遊ゲート１４に
電子が注入されて、制御ゲート１５から見たメモリ素子
のしきい値電圧は高くなり、高い制御ゲート電圧（例え
ば８ボルト）を印加しなければ導通しなくなる。
性状態の時は、低い制御ゲート電圧（例えば２ボルト）
で導通状態になるが、制御ゲート１５とトレインに高電
圧（例えば２０ボルト）を印加すると浮遊ゲート１４に
電子が注入されて、制御ゲート１５から見たメモリ素子
のしきい値電圧は高くなり、高い制御ゲート電圧（例え
ば８ボルト）を印加しなければ導通しなくなる。
すなわち、第５図（ｃ）に示すように、浮遊ゲート１４
か中性状態（以下非書き込み状態と記す）の時は実線１
６のように、メモリ素子は低い制御ゲート電圧ＶＧで導
通状態になるが、浮遊ゲート１４に電子が注入された状
態（以下、書込み状態と記す）の時は、実線１７のよう
にメモリ素子のしきい値電圧は高くなり、高電圧を印加
しないとメモリ素子は導通しなくなる。このメモリ素子
のしきい値電圧の変化を利用して「０」と「１」の情報
を記憶させる。
か中性状態（以下非書き込み状態と記す）の時は実線１
６のように、メモリ素子は低い制御ゲート電圧ＶＧで導
通状態になるが、浮遊ゲート１４に電子が注入された状
態（以下、書込み状態と記す）の時は、実線１７のよう
にメモリ素子のしきい値電圧は高くなり、高電圧を印加
しないとメモリ素子は導通しなくなる。このメモリ素子
のしきい値電圧の変化を利用して「０」と「１」の情報
を記憶させる。
さらに、書き込み状態のメモリ素子の制御ゲート１５．
ソース１２及びドレイン１３を接地電位とし、メモリ素
子に紫外線（例えば約３００ナノメートルの波長の光）
を照射すると、浮遊ゲート１４中の電子は励起され制御
ゲート１５またはＰ型基板１１に放出されて、メモリ素
子のしきい値電圧は低下し、非書き込み状態にできるの
で、繰り返し新しい情報を書き込むことが可能である。
ソース１２及びドレイン１３を接地電位とし、メモリ素
子に紫外線（例えば約３００ナノメートルの波長の光）
を照射すると、浮遊ゲート１４中の電子は励起され制御
ゲート１５またはＰ型基板１１に放出されて、メモリ素
子のしきい値電圧は低下し、非書き込み状態にできるの
で、繰り返し新しい情報を書き込むことが可能である。
このようなメモリ素子を複数、マトリックス状に配置し
てメモリアレイとし、不揮発性半導体記憶装置を作る場
合、メモリ容量が大きくなると、全てのメモリ素子を欠
陥なく正常に製造することが困難となるため、一般には
、余分なメモリ素子（以下冗長メモリ素子という）を用
意し、冗長回路によって、欠陥のあるメモリ素子と、冗
長メモリ素子を入れ換えている。
てメモリアレイとし、不揮発性半導体記憶装置を作る場
合、メモリ容量が大きくなると、全てのメモリ素子を欠
陥なく正常に製造することが困難となるため、一般には
、余分なメモリ素子（以下冗長メモリ素子という）を用
意し、冗長回路によって、欠陥のあるメモリ素子と、冗
長メモリ素子を入れ換えている。
この欠陥のあるメモリ素子と冗長メモリ素子の入れ換え
は、冗長回路に欠陥のあるメモリ素子のアドレス（以下
、不良アドレスと記す）を記憶させ、そのアドレスが選
択された場合には、冗長メモリ素子を選択することによ
り行なわれる。
は、冗長回路に欠陥のあるメモリ素子のアドレス（以下
、不良アドレスと記す）を記憶させ、そのアドレスが選
択された場合には、冗長メモリ素子を選択することによ
り行なわれる。
従来のこの種の冗長メモリ素子入換制御回路を第３図に
示す。このような回路は不良アドレスの１ビツトを制御
したり、欠陥があるか否かの表示をしたりするのに使用
できるが、以下の説明においては、専ら不良アドレスの
制御のために使用されるものとする。Ｎ型ＭＯＳＦＥＴ
Ｍ２Ｏ３と、第５図（ａ）で示したメモリ素子と同
等の構造を有するＮ型ＭＯ８ＦＥＴ Ｍ２Ｏ３を直列
に接続し、Ｎ型ＭＯＳＦＥＴ Ｍ２Ｏ３のトレインに
はメモリ素子の書込み電圧ＶＰＰを供給し、Ｎ型ＭＯＳ
ＦＥＴ Ｍ２Ｏ３のソースは接地電位■ｓｓとする。
示す。このような回路は不良アドレスの１ビツトを制御
したり、欠陥があるか否かの表示をしたりするのに使用
できるが、以下の説明においては、専ら不良アドレスの
制御のために使用されるものとする。Ｎ型ＭＯＳＦＥＴ
Ｍ２Ｏ３と、第５図（ａ）で示したメモリ素子と同
等の構造を有するＮ型ＭＯ８ＦＥＴ Ｍ２Ｏ３を直列
に接続し、Ｎ型ＭＯＳＦＥＴ Ｍ２Ｏ３のトレインに
はメモリ素子の書込み電圧ＶＰＰを供給し、Ｎ型ＭＯＳ
ＦＥＴ Ｍ２Ｏ３のソースは接地電位■ｓｓとする。
さらに、Ｎ型ＭＯＳＦＥＴ Ｍ２Ｏ３とＭ２Ｏ３の接
続点を、Ｎ型のディプリーションＭＯ８ＦＥＴ Ｍ２
Ｏ３を介してインバータ回路ＩＮＶ３０１の入力に接続
する。また、Ｎ型のディプリーションＭＯ８ＦＥＴ
Ｍ２Ｏ３とインバータ回路ＩＮＶ３０１の接続点Ａ３１
と電源電圧■。０どの間に負荷トランジスタとして動作
するＰ型ＭＯＳＦＥＴ Ｍ２Ｏ３を設ける３゜ この回路に不良アドレスを記憶させる場合は、Ｎ型ＭＯ
８ＦＥＴ Ｍ２Ｏ３とＭ２Ｏ３のゲート信号Ｒ３，、
Ｒ３２に選択的に書込み電圧Ｖｐｐを印加することて、
Ｎ型ＭＯＳＦＥＴ Ｍ２Ｏ３に書き込む動作を行なう
。
続点を、Ｎ型のディプリーションＭＯ８ＦＥＴ Ｍ２
Ｏ３を介してインバータ回路ＩＮＶ３０１の入力に接続
する。また、Ｎ型のディプリーションＭＯ８ＦＥＴ
Ｍ２Ｏ３とインバータ回路ＩＮＶ３０１の接続点Ａ３１
と電源電圧■。０どの間に負荷トランジスタとして動作
するＰ型ＭＯＳＦＥＴ Ｍ２Ｏ３を設ける３゜ この回路に不良アドレスを記憶させる場合は、Ｎ型ＭＯ
８ＦＥＴ Ｍ２Ｏ３とＭ２Ｏ３のゲート信号Ｒ３，、
Ｒ３２に選択的に書込み電圧Ｖｐｐを印加することて、
Ｎ型ＭＯＳＦＥＴ Ｍ２Ｏ３に書き込む動作を行なう
。
次に、メモリ読出し動作時にはゲート信号Ｒ３１を接地
電位■ｓｓに、ゲート信号Ｒ３２を電源電圧■ｏＣにす
る。Ｎ型ＭＯＳＦＥＴ Ｍ２Ｏ３が書込み状態の場合
には、ゲート信号Ｒ３２に電源電圧Ｖｏｏを印加しても
Ｎ型ＭＯＳＦＥＴ Ｍ２Ｏ３は非導通状態なので、接
続点Ａ３□の電位はＰ型ＭＯＳＦＥＴ Ｍ２Ｏ３によ
り電源電圧ＶＣＣと等しくなり、出力信号ＲＤ３はロウ
・レベルになる。
電位■ｓｓに、ゲート信号Ｒ３２を電源電圧■ｏＣにす
る。Ｎ型ＭＯＳＦＥＴ Ｍ２Ｏ３が書込み状態の場合
には、ゲート信号Ｒ３２に電源電圧Ｖｏｏを印加しても
Ｎ型ＭＯＳＦＥＴ Ｍ２Ｏ３は非導通状態なので、接
続点Ａ３□の電位はＰ型ＭＯＳＦＥＴ Ｍ２Ｏ３によ
り電源電圧ＶＣＣと等しくなり、出力信号ＲＤ３はロウ
・レベルになる。
また、Ｎ型ＭＯＳＦＥＴ Ｍ２Ｏ３か非書込み状態の
場合は、Ｎ型ＭＯ８ＦＥＴ Ｍ２Ｏ３はゲート信号Ｒ
３２に応答して導通状態になり、Ｐ型ＭＯＳＦＥＴ
Ｍ２Ｏ３の導通抵抗を十分高く設定することで、接続点
Ａ ３１の電位は、Ｎ型ＭＯＳＦＥＴ Ｍ２Ｏ３およ
びＭ２Ｏ３を介してディスチャージされ、出力ＲＤ３は
ハイレベルになる。
場合は、Ｎ型ＭＯ８ＦＥＴ Ｍ２Ｏ３はゲート信号Ｒ
３２に応答して導通状態になり、Ｐ型ＭＯＳＦＥＴ
Ｍ２Ｏ３の導通抵抗を十分高く設定することで、接続点
Ａ ３１の電位は、Ｎ型ＭＯＳＦＥＴ Ｍ２Ｏ３およ
びＭ２Ｏ３を介してディスチャージされ、出力ＲＤ３は
ハイレベルになる。
６一
なお、Ｎ型ティプリージョンＭＯＳＦＥＴ Ｍ２Ｏ３
は、書込み動作時に、Ｐ型ＭＯ８ＦＥＴＭ３０４のトレ
インに高電圧が印加されるのを防くために設けられてい
る。
は、書込み動作時に、Ｐ型ＭＯ８ＦＥＴＭ３０４のトレ
インに高電圧が印加されるのを防くために設けられてい
る。
この回路で用いられるＮ型ＭＯＳＦＥＴ Ｍ２Ｏ３は
、前述のように、第５図で示したメモリ素子と同じ構造
のトランジスタであるため、メモリアレイの情報を変更
するために紫外線を照射すると、不良アドレスの情報も
同時に消去されてしまう。これを防止するため、一般に
は、冗長回路の不良アドレスを記憶するためのメモリ素
子は、紫外線から可能な限り遮断されるように配置され
る。
、前述のように、第５図で示したメモリ素子と同じ構造
のトランジスタであるため、メモリアレイの情報を変更
するために紫外線を照射すると、不良アドレスの情報も
同時に消去されてしまう。これを防止するため、一般に
は、冗長回路の不良アドレスを記憶するためのメモリ素
子は、紫外線から可能な限り遮断されるように配置され
る。
第４図（ａ）は、このようなメモリ素子の平面図、第４
図（ｂ）は第４図（ａ）のＡ−Ａ′線断面図である。メ
モリ素子１０１をソース拡張層１０２で周囲を囲い（第
４図（ａ）では３方向）アルミ配線１０７てメモリ素子
１０１の上部を覆い、そのアルミ配線１０７とソース拡
張層１０２とをコンタクト１０４を介して接続すること
て、メモリ素子１０１の上部および側面の３方向からの
紫外線の入射は阻止できる。このときアルミ配線１０７
はメモリ素子１０１のソース電極として働く。さらに、
ゲート信号線１０５とドレイン信号線１０６は多結晶シ
リコン配線によって、ソース拡張層１０２が形成されて
いない部分（第４図（ａ）では下方）がら供給される。
図（ｂ）は第４図（ａ）のＡ−Ａ′線断面図である。メ
モリ素子１０１をソース拡張層１０２で周囲を囲い（第
４図（ａ）では３方向）アルミ配線１０７てメモリ素子
１０１の上部を覆い、そのアルミ配線１０７とソース拡
張層１０２とをコンタクト１０４を介して接続すること
て、メモリ素子１０１の上部および側面の３方向からの
紫外線の入射は阻止できる。このときアルミ配線１０７
はメモリ素子１０１のソース電極として働く。さらに、
ゲート信号線１０５とドレイン信号線１０６は多結晶シ
リコン配線によって、ソース拡張層１０２が形成されて
いない部分（第４図（ａ）では下方）がら供給される。
このような構造では、ゲート信号線１０５とドレイン信
号線１０６の供給される部分は完全にアルミ配線で覆え
ないので、この部分がら紫外線が入射してしまう、その
ため、可能な範囲で第４図（ａ＞に示したように、紫外
線の入射口からメモリ素子までの距ｆｉｆｆｌｄが長く
なるように、設計される。
号線１０６の供給される部分は完全にアルミ配線で覆え
ないので、この部分がら紫外線が入射してしまう、その
ため、可能な範囲で第４図（ａ＞に示したように、紫外
線の入射口からメモリ素子までの距ｆｉｆｆｌｄが長く
なるように、設計される。
上述した従来の冗長メモリ素子入換制御回路においては
、不良アドレスの情報書込みは、不揮発性半導体記憶装
置を出荷する前に１回だけ行なわれ、かっこのメモリ素
子を紫外線がら完全に遮断することは不可能なため、メ
モリアレイの情報を変更するときに不揮発性半導体記憶
装置に紫外線を照射し、メモリアレイの情報を消去して
再度情報を書込む動作を繰り返し行なった場合には、不
良アドレスを記憶しているメモリ素子のうちの書込み状
態にあるメモリ素子は、紫外線の照射を繰り返して受け
るので、次第に浮遊ゲート中の電子を放出して、しきい
値電圧が低下し、不良アドレスの情報を失なってしまう
という欠点かある。
、不良アドレスの情報書込みは、不揮発性半導体記憶装
置を出荷する前に１回だけ行なわれ、かっこのメモリ素
子を紫外線がら完全に遮断することは不可能なため、メ
モリアレイの情報を変更するときに不揮発性半導体記憶
装置に紫外線を照射し、メモリアレイの情報を消去して
再度情報を書込む動作を繰り返し行なった場合には、不
良アドレスを記憶しているメモリ素子のうちの書込み状
態にあるメモリ素子は、紫外線の照射を繰り返して受け
るので、次第に浮遊ゲート中の電子を放出して、しきい
値電圧が低下し、不良アドレスの情報を失なってしまう
という欠点かある。
上述した従来の構成に対し、本発明は、メモリアレイへ
の情報の書込み動作時に、不良アドレスを記憶している
メモリ素子に対して自動的に再書込み動作を行なうとい
う独創的内容を有する。
の情報の書込み動作時に、不良アドレスを記憶している
メモリ素子に対して自動的に再書込み動作を行なうとい
う独創的内容を有する。
本発明の回路は、制御ゲートと浮遊ケートを有し、浮遊
ケ−１−に電荷を取り込むことによって情報を記憶する
不揮発性半導体記憶素子から成るメモリアレイに対する
冗長メモリ素子入換制御回路において、 上記不揮発性半導体記憶素子と同構造を有するＭＯＳＦ
ＥＴと、 このＭＯＳＦＥＴに記憶されている情報により出力信号
か変化する制御回路と、 メモリアレイへの情報の書込み動作時に上記出力信号に
応答して上記ＭＯＳＦＥＴに情報の再書込み動作を行う
書込回路とを設け、 メモリアレイに欠陥かあるときにはそのメモリ素子を冗
長メモリ素子と入れ換え可能としている。
ケ−１−に電荷を取り込むことによって情報を記憶する
不揮発性半導体記憶素子から成るメモリアレイに対する
冗長メモリ素子入換制御回路において、 上記不揮発性半導体記憶素子と同構造を有するＭＯＳＦ
ＥＴと、 このＭＯＳＦＥＴに記憶されている情報により出力信号
か変化する制御回路と、 メモリアレイへの情報の書込み動作時に上記出力信号に
応答して上記ＭＯＳＦＥＴに情報の再書込み動作を行う
書込回路とを設け、 メモリアレイに欠陥かあるときにはそのメモリ素子を冗
長メモリ素子と入れ換え可能としている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図てあり、第３図に示
した従来例に対して、２つのノア回路Ｎ０ＲＩＩおよび
Ｎ０Ｒ１２と、インバータ回路ＩＮＶ１０２と、２つの
ディプリーションＭＯＳＦＥＴ Ｍ２Ｏ３およびＭ２
Ｏ３とが追加されている。
した従来例に対して、２つのノア回路Ｎ０ＲＩＩおよび
Ｎ０Ｒ１２と、インバータ回路ＩＮＶ１０２と、２つの
ディプリーションＭＯＳＦＥＴ Ｍ２Ｏ３およびＭ２
Ｏ３とが追加されている。
Ｎ型ＭＯ８ＦＥＴ Ｍ２Ｏ３と、第４図および第５図
て示したメモリ素子と同等の構造を有するＮ型ＭＯ８Ｆ
ＥＴ Ｍ２Ｏ３を直列に接続し、＝ １０− Ｎ型ＭＯＳＦＥＴ Ｍ２Ｏ３のドレインに書込み電圧
■Ｐｐを供給しＮ型ＭＯＳＦＥＴ Ｍ２Ｏ３のソース
は接地電位■ｓ５に接続する。
て示したメモリ素子と同等の構造を有するＮ型ＭＯ８Ｆ
ＥＴ Ｍ２Ｏ３を直列に接続し、＝ １０− Ｎ型ＭＯＳＦＥＴ Ｍ２Ｏ３のドレインに書込み電圧
■Ｐｐを供給しＮ型ＭＯＳＦＥＴ Ｍ２Ｏ３のソース
は接地電位■ｓ５に接続する。
さらにＮ型ＭＯＳＦＥＴ Ｍ２Ｏ３とＭ２Ｏ３の接続
点をＮ型ディプリ−９３７ＭＯ８ＦＥＴＭ１０７を介し
てインバータ回路ＩＮＶＩＯＩの入力に接続し、ディプ
リーションＭＯＳＦＥＴＭ１０７とインクく一夕回路Ｉ
ＮＶＩＯＩの接続点Ａ１４と電源電圧Ｖｃｃとの間に負
荷トランジスタとして動作するＰ型ＭＯＳＦＥＴ Ｍ
２Ｏ３を設ける。
点をＮ型ディプリ−９３７ＭＯ８ＦＥＴＭ１０７を介し
てインバータ回路ＩＮＶＩＯＩの入力に接続し、ディプ
リーションＭＯＳＦＥＴＭ１０７とインクく一夕回路Ｉ
ＮＶＩＯＩの接続点Ａ１４と電源電圧Ｖｃｃとの間に負
荷トランジスタとして動作するＰ型ＭＯＳＦＥＴ Ｍ
２Ｏ３を設ける。
ノア回路Ｎ０ＲＩＩは、インバータ回路ＩＮＶ１０１の
出力信号ＲＤ１と、メモリアレイへの情報の書込み制御
信号ＰＧＭを入力とし、ノア回路Ｎ０Ｒ１２はノア回路
Ｎ０ＲＩＩの出力信号と不良アドレス書込み信号Ｒ１，
を入力とする。
出力信号ＲＤ１と、メモリアレイへの情報の書込み制御
信号ＰＧＭを入力とし、ノア回路Ｎ０Ｒ１２はノア回路
Ｎ０ＲＩＩの出力信号と不良アドレス書込み信号Ｒ１，
を入力とする。
インバータ回路ＩＮＶ１０２は、Ｎ型ディプリー９３７
ＭＯ８ＦＥＴ ＭＩＯＩとＮ型ＭＯ８ＦＥＴ Ｍ２
Ｏ３で構成され、このインバータ回路ＩＮＶ１０２の入
力はノア回路Ｎ０Ｒ１２の出力Ａ １１に、また、出力
Ａ１２はＮ型ＭＯ８ＦＥＴＭ１０５のゲートに接続する
。
ＭＯ８ＦＥＴ ＭＩＯＩとＮ型ＭＯ８ＦＥＴ Ｍ２
Ｏ３で構成され、このインバータ回路ＩＮＶ１０２の入
力はノア回路Ｎ０Ｒ１２の出力Ａ １１に、また、出力
Ａ１２はＮ型ＭＯ８ＦＥＴＭ１０５のゲートに接続する
。
Ｎ型ディプリー９３２ＭＯＳＦＥＴ Ｍ２Ｏ３とＭ２
Ｏ３は直列に接続し、Ｎ型ディプリー９３２ＭＯＳＦＥ
Ｔ Ｍ２Ｏ３のトレインは書込み電圧ｖＰＰに、ゲー
トはインバータ回路ＩＮＶ１０２の出力Ａ１□を接続し
、Ｎ型ディプリー９３２ＭＯＳＦＥＴ Ｍ２Ｏ３のト
レインは電源電圧ＶＣＣに、ゲートはノア回路Ｎ０Ｒ１
２の出力Ａｌｌに接続し、Ｎ型ディプリ−９３７ＭＯＳ
ＦＥＴＭ１０３とＭ２Ｏ３の接続点Ａ１３はＮ型ＭＯＳ
ＦＥＴ Ｍ２Ｏ３のゲートに接続する。
Ｏ３は直列に接続し、Ｎ型ディプリー９３２ＭＯＳＦＥ
Ｔ Ｍ２Ｏ３のトレインは書込み電圧ｖＰＰに、ゲー
トはインバータ回路ＩＮＶ１０２の出力Ａ１□を接続し
、Ｎ型ディプリー９３２ＭＯＳＦＥＴ Ｍ２Ｏ３のト
レインは電源電圧ＶＣＣに、ゲートはノア回路Ｎ０Ｒ１
２の出力Ａｌｌに接続し、Ｎ型ディプリ−９３７ＭＯＳ
ＦＥＴＭ１０３とＭ２Ｏ３の接続点Ａ１３はＮ型ＭＯＳ
ＦＥＴ Ｍ２Ｏ３のゲートに接続する。
次に本実施例の回路動作を説明する。
不良アドレスの情報を記憶させるため、Ｎ型ＭＯ８ＦＥ
Ｔ Ｍ２Ｏ３に書込みを行なう時には、不良アドレス
書込み信号Ｒ１、をハイ・レベルにすると、ノア回路Ｎ
０Ｒ１２の出力Ａ１□はロウ レベル、インバータ回路
ＩＮＶ１０２の出力Ａ□２は書込み電圧Ｖｐｐになり、
Ｎ型ＭＯＳＦＥＴＭ１０５は導通状態になり、ディプリ
ーションＭＯＳＦＥＴ ＭｌｏＢは導通状態、Ｎ型デ
ィプリー９３７ＭＯ８ＦＥＴ Ｍ２Ｏ３は非導通状態
になり、Ｎ型ＭＯＳＦＥＴ Ｍ２Ｏ３のゲートには書
込み電圧Ｖｐｐが印加されるのでＮ型ＭＯ８ＦＥＴＭ
１０６は書込み状態になる。
Ｔ Ｍ２Ｏ３に書込みを行なう時には、不良アドレス
書込み信号Ｒ１、をハイ・レベルにすると、ノア回路Ｎ
０Ｒ１２の出力Ａ１□はロウ レベル、インバータ回路
ＩＮＶ１０２の出力Ａ□２は書込み電圧Ｖｐｐになり、
Ｎ型ＭＯＳＦＥＴＭ１０５は導通状態になり、ディプリ
ーションＭＯＳＦＥＴ ＭｌｏＢは導通状態、Ｎ型デ
ィプリー９３７ＭＯ８ＦＥＴ Ｍ２Ｏ３は非導通状態
になり、Ｎ型ＭＯＳＦＥＴ Ｍ２Ｏ３のゲートには書
込み電圧Ｖｐｐが印加されるのでＮ型ＭＯ８ＦＥＴＭ
１０６は書込み状態になる。
次に、メモリアレイの情報を読み出す時は、不良アドレ
ス書込み信号Ｒ１１はロウ・レベル、書込み制御信号Ｐ
ＧＭはハイ・レベルに設定することで゛、ノア回路Ｎ０
Ｒ１２の出力Ａ １１はハイ・レベル、インバータ回路
ＩＮＶ１０２の出力Ａ１２はロウ・レベルとなり、Ｎ型
ＭＯ８ＦＥＴ Ｍ２Ｏ３は非導通状態になり、Ｎ型Ｍ
ＯＳＦＥＴ ＭｌｏＢのゲートには電源電圧ＶＣＣが
印加される。
ス書込み信号Ｒ１１はロウ・レベル、書込み制御信号Ｐ
ＧＭはハイ・レベルに設定することで゛、ノア回路Ｎ０
Ｒ１２の出力Ａ １１はハイ・レベル、インバータ回路
ＩＮＶ１０２の出力Ａ１２はロウ・レベルとなり、Ｎ型
ＭＯ８ＦＥＴ Ｍ２Ｏ３は非導通状態になり、Ｎ型Ｍ
ＯＳＦＥＴ ＭｌｏＢのゲートには電源電圧ＶＣＣが
印加される。
この時、Ｎ型ＭＯ８ＦＥＴ Ｍ２Ｏ３が書込み状態な
らば、ゲートに電源電圧ＶＣＣが印加されても、導通状
態にはならないので接続点Ａ１４の電位はＰ型ＭＯＳＦ
ＥＴ Ｍ２Ｏ３によりＶＣＣまで高くなり、インバー
タ回路ＩＮＶＩＯＩの出力信号ＲＤ、はロウ・レベルに
なる。
らば、ゲートに電源電圧ＶＣＣが印加されても、導通状
態にはならないので接続点Ａ１４の電位はＰ型ＭＯＳＦ
ＥＴ Ｍ２Ｏ３によりＶＣＣまで高くなり、インバー
タ回路ＩＮＶＩＯＩの出力信号ＲＤ、はロウ・レベルに
なる。
また、Ｎ型ＭＯＳＦＥＴ Ｍ２Ｏ３が非書込み状態な
らば、ゲートに電源電圧■ｃｃが印加されることで導通
状態になり、負荷トランジスタであるＰ型ＭＯＳＦＥＴ
Ｍ２Ｏ３の導通抵抗を十分に高く設定しておけば、
接続点Ａ１４の電位はＮ型ＭＯＳＦＥＴ Ｍ１’０６
とＮ型ディプリー９３２ＭＯＳＦＥＴ Ｍ２Ｏ３を介
してほぼ接地電位■５５までディスチャージされ、イン
バータ回路ＩＮＶＩＯＩの出力信号ＲＤ、はハイ・レベ
ルになる。
らば、ゲートに電源電圧■ｃｃが印加されることで導通
状態になり、負荷トランジスタであるＰ型ＭＯＳＦＥＴ
Ｍ２Ｏ３の導通抵抗を十分に高く設定しておけば、
接続点Ａ１４の電位はＮ型ＭＯＳＦＥＴ Ｍ１’０６
とＮ型ディプリー９３２ＭＯＳＦＥＴ Ｍ２Ｏ３を介
してほぼ接地電位■５５までディスチャージされ、イン
バータ回路ＩＮＶＩＯＩの出力信号ＲＤ、はハイ・レベ
ルになる。
次に、メモリアレイの情報を変更するため、紫外線を照
射してメモリアレイ内のメモリ素子を消去し、その後で
メモリアレイに情報の書き込みを行なう場合には、Ｎ型
ＭＯ８ＦＥＴ Ｍ２Ｏ３が書き込み状態ならは、前述
のようにインバータ回路ＩＮＶＩＯＩの出力信号ＲＤ、
はロウ・レベルなので、制御信号ＰＧＭがロウ・レベル
になれば、ノア回路Ｎ０ＲＩＩの出力はハイ・レベル、
ノア回路Ｎ０Ｒ１２の出力Ａ０１はロウ・レベルになり
、Ｎ型ＭＯＳＦＥＴ Ｍ２Ｏ３に書込みが行なわれる
。
射してメモリアレイ内のメモリ素子を消去し、その後で
メモリアレイに情報の書き込みを行なう場合には、Ｎ型
ＭＯ８ＦＥＴ Ｍ２Ｏ３が書き込み状態ならは、前述
のようにインバータ回路ＩＮＶＩＯＩの出力信号ＲＤ、
はロウ・レベルなので、制御信号ＰＧＭがロウ・レベル
になれば、ノア回路Ｎ０ＲＩＩの出力はハイ・レベル、
ノア回路Ｎ０Ｒ１２の出力Ａ０１はロウ・レベルになり
、Ｎ型ＭＯＳＦＥＴ Ｍ２Ｏ３に書込みが行なわれる
。
また、Ｎ型ＭＯＳＦＥＴ Ｍ１Ｏ６か非書込み状態な
らば、インバータ回路ＩＮＶＩＯＩの出力信号ＲＤ、は
ハイ・レベルなので、制御信号ＰＧＭがロウ・レベルに
なってもノア回路Ｎ０Ｒ１１の出力はロウ・レベルにな
り、この時不良アドレス書込み信号Ｒ１、をロウ・レベ
ルに設定することて゛、ノア回路Ｎ０Ｒ１２の出力はハ
イ・レベルになり、書込み動作は行なわれない。
らば、インバータ回路ＩＮＶＩＯＩの出力信号ＲＤ、は
ハイ・レベルなので、制御信号ＰＧＭがロウ・レベルに
なってもノア回路Ｎ０Ｒ１１の出力はロウ・レベルにな
り、この時不良アドレス書込み信号Ｒ１、をロウ・レベ
ルに設定することて゛、ノア回路Ｎ０Ｒ１２の出力はハ
イ・レベルになり、書込み動作は行なわれない。
第２図は本発明の第２の実施例の回路図である。Ｎ型Ｍ
Ｏ８ＦＥＴ Ｍ２１１と第４図および第５図で示した
メモリ素子と同等の構造を有するＮ型ＭＯＳＦＥＴ
Ｍ２１２を直列に接続し、Ｎ型ＭＯＳＦＥＴ Ｍ２１
１のドレインは書込み電圧Ｖｐｐに、Ｎ型ＭＯ８ＦＥＴ
Ｍ２１２のソースは接地電位Ｖｓｓに接続する。
Ｏ８ＦＥＴ Ｍ２１１と第４図および第５図で示した
メモリ素子と同等の構造を有するＮ型ＭＯＳＦＥＴ
Ｍ２１２を直列に接続し、Ｎ型ＭＯＳＦＥＴ Ｍ２１
１のドレインは書込み電圧Ｖｐｐに、Ｎ型ＭＯ８ＦＥＴ
Ｍ２１２のソースは接地電位Ｖｓｓに接続する。
さらにＮ型ＭＯＳＦＥＴ Ｍ２１１とＭ２１２の接続
点をＮ型ディプリ−９３７ＭＯ８ＦＥＴＭ２１３を介し
てインバータ回路ｌＮＶ２Ｏ１の入力に接続し、ディプ
リーションＭＯ８ＦＥＴＭ２１３とインバータ回路ｌＮ
Ｖ２Ｏ１の接続点Ａ２６と電源電圧■ｃｃとの間に負荷
トランジスタとして動作するＰ型ＭＯ８ＦＥＴ Ｍ２
１４を設ける。
点をＮ型ディプリ−９３７ＭＯ８ＦＥＴＭ２１３を介し
てインバータ回路ｌＮＶ２Ｏ１の入力に接続し、ディプ
リーションＭＯ８ＦＥＴＭ２１３とインバータ回路ｌＮ
Ｖ２Ｏ１の接続点Ａ２６と電源電圧■ｃｃとの間に負荷
トランジスタとして動作するＰ型ＭＯ８ＦＥＴ Ｍ２
１４を設ける。
ノア回路Ｎ０Ｒ２１は、インバータ回路ｌＮＶ２Ｏ１の
出力信号ＲＤ２と、メモリアレイへの情報の書込み制御
信号ＰＧＭを入力とし、ノア回路Ｎ０Ｒ２１の出力はレ
ベルシフト回路ＬＳ２に入力する。
出力信号ＲＤ２と、メモリアレイへの情報の書込み制御
信号ＰＧＭを入力とし、ノア回路Ｎ０Ｒ２１の出力はレ
ベルシフト回路ＬＳ２に入力する。
レベルシフト回路ＬＳ２においては、Ｐ型Ｍ○５ＦＥＴ
Ｍ２Ｏ１とＮ型ＭＯ８ＦＥＴ Ｍ２Ｏ３、Ｐ型Ｍ
Ｏ８ＦＥＴ Ｍ２Ｏ２とＮ型ＭＯＳＦＥＴ Ｍ２Ｏ
４を直列にそれぞれ接続し、Ｐ型ＭＯＳＦＥＴ Ｍ２
Ｏ１とＭ２Ｏ２のゲートを交差接続し、Ｎ型ＭＯ８ＦＥ
Ｔ Ｍ２Ｏ４のゲートをノア回路Ｎ０Ｒ２１の出力Ａ
２□に、Ｎ型ＭＯＳＦＥＴ Ｍ２Ｏ３のゲートをノア
回路Ｎ０Ｒ２１の出力Ａ２１ノインバ一タ回路ｌＮＶ２
Ｏ４による反転信号Ａ２２を接続し、Ｐ型ＭＯＳＦＥＴ
Ｍ２０２とＮ型ＭＯ８ＦＥＴ Ｍ２Ｏ４のドレインとＰ
型ＭＯ８ＦＥＴ Ｍ２Ｏ１のケートとの接続点Ａ２３
を出力端子とする。
Ｍ２Ｏ１とＮ型ＭＯ８ＦＥＴ Ｍ２Ｏ３、Ｐ型Ｍ
Ｏ８ＦＥＴ Ｍ２Ｏ２とＮ型ＭＯＳＦＥＴ Ｍ２Ｏ
４を直列にそれぞれ接続し、Ｐ型ＭＯＳＦＥＴ Ｍ２
Ｏ１とＭ２Ｏ２のゲートを交差接続し、Ｎ型ＭＯ８ＦＥ
Ｔ Ｍ２Ｏ４のゲートをノア回路Ｎ０Ｒ２１の出力Ａ
２□に、Ｎ型ＭＯＳＦＥＴ Ｍ２Ｏ３のゲートをノア
回路Ｎ０Ｒ２１の出力Ａ２１ノインバ一タ回路ｌＮＶ２
Ｏ４による反転信号Ａ２２を接続し、Ｐ型ＭＯＳＦＥＴ
Ｍ２０２とＮ型ＭＯ８ＦＥＴ Ｍ２Ｏ４のドレインとＰ
型ＭＯ８ＦＥＴ Ｍ２Ｏ１のケートとの接続点Ａ２３
を出力端子とする。
インバータ回路ｌＮＶ２Ｏ２はＮ型ディプリー９３７Ｍ
ＯＳＦＥＴ Ｍ２Ｏ３とＮ型ＭＯＳＦＥＴ Ｍ２Ｏ
６で構成され、Ｎ型ディプリー９３７ＭＯＳＦＥＴ
Ｍ２Ｏ３のトレインは接続点Ａ２３に、Ｎ型ＭＯＳＦＥ
Ｔ Ｍ２Ｏ６は不良アドレス書込み信号Ｒ２１に接続
する。また、インバータ回路ｌＮＶ２Ｏ３はＰ型ＭＯＳ
ＦＥＴ Ｍ２Ｏ７とＮ型ＭＯ８ＦＥＴ Ｍ２Ｏ３で
構成され、その入力はインバータ回路ｌＮＶ２Ｏ２の出
力Ａ２４に、出力はＮ型ＭＯＳＦＥＴ Ｍ２１１のゲ
ートにそれぞれ接続する。
ＯＳＦＥＴ Ｍ２Ｏ３とＮ型ＭＯＳＦＥＴ Ｍ２Ｏ
６で構成され、Ｎ型ディプリー９３７ＭＯＳＦＥＴ
Ｍ２Ｏ３のトレインは接続点Ａ２３に、Ｎ型ＭＯＳＦＥ
Ｔ Ｍ２Ｏ６は不良アドレス書込み信号Ｒ２１に接続
する。また、インバータ回路ｌＮＶ２Ｏ３はＰ型ＭＯＳ
ＦＥＴ Ｍ２Ｏ７とＮ型ＭＯ８ＦＥＴ Ｍ２Ｏ３で
構成され、その入力はインバータ回路ｌＮＶ２Ｏ２の出
力Ａ２４に、出力はＮ型ＭＯＳＦＥＴ Ｍ２１１のゲ
ートにそれぞれ接続する。
Ｎ型ディプリー９３７ＭＯＳＦＥＴ Ｍ２Ｏ９とＭ２
１０は直列に接続し、Ｎ型ディプリー９３７ＭＯＳＦＥ
Ｔ Ｍ２Ｏ９のトレインには書込み電圧■ＰＰを、ゲ
ートにはインバータ回路ｌＮＶ２Ｏ３の出力Ａ２５を接
続し、Ｎ型ディプリー９３７ＭＯ８ＦＥＴ Ｍ２１０
のトレインは電源電圧■ｃｃに、ゲートはインバータ回
路ｌＮＶ２Ｏ２の出力Ａ２４に接続し、Ｎ型ディプリー
ションＭＯ８ＦＥＴ Ｍ２Ｏ９とＭ２１０の接続点は
、Ｎ型ＭＯＳＦＥＴ Ｍ２１２のゲートに接続する。
１０は直列に接続し、Ｎ型ディプリー９３７ＭＯＳＦＥ
Ｔ Ｍ２Ｏ９のトレインには書込み電圧■ＰＰを、ゲ
ートにはインバータ回路ｌＮＶ２Ｏ３の出力Ａ２５を接
続し、Ｎ型ディプリー９３７ＭＯ８ＦＥＴ Ｍ２１０
のトレインは電源電圧■ｃｃに、ゲートはインバータ回
路ｌＮＶ２Ｏ２の出力Ａ２４に接続し、Ｎ型ディプリー
ションＭＯ８ＦＥＴ Ｍ２Ｏ９とＭ２１０の接続点は
、Ｎ型ＭＯＳＦＥＴ Ｍ２１２のゲートに接続する。
本実施例では、不良アドレスを記憶させるためＮ型ＭＯ
ＳＦＥＴ Ｍ２１２に書込みを行なう時には、不良ア
ドレス書込み信号Ｒ２、をハイ・レベルにすると、イン
バータ回路ｌＮＶ２Ｏ２の出力Ａ２４はロウ・レベルに
、インバータ回路ｌＮＶ２Ｏ３の出力Ａ ２５はハイ・
レベル（Ｖｐｐレベル）になり、Ｎ型ＭＯ８ＦＥＴ
Ｍ２１１は導通状態になり、Ｎ型ＭＯＳＦＥＴ Ｍ２
１２のゲートにはＶｐｐが印加されるのて書込みが行な
われる。
ＳＦＥＴ Ｍ２１２に書込みを行なう時には、不良ア
ドレス書込み信号Ｒ２、をハイ・レベルにすると、イン
バータ回路ｌＮＶ２Ｏ２の出力Ａ２４はロウ・レベルに
、インバータ回路ｌＮＶ２Ｏ３の出力Ａ ２５はハイ・
レベル（Ｖｐｐレベル）になり、Ｎ型ＭＯ８ＦＥＴ
Ｍ２１１は導通状態になり、Ｎ型ＭＯＳＦＥＴ Ｍ２
１２のゲートにはＶｐｐが印加されるのて書込みが行な
われる。
次に、メモリアレイの読み出し動作時は、制御信号Ｐ
Ｇ ＩＶＩはハイ・レベルになり、ノア回路Ｎ。
Ｇ ＩＶＩはハイ・レベルになり、ノア回路Ｎ。
Ｒ２１の出力Ａ ２１はロウ・レベル、レベルシフト回
路ＬＳ２の出力はハイ・レベル（読み出し動作時は一般
に書込み電圧■ＰＰは電源電圧■、。の同レベルの電圧
である）となる。
路ＬＳ２の出力はハイ・レベル（読み出し動作時は一般
に書込み電圧■ＰＰは電源電圧■、。の同レベルの電圧
である）となる。
このときには不良アドレス書込み信号Ｒ２□はロウ・レ
ベルとするため、インバータ回路ＩＮ■２０２の出力Ａ
２４はハイ・レベルになり、Ｎ型Ｍ０８ＦＥＴ Ｍ２
１１は非導通状態になり、Ｎ型ＭＯＳＦＥＴ Ｍ２１
２のゲートには電源電圧ＶＣＣか印加され、第１図に示
した実施例と同様に、Ｎ型ＭＯ８ＦＥＴ Ｍ２１２が
書込み状態ならば゛インバータ回路ｌＮＶ２Ｏ１の出力
信号ＲＤ２はロウ・レベル、非書込み状態ならば出力信
号ＲＤ２はハイ・レベルとなる。
ベルとするため、インバータ回路ＩＮ■２０２の出力Ａ
２４はハイ・レベルになり、Ｎ型Ｍ０８ＦＥＴ Ｍ２
１１は非導通状態になり、Ｎ型ＭＯＳＦＥＴ Ｍ２１
２のゲートには電源電圧ＶＣＣか印加され、第１図に示
した実施例と同様に、Ｎ型ＭＯ８ＦＥＴ Ｍ２１２が
書込み状態ならば゛インバータ回路ｌＮＶ２Ｏ１の出力
信号ＲＤ２はロウ・レベル、非書込み状態ならば出力信
号ＲＤ２はハイ・レベルとなる。
次に、メモリアレイの情報を変更するため、紫外線を照
射し、メモリアレイ内のメモリ素子を消去し、その後で
メモリアレイに情報の書込みを行なう場合には、Ｎ型Ｍ
Ｏ８ＦＥＴ Ｍ２１２が書込み状態ならば、上述のよ
うにインバータ回路ｌＮＶ２Ｏ１の出力信号ＲＤ２はロ
ウ・レベルなので、メモリアレイへの書込み動作を制御
する信号と同一の制御信号ＰＧＭかロウ・レベルになれ
ば、ノア回路Ｎ０Ｒ２１の出力はハイ レベルに、レベ
ルシフト回路ＬＳ２の出力はロウ・レベルになり、接続
点Ａ２４の電位はＮ型ディプリー９５２ＭＯＳＦＥＴ
Ｍ２Ｏ３とＮ型ＭＯＳＦＥＴＭ２０４を介し、ロウ・
レベルにディスチャージされ、インバータ回路ｌＮＶ２
Ｏ３の出力はハイ・レベルになることてＮ型ＭＯＳＦＥ
Ｔ Ｍ２１２に書込み動作が行なわれる、 また、Ｎ型ＭＯ８ＦＥＴ Ｍ２１２が非書込み状態な
ら、出力信号ＲＤ２はハイ・レベル、ノア回路Ｎ０Ｒ２
１の出力Ａ ２１はロウ・レベルに、接続点Ａ２ｇはハ
イ・レベルになり、この時、不良アドレス書込み信号Ｒ
２、をロウ レベルに設定することで゛インバータ回ｉ
Ｙ８ Ｉ Ｎ Ｖ ２０２の出力Ａ２４はハイ・レベル
、インバータ回路ｌＮＶ２Ｏ３の出力Ａ２５はロウ・レ
ベルになり、書込み動作は行なわれない。
射し、メモリアレイ内のメモリ素子を消去し、その後で
メモリアレイに情報の書込みを行なう場合には、Ｎ型Ｍ
Ｏ８ＦＥＴ Ｍ２１２が書込み状態ならば、上述のよ
うにインバータ回路ｌＮＶ２Ｏ１の出力信号ＲＤ２はロ
ウ・レベルなので、メモリアレイへの書込み動作を制御
する信号と同一の制御信号ＰＧＭかロウ・レベルになれ
ば、ノア回路Ｎ０Ｒ２１の出力はハイ レベルに、レベ
ルシフト回路ＬＳ２の出力はロウ・レベルになり、接続
点Ａ２４の電位はＮ型ディプリー９５２ＭＯＳＦＥＴ
Ｍ２Ｏ３とＮ型ＭＯＳＦＥＴＭ２０４を介し、ロウ・
レベルにディスチャージされ、インバータ回路ｌＮＶ２
Ｏ３の出力はハイ・レベルになることてＮ型ＭＯＳＦＥ
Ｔ Ｍ２１２に書込み動作が行なわれる、 また、Ｎ型ＭＯ８ＦＥＴ Ｍ２１２が非書込み状態な
ら、出力信号ＲＤ２はハイ・レベル、ノア回路Ｎ０Ｒ２
１の出力Ａ ２１はロウ・レベルに、接続点Ａ２ｇはハ
イ・レベルになり、この時、不良アドレス書込み信号Ｒ
２、をロウ レベルに設定することで゛インバータ回ｉ
Ｙ８ Ｉ Ｎ Ｖ ２０２の出力Ａ２４はハイ・レベル
、インバータ回路ｌＮＶ２Ｏ３の出力Ａ２５はロウ・レ
ベルになり、書込み動作は行なわれない。
なお、第１図に示した実施例では、メモリアレイの読み
出し動作時には、Ｎ型ＭＯＳＦＥＴ Ｍ１Ｏ２のゲー
トには電源電圧■。０が印加され、Ｎ型ディプリー９３
７ＭＯ８ＦＥＴ ＭｌｏｌとＮ型ＭＯＳＦＥＴ Ｍ
１Ｏ２を介し、書込み電圧ＶＰＰから接地電圧■ｓｓに
貫通電流が流れるが、第２図に示した実施例では、レベ
ルシフト回路ＬＳ２を設けることで、この貫通電流をな
くしている。
出し動作時には、Ｎ型ＭＯＳＦＥＴ Ｍ１Ｏ２のゲー
トには電源電圧■。０が印加され、Ｎ型ディプリー９３
７ＭＯ８ＦＥＴ ＭｌｏｌとＮ型ＭＯＳＦＥＴ Ｍ
１Ｏ２を介し、書込み電圧ＶＰＰから接地電圧■ｓｓに
貫通電流が流れるが、第２図に示した実施例では、レベ
ルシフト回路ＬＳ２を設けることで、この貫通電流をな
くしている。
以上説明したように、本発明は、冗長回路の不良アドレ
スを記憶する制御ゲートと浮遊ゲートを有するＭＯＳＦ
ＥＴに対し、メモリアレイの情報を変更するために不揮
発性半導体記憶装置に紫外線を照射しメモリアレイの情
報を消去して、再度情報を書込む時に、ＭＯＳＦＥＴか
書込み状態ならばこのＭＯＳＦＥＴにも自動的に書込み
動作を行なうような構成としたことにより、メモリアレ
イの情報を変更するため紫外線の照射とメモリアレイへ
の情報の書込み動作を繰り返し行なったとしても、不良
アドレスを記憶しているＭＯＳＦＥＴのうち、書込み状
態にあるＭＯＳＦＥＴは、紫外線の照射後に書込み動作
を受けるのて、不良アドレスの情報を保持できる効果が
ある。
スを記憶する制御ゲートと浮遊ゲートを有するＭＯＳＦ
ＥＴに対し、メモリアレイの情報を変更するために不揮
発性半導体記憶装置に紫外線を照射しメモリアレイの情
報を消去して、再度情報を書込む時に、ＭＯＳＦＥＴか
書込み状態ならばこのＭＯＳＦＥＴにも自動的に書込み
動作を行なうような構成としたことにより、メモリアレ
イの情報を変更するため紫外線の照射とメモリアレイへ
の情報の書込み動作を繰り返し行なったとしても、不良
アドレスを記憶しているＭＯＳＦＥＴのうち、書込み状
態にあるＭＯＳＦＥＴは、紫外線の照射後に書込み動作
を受けるのて、不良アドレスの情報を保持できる効果が
ある。
第１図は本発明の第１の実施例、第２図は本発明の第２
の実施例、第３図は従来例、第４図は第１図から第３図
の回路で用いられる浮遊ゲートと制御ゲートを有するＭ
ＯＳＦＥＴの平面図（ａ）およびＡ−Ａ′線断面図（ｂ
）並びに第５図は第１図から第３図の回路で用いられる
浮遊ゲートと制御ゲートを有するＭＯＳＦＥＴの断面図
（ａ）。 シンボル図（ｂ）および′特性図（ｃ）をそれぞれ示す
。
の実施例、第３図は従来例、第４図は第１図から第３図
の回路で用いられる浮遊ゲートと制御ゲートを有するＭ
ＯＳＦＥＴの平面図（ａ）およびＡ−Ａ′線断面図（ｂ
）並びに第５図は第１図から第３図の回路で用いられる
浮遊ゲートと制御ゲートを有するＭＯＳＦＥＴの断面図
（ａ）。 シンボル図（ｂ）および′特性図（ｃ）をそれぞれ示す
。
Claims (1)
- 【特許請求の範囲】 制御ゲートと浮遊ゲートを有し、浮遊ゲートに電荷を
取り込むことによって情報を記憶する不揮発性半導体記
憶素子から成るメモリアレイに対するメモリ素子入換制
御回路において、 前記不揮発性半導体記憶素子と同構造を有するＭＯＳＦ
ＥＴと、 該ＭＯＳＦＥＴに記憶されている情報により出力信号が
変化する制御回路と、 前記メモリアレイの情報の書込み動作時に前記出力信号
に応答して前記ＭＯＳＦＥＴに情報の再書込み動作を行
う書込回路 とを設けたことを特徴とし、前記メモリアレイに欠陥が
あるときには当該メモリ素子を冗長メモリ素子と入れ換
えられるようにしたメモリ素子入換制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11971887A JPH0668917B2 (ja) | 1987-05-15 | 1987-05-15 | メモリ素子入換制御回路 |
| US07/194,615 US4947378A (en) | 1987-05-15 | 1988-05-16 | Memory element exchange control circuit capable of automatically refreshing a defective address |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11971887A JPH0668917B2 (ja) | 1987-05-15 | 1987-05-15 | メモリ素子入換制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63283000A true JPS63283000A (ja) | 1988-11-18 |
| JPH0668917B2 JPH0668917B2 (ja) | 1994-08-31 |
Family
ID=14768394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11971887A Expired - Lifetime JPH0668917B2 (ja) | 1987-05-15 | 1987-05-15 | メモリ素子入換制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4947378A (ja) |
| JP (1) | JPH0668917B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04159696A (ja) * | 1990-10-22 | 1992-06-02 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5077738A (en) * | 1988-12-30 | 1991-12-31 | Intel Corporation | Test mode enable scheme for memory |
| FR2659166A1 (fr) * | 1990-03-05 | 1991-09-06 | Sgs Thomson Microelectronics | Circuit memoire avec element de memorisation de selection de lignes de mot pour un effacement d'un bloc d'informations. |
| US5086410A (en) * | 1990-09-14 | 1992-02-04 | National Semiconductor Corporation | Non-erasable eprom cell for redundancy circuit |
| US5325333A (en) * | 1991-12-27 | 1994-06-28 | Nec Corporation | Semiconductor memory device |
| US5618742A (en) * | 1992-01-22 | 1997-04-08 | Macronix Internatioal, Ltd. | Method of making flash EPROM with conductive sidewall spacer contacting floating gate |
| EP1032034A1 (en) * | 1992-01-22 | 2000-08-30 | Macronix International Co., Ltd. | Method of making memory device |
| US5526307A (en) * | 1992-01-22 | 1996-06-11 | Macronix International Co., Ltd. | Flash EPROM integrated circuit architecture |
| EP0657814B1 (en) * | 1993-12-07 | 1999-03-17 | STMicroelectronics S.r.l. | Redundancy circuitry for a semiconductor memory device |
| JP3474614B2 (ja) * | 1993-12-14 | 2003-12-08 | マクロニクス インターナショナル カンパニイ リミテッド | 不揮発性半導体メモリ装置及びその動作方法 |
| JP2914171B2 (ja) * | 1994-04-25 | 1999-06-28 | 松下電器産業株式会社 | 半導体メモリ装置およびその駆動方法 |
| EP0830684B1 (en) * | 1995-06-07 | 2004-08-25 | Macronix International Co., Ltd. | Automatic programming algorithm for page mode flash memory with variable programming pulse height and pulse width |
| US6072713A (en) * | 1998-02-04 | 2000-06-06 | Vlsi Technology, Inc. | Data storage circuit using shared bit line and method therefor |
| US6021064A (en) * | 1998-02-04 | 2000-02-01 | Vlsi Technology, Inc. | Layout for data storage circuit using shared bit line and method therefor |
| FR2786911A1 (fr) * | 1998-12-02 | 2000-06-09 | St Microelectronics Sa | Memoire eeprom securisee comportant des moyens de detection d'effacement par uv |
| US7361192B2 (en) * | 2005-04-22 | 2008-04-22 | Doty Keith L | Spinal disc prosthesis and methods of use |
| US7799080B2 (en) * | 2005-04-22 | 2010-09-21 | Doty Keith L | Spinal disc prosthesis and methods of use |
| US8226724B2 (en) * | 2009-06-18 | 2012-07-24 | Doty Keith L | Intervertebral spinal disc prosthesis |
| CN109614275B (zh) * | 2018-12-12 | 2022-06-14 | 上海华力集成电路制造有限公司 | 冗余修正电路及应用其的冗余修正方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4218764A (en) * | 1978-10-03 | 1980-08-19 | Matsushita Electric Industrial Co., Ltd. | Non-volatile memory refresh control circuit |
| US4292676A (en) * | 1978-11-15 | 1981-09-29 | Lockheed Electronics Co., Inc. | Refresh cycle minimizer in a dynamic semiconductor memory |
| US4360903A (en) * | 1980-09-10 | 1982-11-23 | Mostek Corporation | Clocking system for a self-refreshed dynamic memory |
| US4519050A (en) * | 1982-06-17 | 1985-05-21 | Intel Corporation | Radiation shield for an integrated circuit memory with redundant elements |
| JPS593795A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体記憶装置 |
| JPS595497A (ja) * | 1982-07-02 | 1984-01-12 | Hitachi Ltd | 半導体ｒｏｍ |
| US4745582A (en) * | 1984-10-19 | 1988-05-17 | Fujitsu Limited | Bipolar-transistor type random access memory device having redundancy configuration |
-
1987
- 1987-05-15 JP JP11971887A patent/JPH0668917B2/ja not_active Expired - Lifetime
-
1988
- 1988-05-16 US US07/194,615 patent/US4947378A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04159696A (ja) * | 1990-10-22 | 1992-06-02 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4947378A (en) | 1990-08-07 |
| JPH0668917B2 (ja) | 1994-08-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63283000A (ja) | メモリ素子入換制御回路 | |
| US6480415B2 (en) | Nonvolatile semiconductor memory device | |
| KR910000918B1 (ko) | 불휘발성 반도체메모리 | |
| Frohman-Bentchkowsky | A fully decoded 2048-bit electrically programmable FAMOS read-only memory | |
| JPS599440Y2 (ja) | 半導体メモリ素子 | |
| US5191551A (en) | Non-volatile semiconductor memory device with transistor paralleling floating gate transistor | |
| JPS6366071B2 (ja) | ||
| KR900009176B1 (ko) | 불휘발성 반도체메모리 | |
| KR900000586B1 (ko) | 리드 온리 메모리(Read Only Memory)회로 | |
| JP2580752B2 (ja) | 不揮発性半導体記憶装置 | |
| KR100506978B1 (ko) | 휘발성 반도체 메모리의 제조공정에서 제조된 불휘발성메모리 셀 트랜지스터를 퓨즈소자로서 갖는 반도체 집적회로장치 | |
| TW420806B (en) | Non-volatile semiconductor memory device | |
| JPH0314272A (ja) | 不揮発性半導体記憶装置 | |
| JPS596581A (ja) | 半導体不揮発性記憶装置 | |
| JPH0640589B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3957561B2 (ja) | 半導体装置 | |
| JPS6254962A (ja) | トランジスタ | |
| JP2004349355A (ja) | 半導体記憶装置、その冗長回路及び携帯電子機器 | |
| JP2986570B2 (ja) | 半導体記憶装置 | |
| JP3020561B2 (ja) | 半導体記憶装置 | |
| JPH03101168A (ja) | 半導体不揮発性メモリ | |
| JPS638627B2 (ja) | ||
| JP2667444B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2002222879A (ja) | 不揮発性メモリアレイ | |
| JP2723247B2 (ja) | 不揮発性半導体メモリ装置 |