JPS638627B2 - - Google Patents
Info
- Publication number
- JPS638627B2 JPS638627B2 JP8200682A JP8200682A JPS638627B2 JP S638627 B2 JPS638627 B2 JP S638627B2 JP 8200682 A JP8200682 A JP 8200682A JP 8200682 A JP8200682 A JP 8200682A JP S638627 B2 JPS638627 B2 JP S638627B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- transistors
- information
- field effect
- written
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 80
- 239000004065 semiconductor Substances 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 9
- 239000011159 matrix material Substances 0.000 claims description 7
- 230000005669 field effect Effects 0.000 claims 6
- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical compound NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 description 21
- 238000010586 diagram Methods 0.000 description 5
- 239000000872 buffer Substances 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000001678 irradiating effect Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
この発明は、電気的に情報の書込みおよび読出
しができ、かつ紫外線照射によつて書込まれた情
報を消去することが可能な紫外線照射消去型の半
導体不揮発性記憶装置に関するものである。
しができ、かつ紫外線照射によつて書込まれた情
報を消去することが可能な紫外線照射消去型の半
導体不揮発性記憶装置に関するものである。
紫外線照射消去型半導体不揮発性記憶装置は、
FAMOS（Flooting Gate Avalanche Injection
MOS）トランジスタをメモリトランジスタとし
て有するEPROM（Erasable and
Programmable Read Only Memory）であり、
近年その利用度が非常に高まつている。
FAMOS（Flooting Gate Avalanche Injection
MOS）トランジスタをメモリトランジスタとし
て有するEPROM（Erasable and
Programmable Read Only Memory）であり、
近年その利用度が非常に高まつている。
第１図に、従来用いられているこの種の装置を
示す。即ち、同図はＮチヤネルのFAMOS型不揮
発性記憶素子の断面図であり、同図において、１
はＰ型シリコン基板、２はドレイン側Ｎ型不純物
拡散領域（以下ドレインという）、３はソース側
Ｎ型不純物拡散領域（以下ソースという）、４は
基板１の上に形成された第１の導電層からなる浮
遊ゲート、５は浮遊ゲート４の上に形成された第
２の導電層からなる制御ゲートであり、浮遊ゲー
ト４および制御ゲート５は周囲を絶縁体６により
覆われている。なお、図上省略したが、ドレイン
２、ソース３および制御ゲート５は、それぞれ外
部と電気的に接続されるようになつている。ま
た、７は紫外線を示す。ここで紫外線とは、いわ
ゆる紫外線およびそれに近い波長の光を含めてい
うものとする。
示す。即ち、同図はＮチヤネルのFAMOS型不揮
発性記憶素子の断面図であり、同図において、１
はＰ型シリコン基板、２はドレイン側Ｎ型不純物
拡散領域（以下ドレインという）、３はソース側
Ｎ型不純物拡散領域（以下ソースという）、４は
基板１の上に形成された第１の導電層からなる浮
遊ゲート、５は浮遊ゲート４の上に形成された第
２の導電層からなる制御ゲートであり、浮遊ゲー
ト４および制御ゲート５は周囲を絶縁体６により
覆われている。なお、図上省略したが、ドレイン
２、ソース３および制御ゲート５は、それぞれ外
部と電気的に接続されるようになつている。ま
た、７は紫外線を示す。ここで紫外線とは、いわ
ゆる紫外線およびそれに近い波長の光を含めてい
うものとする。
上記構成において、浮遊ゲート４に電子を充電
することを情報の書込みといい、その電子を放出
することを消去という。書込みは、ドレイン２と
制御ゲート５に高電圧を印加し、チヤネル領域で
発生した高エネルギ電子を絶縁体６のエネルギ・
ギヤツプを越えて浮遊ゲート４に到達させ、浮遊
ゲート４を帯電させることにより行なわれるる。
これに対し消去は、紫外線７を照射することによ
り浮遊ゲート４から基板１に光電流を流し、浮遊
ゲート４の中の電荷を放電することにより行なわ
れるが、従来のEPROMにおいては、第１図に示
したような１ビツトのメモリトランジスタが１チ
ツツプ上に集積されており、「消去」はこのICパ
ツケージに設けた紫外線透過ガラス等よりなる窓
から紫外線を照射することにより行なうためにチ
ツプ上の全トランジスタの情報、即ち全ビツトの
情報が消去されてしまう。
することを情報の書込みといい、その電子を放出
することを消去という。書込みは、ドレイン２と
制御ゲート５に高電圧を印加し、チヤネル領域で
発生した高エネルギ電子を絶縁体６のエネルギ・
ギヤツプを越えて浮遊ゲート４に到達させ、浮遊
ゲート４を帯電させることにより行なわれるる。
これに対し消去は、紫外線７を照射することによ
り浮遊ゲート４から基板１に光電流を流し、浮遊
ゲート４の中の電荷を放電することにより行なわ
れるが、従来のEPROMにおいては、第１図に示
したような１ビツトのメモリトランジスタが１チ
ツツプ上に集積されており、「消去」はこのICパ
ツケージに設けた紫外線透過ガラス等よりなる窓
から紫外線を照射することにより行なうためにチ
ツプ上の全トランジスタの情報、即ち全ビツトの
情報が消去されてしまう。
なお、書込まれた情報の読出しは、浮遊ゲート
４の中の電荷の有無でメモリトランジスタのしき
い値が異なり、それによつてドレイン・ソース間
を流れる電流量が変わることを利用して、この電
流をセンスアンプで増幅し“１”か“０”かの区
別をすることによつて行なわれる。
４の中の電荷の有無でメモリトランジスタのしき
い値が異なり、それによつてドレイン・ソース間
を流れる電流量が変わることを利用して、この電
流をセンスアンプで増幅し“１”か“０”かの区
別をすることによつて行なわれる。
このように、従来の紫外線照射消去型EPROM
は、利用者が１ビツトもしくは数10ビツトだけを
書換えたい場合であつても、またどうしても消去
したくない情報エリアが混在する場合にも、情報
の書換えを行うためには全ビツトを消去しなけれ
ばならないという欠点があつた。
は、利用者が１ビツトもしくは数10ビツトだけを
書換えたい場合であつても、またどうしても消去
したくない情報エリアが混在する場合にも、情報
の書換えを行うためには全ビツトを消去しなけれ
ばならないという欠点があつた。
この発明は、以上のような状況に鑑みてなされ
たものであり、その目的は、紫外線の照射にかか
わらず情報の保存が可能なメモリエリアを有する
紫外線照射消去型の半導体不揮発性記憶装置を提
供することにある。
たものであり、その目的は、紫外線の照射にかか
わらず情報の保存が可能なメモリエリアを有する
紫外線照射消去型の半導体不揮発性記憶装置を提
供することにある。
このような目的を達成するために、この発明
は、マトリクス状に配列したFAMOSトランジス
タの少なくとも１個を紫外線を透過させない遮蔽
膜で覆つたものである。以下、実施例を用いて本
発明を詳細に説明する。
は、マトリクス状に配列したFAMOSトランジス
タの少なくとも１個を紫外線を透過させない遮蔽
膜で覆つたものである。以下、実施例を用いて本
発明を詳細に説明する。
第２図は、この発明の記憶装置を構成するＮチ
ヤネルFAMOSメモリトランジスタの一例を示す
断面図であり、第１図と同一部分は同一記号を用
いてその詳細説明は省略する。第２図において、
８はアルミニウムもしくはモリブデン等の金属か
らなる遮蔽膜であり、これによりトランジスタ領
域を覆つて紫外線７が侵入できないようにしてあ
る。
ヤネルFAMOSメモリトランジスタの一例を示す
断面図であり、第１図と同一部分は同一記号を用
いてその詳細説明は省略する。第２図において、
８はアルミニウムもしくはモリブデン等の金属か
らなる遮蔽膜であり、これによりトランジスタ領
域を覆つて紫外線７が侵入できないようにしてあ
る。
第３図は、同じくこの発明の記憶装置を構成す
るＮチヤネルFAMOSメモリトランジスタの他の
例を示す断面図であり、第２図と同一部分は同一
記号を用いてその詳細説明を省略する。即ち第３
図において、金属からなる遮蔽膜８でトランジス
タ領域を覆つたことは第２図と同様であるが、Ｐ
型シリコン基板１との接触面に同じく紫外線を遮
蔽する絶縁物からなる遮蔽膜９を介在させたもの
である。このように絶縁性の遮蔽膜９を介在させ
ることにより、基板１と導電性の遮蔽膜９との間
に電流が流れて雑音の原因となるおそれを回避す
ることができる。
るＮチヤネルFAMOSメモリトランジスタの他の
例を示す断面図であり、第２図と同一部分は同一
記号を用いてその詳細説明を省略する。即ち第３
図において、金属からなる遮蔽膜８でトランジス
タ領域を覆つたことは第２図と同様であるが、Ｐ
型シリコン基板１との接触面に同じく紫外線を遮
蔽する絶縁物からなる遮蔽膜９を介在させたもの
である。このように絶縁性の遮蔽膜９を介在させ
ることにより、基板１と導電性の遮蔽膜９との間
に電流が流れて雑音の原因となるおそれを回避す
ることができる。
第４図は、半導体チツプに紫外線で消去されな
いFAMOSトランジスタメモリと紫外線で消去さ
れるFAMOSトランジスタメモリとを混在させた
メモリを備えたこの発明の一実施例を示すブロツ
ク図である。同図において、メモリ１１は、アド
レス入力がA0〜A10の11本でありかつデータ入出
力端子１２が１本であるから、211×１＝2048ビ
ツトのメモリ容量を有する。アドレス入力信号
A0〜A10で定められた信号は、アドレス入力バツ
フア１３，１４を介して行アドレスデコーダ１５
および列アドレスデコーダ１６に入力され、デコ
ードされて、メモリ１１のうち容量１ビツトの所
定のメモリアドレスを選択する。マトリクス状に
配列されたFAMOSトランジスタメモリからなる
メモリ１１は、紫外線照射により消去可能な通常
のFAMOSメモリトランジスタからなる第１のメ
モリエリア１１ａと、紫外線遮蔽膜を設けて紫外
線による消去を不可能としたFAMOSメモリトラ
ンジスタからなる第２のメモリエリア１１ｂ（斜
線部分）とからなり、両エリアは互いにその列ア
ドレスを異にしている。
いFAMOSトランジスタメモリと紫外線で消去さ
れるFAMOSトランジスタメモリとを混在させた
メモリを備えたこの発明の一実施例を示すブロツ
ク図である。同図において、メモリ１１は、アド
レス入力がA0〜A10の11本でありかつデータ入出
力端子１２が１本であるから、211×１＝2048ビ
ツトのメモリ容量を有する。アドレス入力信号
A0〜A10で定められた信号は、アドレス入力バツ
フア１３，１４を介して行アドレスデコーダ１５
および列アドレスデコーダ１６に入力され、デコ
ードされて、メモリ１１のうち容量１ビツトの所
定のメモリアドレスを選択する。マトリクス状に
配列されたFAMOSトランジスタメモリからなる
メモリ１１は、紫外線照射により消去可能な通常
のFAMOSメモリトランジスタからなる第１のメ
モリエリア１１ａと、紫外線遮蔽膜を設けて紫外
線による消去を不可能としたFAMOSメモリトラ
ンジスタからなる第２のメモリエリア１１ｂ（斜
線部分）とからなり、両エリアは互いにその列ア
ドレスを異にしている。
従つて、列アドレス入力信号を“Ｈ”もしくは
“Ｌ”のいずれかにすることにより、どちらか一
方のメモリエリアを選択することができる。
“Ｌ”のいずれかにすることにより、どちらか一
方のメモリエリアを選択することができる。
他方、メモリ１１は、センスアンプを含むリー
ド・ライトコントロール回路１７に接続されてお
り、リード・ライト信号端子１８に入力されるリ
ード・ライト信号により書込みモードか読出しモ
ードかが選択され、バツフアを含むデータ入出力
回路１９を介してデータ入出力端子１２と接続さ
れる。
ド・ライトコントロール回路１７に接続されてお
り、リード・ライト信号端子１８に入力されるリ
ード・ライト信号により書込みモードか読出しモ
ードかが選択され、バツフアを含むデータ入出力
回路１９を介してデータ入出力端子１２と接続さ
れる。
上記構成において、先ず、アドレス入力A0〜
A10のいずれかを設定し、データ入出力端子１２
から任意のデータ“１”または“０”を入力し、
リード・ライト信号をライトモードにすることに
より所定のメモリアドレスに任意のデータ“１”
または“０”が書込まれる。
A10のいずれかを設定し、データ入出力端子１２
から任意のデータ“１”または“０”を入力し、
リード・ライト信号をライトモードにすることに
より所定のメモリアドレスに任意のデータ“１”
または“０”が書込まれる。
読出すときには、アドレス入力A0〜A11を設定
し、リード・ライト信号をリードモードにするこ
とにより、所定のメモリアドレスから書込まれた
データを示す“１”か“０”かの信号が、センス
アンプおよび出力バツフアを介してデータ入出力
端子１２に出力される。
し、リード・ライト信号をリードモードにするこ
とにより、所定のメモリアドレスから書込まれた
データを示す“１”か“０”かの信号が、センス
アンプおよび出力バツフアを介してデータ入出力
端子１２に出力される。
次に消去は、紫外線を照射することにより行な
うが、本実施例では、紫外線で消去されるのは従
来のFAMOSメモリトランジスタ群からなるメモ
リエリア１１ａのみであり、遮蔽膜を設けた
FAMOSメモリトランジスタ群からなるメモリエ
リア１１ｂは消去されずに書込まれたデータを保
持する。即ち、この紫外線で消去されないメモリ
エリア１１ｂは、一度書込みが行なわれるとメモ
リエリア１１ａにおける書換えにかかわらず初期
の書込まれた情報を記憶しているということにな
り、「ヒユーズ、ROM」と同様な働きをする。
従つて、消去を必要としない確定された情報をこ
のメモリエリア１１ｂに書込むことにより、予期
しない紫外線の照射あるいは利用者の誤動作によ
る紫外線の照射があつた場合などの情報消失を防
止することができる。
うが、本実施例では、紫外線で消去されるのは従
来のFAMOSメモリトランジスタ群からなるメモ
リエリア１１ａのみであり、遮蔽膜を設けた
FAMOSメモリトランジスタ群からなるメモリエ
リア１１ｂは消去されずに書込まれたデータを保
持する。即ち、この紫外線で消去されないメモリ
エリア１１ｂは、一度書込みが行なわれるとメモ
リエリア１１ａにおける書換えにかかわらず初期
の書込まれた情報を記憶しているということにな
り、「ヒユーズ、ROM」と同様な働きをする。
従つて、消去を必要としない確定された情報をこ
のメモリエリア１１ｂに書込むことにより、予期
しない紫外線の照射あるいは利用者の誤動作によ
る紫外線の照射があつた場合などの情報消失を防
止することができる。
また、このように消去可能なメモリと消去不能
なメモリとをそれぞれ特定エリアにまとめて設け
ることは、分散して設ける場合に対して遮蔽膜を
形成し易い利点がある。
なメモリとをそれぞれ特定エリアにまとめて設け
ることは、分散して設ける場合に対して遮蔽膜を
形成し易い利点がある。
なお、上述した実施例においてはFAMOSトラ
ンジスタメモリを10行２列のマトリクス構成と
し、列アドレス信号A10によつて消去可能なエリ
アと消去不能なエリアとを選別できるようにした
が、これに限らず、いかなる行または列のアドレ
ス入力信号によつて選別できるように構成しても
良いことは勿論である。
ンジスタメモリを10行２列のマトリクス構成と
し、列アドレス信号A10によつて消去可能なエリ
アと消去不能なエリアとを選別できるようにした
が、これに限らず、いかなる行または列のアドレ
ス入力信号によつて選別できるように構成しても
良いことは勿論である。
第５図は、この発明の他の実施例を示すブロツ
ク図である。本実施例は、メモリ２０を、それぞ
れデータ入出力回路２１，２２を介してデータ入
出力端子２３，２４に接続された２つのメモリエ
リア２０ａ，２０ｂに区分し、第１のメモリエリ
ア２０ａを通常の紫外線照射で消去可能な
FAMOSトランジスタメモリで、第２のメモリエ
リア２０ｂを遮蔽膜を設けて消去不能にした
FAMOSトランジスタメモリで構成したものであ
る。このような構成にすることにより利用者は、
データ入出力端子２３からデータ入出力回路２１
およびリード・ライトコントロール回路２５を介
して消去を必要としない確定された情報をメモリ
エリア２０ｂに、またデータ入出力端子２４から
データ入出力回路２２およびリード・ライトコン
トロール回路２６を介してその他の情報をメモリ
エリア２０ａにと、区分して記憶させることがで
きる。
ク図である。本実施例は、メモリ２０を、それぞ
れデータ入出力回路２１，２２を介してデータ入
出力端子２３，２４に接続された２つのメモリエ
リア２０ａ，２０ｂに区分し、第１のメモリエリ
ア２０ａを通常の紫外線照射で消去可能な
FAMOSトランジスタメモリで、第２のメモリエ
リア２０ｂを遮蔽膜を設けて消去不能にした
FAMOSトランジスタメモリで構成したものであ
る。このような構成にすることにより利用者は、
データ入出力端子２３からデータ入出力回路２１
およびリード・ライトコントロール回路２５を介
して消去を必要としない確定された情報をメモリ
エリア２０ｂに、またデータ入出力端子２４から
データ入出力回路２２およびリード・ライトコン
トロール回路２６を介してその他の情報をメモリ
エリア２０ａにと、区分して記憶させることがで
きる。
なお、上述した実施例は、２つのデータ入出力
端子と、それぞれに対応した２つのメモリエリア
を有する例であるが、より多数のデータ入出力端
子とそれに対応するメモリエリアとがある場合に
は、それらのうちいずれか複数のメモリエリアを
消去不能なFAMOSトランジスタメモリで構成す
るようにしても良いことは勿論である。
端子と、それぞれに対応した２つのメモリエリア
を有する例であるが、より多数のデータ入出力端
子とそれに対応するメモリエリアとがある場合に
は、それらのうちいずれか複数のメモリエリアを
消去不能なFAMOSトランジスタメモリで構成す
るようにしても良いことは勿論である。
第６図は、この発明の更に他の実施例を示すブ
ロツク図である。本実施例では、メモリを第１の
メモリエリア２７ａ〜２７ｃと第２のメモリエリ
ア２７ｄとに区分し、第２のメモリエリア２７ａ
のみを遮蔽膜を設けて消去不能なFAMOSトラン
ジスタメモリによつて構成したが、この第２のメ
モリエリア２７ｄは、特定の列アドレスを有し、
しかも特定のデータ入出力端子に対応している。
ロツク図である。本実施例では、メモリを第１の
メモリエリア２７ａ〜２７ｃと第２のメモリエリ
ア２７ｄとに区分し、第２のメモリエリア２７ａ
のみを遮蔽膜を設けて消去不能なFAMOSトラン
ジスタメモリによつて構成したが、この第２のメ
モリエリア２７ｄは、特定の列アドレスを有し、
しかも特定のデータ入出力端子に対応している。
以上説明したように、この発明によれば、マト
リクス状に配列したFAMOSメモリトランジスタ
の一部を紫外線を透過させない遮蔽膜で覆つたこ
とにより、その部分においては紫外線の照射にか
かわらず一旦書込まれた情報が保存される。従つ
て、確定された情報をこの領域に記憶させること
により、予期しない、あるいは他の部分の書換え
に伴う紫外線の照射による情報の消失を防ぐこと
ができる。また、メモリ領域を通常のFAMOSメ
モリトランジスタからなる領域と遮蔽膜を設けた
FAMOSメモリトランジスタからなる領域とに区
分し、それぞれ特定の行または列アドレスを割当
てることにより、特定のアドレス入力信号によつ
ていずれかの領域に属するメモリ群を選択するこ
とが可能となる。更に、通常のFAMOSメモリト
ランジスタからなる領域と遮蔽膜を有する
FAMOSメモリトランジスタからなる領域とをそ
れぞれ特定のデータ入出力端子に対応させること
により、各領域に属するメモリトランジスタ群に
対し、それぞれ別のデータ入出力端子を通じて情
報の書込みおよび読出しを行なうことができる。
リクス状に配列したFAMOSメモリトランジスタ
の一部を紫外線を透過させない遮蔽膜で覆つたこ
とにより、その部分においては紫外線の照射にか
かわらず一旦書込まれた情報が保存される。従つ
て、確定された情報をこの領域に記憶させること
により、予期しない、あるいは他の部分の書換え
に伴う紫外線の照射による情報の消失を防ぐこと
ができる。また、メモリ領域を通常のFAMOSメ
モリトランジスタからなる領域と遮蔽膜を設けた
FAMOSメモリトランジスタからなる領域とに区
分し、それぞれ特定の行または列アドレスを割当
てることにより、特定のアドレス入力信号によつ
ていずれかの領域に属するメモリ群を選択するこ
とが可能となる。更に、通常のFAMOSメモリト
ランジスタからなる領域と遮蔽膜を有する
FAMOSメモリトランジスタからなる領域とをそ
れぞれ特定のデータ入出力端子に対応させること
により、各領域に属するメモリトランジスタ群に
対し、それぞれ別のデータ入出力端子を通じて情
報の書込みおよび読出しを行なうことができる。
第１図は従来の半導体不揮発性記憶装置を構成
する記憶素子の一例を示す断面図、第２図はこの
発明に係る半導体不揮発性記憶装置を構成する記
憶素子の一例を示す断面図、第３図は同じくこの
発明に係る半導体不揮発性記憶装置を構成する記
憶素子の他の構成例を示す断面図、第４図はこの
発明の一実施例を示すブロツク図、第５図および
第６図はそれぞれこの発明の他の実施例を示すブ
ロツク図である。 １…Ｐ型シリコン基板、４…浮遊ゲート、５…
制御ゲート、６…絶縁体、７…紫外線、８，９…
遮蔽膜、１１，２０，２７…メモリ、１１ａ，２
０ａ，２７ａ，２７ｂ，２７ｃ…消去可能な第１
のメモリエリア、１１ｂ，２０ｂ，２７ｂ…消去
不能な第２のメモリエリア、１２，２３，２４…
データ入出力端子、１３，１４…アドレス入力バ
ツフア、１５…行アドレスデコーダ、１６…列ア
ドレスデコーダ。
する記憶素子の一例を示す断面図、第２図はこの
発明に係る半導体不揮発性記憶装置を構成する記
憶素子の一例を示す断面図、第３図は同じくこの
発明に係る半導体不揮発性記憶装置を構成する記
憶素子の他の構成例を示す断面図、第４図はこの
発明の一実施例を示すブロツク図、第５図および
第６図はそれぞれこの発明の他の実施例を示すブ
ロツク図である。 １…Ｐ型シリコン基板、４…浮遊ゲート、５…
制御ゲート、６…絶縁体、７…紫外線、８，９…
遮蔽膜、１１，２０，２７…メモリ、１１ａ，２
０ａ，２７ａ，２７ｂ，２７ｃ…消去可能な第１
のメモリエリア、１１ｂ，２０ｂ，２７ｂ…消去
不能な第２のメモリエリア、１２，２３，２４…
データ入出力端子、１３，１４…アドレス入力バ
ツフア、１５…行アドレスデコーダ、１６…列ア
ドレスデコーダ。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に絶縁された電荷蓄積可能な浮
遊ゲートと制御ゲートとを備えかつ電気的に情報
の書込みが可能であると共に書込まれた情報の消
去が紫外線照射によつて可能な電界効果メモリト
ランジスタをマトリクス状に配列してなる記憶素
子を有する紫外線照射消去型の半導体不揮発性記
憶装置において、上記電界効果メモリトランジス
タの少なくとも１個を紫外線を透過させない遮蔽
膜で覆つたことを特徴とする半導体不揮発性記憶
装置。 ２ 半導体基板上に絶縁された電荷蓄積可能な浮
遊ゲートと制御ゲートとを備えかつ電気的に情報
の書込みが可能であると共に書込まれた情報の消
去が紫外線照射によつて可能な電界効果メモリト
ランジスタをマトリクス状に配列してなる記憶素
子を有する紫外線照射消去型の半導体不揮発性記
憶装置において、上記電界効果メモリトランジス
タのうち特定の行アドレスまたは列アドレスを有
するメモリエリアに属するメモリトランジスタ群
を紫外線を透過させない遮蔽膜で覆い、アドレス
制御回路に入力される特定のアドレス入力信号に
より遮蔽膜で覆つたメモリトランジスタ群または
その他のトランジスタ群のいずれかを選択し得る
ようにした半導体不揮発性記憶装置。 ３ 半導体基板上に絶縁された電荷蓄積可能な浮
遊ゲートと制御ゲートとを備えかつ電気的に情報
の書込みが可能であると共に書込まれた情報の消
去が紫外線照射によつて可能な電界効果メモリト
ランジスタをマトリクス状に配列してなる記憶素
子を有する紫外線照射消去型の半導体不揮発性記
憶装置において、それぞれ上記記憶素子の特定の
メモリエリアに対応する複数のデータ入出力端子
を備え、上記電界効果メモリトランジスタのうち
特定のデータ入出力端子に対応するメモリエリア
に属するトランジスタ群を紫外線を透過させない
遮蔽膜で覆つたことを特徴とする半導体不揮発性
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57082006A JPS58197777A (ja) | 1982-05-12 | 1982-05-12 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57082006A JPS58197777A (ja) | 1982-05-12 | 1982-05-12 | 半導体不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58197777A JPS58197777A (ja) | 1983-11-17 |
| JPS638627B2 true JPS638627B2 (ja) | 1988-02-23 |
Family
ID=13762434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57082006A Granted JPS58197777A (ja) | 1982-05-12 | 1982-05-12 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58197777A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS616868A (ja) * | 1984-06-20 | 1986-01-13 | Nec Corp | Ｍｉｓ型電界効果半導体装置 |
| JPS62143476A (ja) * | 1985-12-18 | 1987-06-26 | Fujitsu Ltd | 半導体記憶装置 |
| JPH061840B2 (ja) * | 1987-07-08 | 1994-01-05 | 日本電気株式会社 | 光遮へい型ｕｐｒｏｍ |
| JPH0777239B2 (ja) * | 1988-09-22 | 1995-08-16 | 日本電気株式会社 | 浮遊ゲート型不揮発性半導体記憶装置 |
| US7311385B2 (en) | 2003-11-12 | 2007-12-25 | Lexmark International, Inc. | Micro-fluid ejecting device having embedded memory device |
-
1982
- 1982-05-12 JP JP57082006A patent/JPS58197777A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58197777A (ja) | 1983-11-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6269021B1 (en) | Memory cell of nonvolatile semiconductor memory device | |
| JP4335659B2 (ja) | 不揮発性半導体記憶装置 | |
| US8325522B2 (en) | Memory array of floating gate-based non-volatile memory cells | |
| US5034926A (en) | Non-volatile semiconductor memory | |
| EP0440265B1 (en) | Nonvolatile semiconductor memory device | |
| US7688627B2 (en) | Flash memory array of floating gate-based non-volatile memory cells | |
| US4169291A (en) | Eprom using a V-MOS floating gate memory cell | |
| JP2624864B2 (ja) | 不揮発性半導体メモリ | |
| JPH1093058A (ja) | フラッシュメモリ装置 | |
| US8400840B2 (en) | NAND memory device and programming methods | |
| JP2647101B2 (ja) | 不揮発性半導体メモリ装置 | |
| US5291046A (en) | Semiconductor memory device | |
| JPS596581A (ja) | 半導体不揮発性記憶装置 | |
| JPS638627B2 (ja) | ||
| JP3197119B2 (ja) | 不揮発性半導体記憶装置 | |
| JPS62219296A (ja) | 半導体集積回路装置 | |
| US6545913B2 (en) | Memory cell of nonvolatile semiconductor memory device | |
| JP2723247B2 (ja) | 不揮発性半導体メモリ装置 | |
| JPH0963283A (ja) | 半導体不揮発性メモリ素子およびその使用方法 | |
| JP2725086B2 (ja) | 不揮発性半導体記憶装置の消去方法 | |
| KR950010593Y1 (ko) | 오기록 방지기능을 갖춘 불휘발성 반도체기억장치 | |
| JPH05129624A (ja) | 半導体記憶装置 | |
| JP3146528B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH07105451B2 (ja) | 不揮発性半導体メモリ | |
| JPS6038798B2 (ja) | 不揮発性半導体メモリ回路 |