JPH061840B2 - 光遮へい型ｕｐｒｏｍ - Google Patents
光遮へい型ｕｐｒｏｍInfo
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- JPH061840B2 JPH061840B2 JP62171511A JP17151187A JPH061840B2 JP H061840 B2 JPH061840 B2 JP H061840B2 JP 62171511 A JP62171511 A JP 62171511A JP 17151187 A JP17151187 A JP 17151187A JP H061840 B2 JPH061840 B2 JP H061840B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7886—Hot carrier produced by avalanche breakdown of a PN junction, e.g. FAMOS
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特に光を照射しても記
憶内容が変化しないＰＲＯＭ、すなわちＵＰＲＯＭ（ア
ンイレーザブルＰＲＯＭ（Ｕｎｅｒａｓａｂｌｅ ＰＲ
ＯＭ）の構造に係わり、詳しくは信頼性向上と必要面積
の減少を図ったＵＰＲＯＭの構造に関する。
憶内容が変化しないＰＲＯＭ、すなわちＵＰＲＯＭ（ア
ンイレーザブルＰＲＯＭ（Ｕｎｅｒａｓａｂｌｅ ＰＲ
ＯＭ）の構造に係わり、詳しくは信頼性向上と必要面積
の減少を図ったＵＰＲＯＭの構造に関する。
近年、各種半導体記憶装置の記憶容量の増大とともに、
メモリのスクリーニング時に不良メモリセルを予備のメ
モリセルに置き変えて使用する冗長機能を有する半導体
メモリが増加している。この不良メモリセルと予備のメ
モリ回路とを置き換えるプログラム手段としては、ポリ
シリコンヒューズに過電流を流し切断する方法、ＵＰＲ
ＯＭ，ＥＥＰＲＯＭ等を使用する方法、レーザ照射によ
ってポリシリコンを切断する方法、高抵抗ポリシリコン
にレーザを照射しポリシリコンの導電率を高くする方法
等がある。
メモリのスクリーニング時に不良メモリセルを予備のメ
モリセルに置き変えて使用する冗長機能を有する半導体
メモリが増加している。この不良メモリセルと予備のメ
モリ回路とを置き換えるプログラム手段としては、ポリ
シリコンヒューズに過電流を流し切断する方法、ＵＰＲ
ＯＭ，ＥＥＰＲＯＭ等を使用する方法、レーザ照射によ
ってポリシリコンを切断する方法、高抵抗ポリシリコン
にレーザを照射しポリシリコンの導電率を高くする方法
等がある。
以上のような種々の置き換え手段を、紫外線消去型ＰＲ
ＯＭ（以下ＵＶ−ＥＰＲＯＭと略す）に適用する場合、
スクリーニング工程の簡易性、メモリ製造時の工程の簡
易性等を考慮すれば、光を照射しても記憶内容が変化し
ないＵＰＲＯＭをプログラム素子として採用するのが最
も有効である。そのため、最近不良メモリセルと予備メ
モリセルとを置き換える手段としてＵＰＲＯＭを採用し
たＵＶ−ＥＰＲＯＭが発表されている。
ＯＭ（以下ＵＶ−ＥＰＲＯＭと略す）に適用する場合、
スクリーニング工程の簡易性、メモリ製造時の工程の簡
易性等を考慮すれば、光を照射しても記憶内容が変化し
ないＵＰＲＯＭをプログラム素子として採用するのが最
も有効である。そのため、最近不良メモリセルと予備メ
モリセルとを置き換える手段としてＵＰＲＯＭを採用し
たＵＶ−ＥＰＲＯＭが発表されている。
以下に、上述のＵＰＲＯＭを第２図を用いて説明する。
第２図（ａ）は従来例の主要部を示す半導体チップの平
面図、第２図（ｂ）は、第２図（ａ）のＸ−Ｘ′線断面
図である。第２図において、Ｎ型拡散層であるドレイン
領域８、ソース領域９、及び浮遊ゲート１２、制御ゲー
ト１１，Ｐ型半導体基板１、層間絶縁膜３で構成される
部分は通常ＦＡＭＯＳトランジスタである。ＦＡＭＯＳ
トランジスタは浮遊ゲートに電子を注入した状態が書込
み状態の“０”、注入しない状態が消去法状態の“１”
である。また、書込状態のＦＡＭＯＳトランジスタに光
を照射すれば、浮遊ゲート内の電子が光によって励起さ
れ、周囲の絶縁膜のエネルギー障壁を越え、制御ゲート
１１、ドレイン領域８、Ｐ型半導体基板１、ソース領域
９等に吸収されるという性質を有する。すなわち、光照
射によって書込状態から消去状態に記憶状態が変化する
機能がある。このＦＡＭＯＳトランジスタのうち特に光
を照射しても記憶状態が変化しないものをＵＰＲＯＭと
いう。
第２図（ａ）は従来例の主要部を示す半導体チップの平
面図、第２図（ｂ）は、第２図（ａ）のＸ−Ｘ′線断面
図である。第２図において、Ｎ型拡散層であるドレイン
領域８、ソース領域９、及び浮遊ゲート１２、制御ゲー
ト１１，Ｐ型半導体基板１、層間絶縁膜３で構成される
部分は通常ＦＡＭＯＳトランジスタである。ＦＡＭＯＳ
トランジスタは浮遊ゲートに電子を注入した状態が書込
み状態の“０”、注入しない状態が消去法状態の“１”
である。また、書込状態のＦＡＭＯＳトランジスタに光
を照射すれば、浮遊ゲート内の電子が光によって励起さ
れ、周囲の絶縁膜のエネルギー障壁を越え、制御ゲート
１１、ドレイン領域８、Ｐ型半導体基板１、ソース領域
９等に吸収されるという性質を有する。すなわち、光照
射によって書込状態から消去状態に記憶状態が変化する
機能がある。このＦＡＭＯＳトランジスタのうち特に光
を照射しても記憶状態が変化しないものをＵＰＲＯＭと
いう。
そのために、第２図（ａ），（ｂ）からわかるようにソ
ース電極アルミニウム４がＦＡＭＯＳトランジスタをお
おい、Ｐ型拡散層（９）、（１０）を介して、ｎウエル
１７又はｐ型半導体基板１と接続され光を照射しても光
が直接浮遊ゲートに到達しない構造を有している。ここ
で、より浮遊ゲートをアルミニウム膜でおおい尽くすた
めにドレイン領域８の引き出し配線をｎウエル１７及び
ｎ型拡散層（６）を介してドレイン電極アルミニウム配
線１３で構成し、更に、ｐ型拡散層（７）とｎウエル１
７で絶縁を保ち、ソース電極アルミニウム配線４をｐ型
拡散層（７）と接続することでドレインの取り出し口が
完全に光を遮へいする構造となっている。
ース電極アルミニウム４がＦＡＭＯＳトランジスタをお
おい、Ｐ型拡散層（９）、（１０）を介して、ｎウエル
１７又はｐ型半導体基板１と接続され光を照射しても光
が直接浮遊ゲートに到達しない構造を有している。ここ
で、より浮遊ゲートをアルミニウム膜でおおい尽くすた
めにドレイン領域８の引き出し配線をｎウエル１７及び
ｎ型拡散層（６）を介してドレイン電極アルミニウム配
線１３で構成し、更に、ｐ型拡散層（７）とｎウエル１
７で絶縁を保ち、ソース電極アルミニウム配線４をｐ型
拡散層（７）と接続することでドレインの取り出し口が
完全に光を遮へいする構造となっている。
しかしながら、制御ゲート１１の取り出し部では、ソー
ス電極アルミニウム４とｐ型半導体基板１が接続されて
いない。したがって、光を照射した場合、ｐ型半導体基
板１とソース電極アルミニウム電極４との間で反射をく
り返し、光が浮遊ゲートに到達する可能性がある。
ス電極アルミニウム４とｐ型半導体基板１が接続されて
いない。したがって、光を照射した場合、ｐ型半導体基
板１とソース電極アルミニウム電極４との間で反射をく
り返し、光が浮遊ゲートに到達する可能性がある。
不良メモリセルと予備メモリセルとを置き換える手段と
して、ＵＰＲＯＭをプログラム素子としてＵＶ−ＥＰＲ
ＯＭに使用する場合、当然のことながら、ＵＶ−ＥＰＲ
ＯＭはくり返し消去（光を照射させる）を経験する半導
体メモリであるため、前述したｐ型半導体基板１とソー
ス電極アルミニウム４とのくり返し反射によって、ＵＶ
−ＥＰＲＯＭのくり返し消去によりＵＰＲＯＭが消去さ
れる可能性がある。
して、ＵＰＲＯＭをプログラム素子としてＵＶ−ＥＰＲ
ＯＭに使用する場合、当然のことながら、ＵＶ−ＥＰＲ
ＯＭはくり返し消去（光を照射させる）を経験する半導
体メモリであるため、前述したｐ型半導体基板１とソー
ス電極アルミニウム４とのくり返し反射によって、ＵＶ
−ＥＰＲＯＭのくり返し消去によりＵＰＲＯＭが消去さ
れる可能性がある。
したがって、不良メモリセルと予備メモリセルとを置き
換える手段として、十分な信頼性を備えたＵＰＲＯＭを
実現するためには、実際には第２図の制御ゲート１１は
その取り出し部において光遮へい用にコンタクト１４と
ともに迷路状にジグザグもしくはうず巻状になるべく長
くなるよう構成されており、その上下をソース電極アル
ミニウム４及びｐ型拡散層（９），（１０）がおおい、
ｐ型半導体基板１とソース電極アルミニウム４との間で
反射をくり返して侵入する光の経路を長く形成し、浮遊
ゲート１２に到達するまでに極力光を減衰する構造とな
っている。
換える手段として、十分な信頼性を備えたＵＰＲＯＭを
実現するためには、実際には第２図の制御ゲート１１は
その取り出し部において光遮へい用にコンタクト１４と
ともに迷路状にジグザグもしくはうず巻状になるべく長
くなるよう構成されており、その上下をソース電極アル
ミニウム４及びｐ型拡散層（９），（１０）がおおい、
ｐ型半導体基板１とソース電極アルミニウム４との間で
反射をくり返して侵入する光の経路を長く形成し、浮遊
ゲート１２に到達するまでに極力光を減衰する構造とな
っている。
上述した従来のＵＰＲＯＭは、制御ゲートの取り出し部
に光の侵入口があり、光の侵入経路を長くして減衰させ
る必要がある為、ＵＰＲＯＭを構成するのに必要な面積
が大きくなり、且つあくまでも浮遊ゲートに侵入する光
を減衰させる構造であるため十分に信頼性のある半導体
記憶装置を実現することができないという欠点がある。
に光の侵入口があり、光の侵入経路を長くして減衰させ
る必要がある為、ＵＰＲＯＭを構成するのに必要な面積
が大きくなり、且つあくまでも浮遊ゲートに侵入する光
を減衰させる構造であるため十分に信頼性のある半導体
記憶装置を実現することができないという欠点がある。
本発明の半導体記憶装置は、第１導電型半導体基板の主
表面に選択的に形成されたソース領域及びドレイン領域
を有するＦＡＭＯＳトランジスタと、前記ドレイン領域
に連結して設けられた第２導電型の第１のウエルと、前
記第１のウエルと独立して設けられた第２導電型の第２
のウエルと、前記ＦＡＭＯＳトランジスタを取り囲むと
ともに前記第１，第２のウエルを横断して設けられた第
１導電型不純物層と、前記第１導電型不純物層及びＦＡ
ＭＯＳトランジスタのソース領域と接続された第１の第
ｉ層金属膜（ｉは１以上の自然数）と、前記第１の第ｉ
層金属膜に接続され前記ＦＡＭＯＳトランジスタの上方
を覆う第ｊ層金属膜（ｊはｊ≧ｉ＋１なる自然数）と、
前記ＦＡＭＯＳトランジスタの制御ゲートと前記第２の
ウエルとを接続する第２の第ｉ層金属膜配線とを有して
いる。
表面に選択的に形成されたソース領域及びドレイン領域
を有するＦＡＭＯＳトランジスタと、前記ドレイン領域
に連結して設けられた第２導電型の第１のウエルと、前
記第１のウエルと独立して設けられた第２導電型の第２
のウエルと、前記ＦＡＭＯＳトランジスタを取り囲むと
ともに前記第１，第２のウエルを横断して設けられた第
１導電型不純物層と、前記第１導電型不純物層及びＦＡ
ＭＯＳトランジスタのソース領域と接続された第１の第
ｉ層金属膜（ｉは１以上の自然数）と、前記第１の第ｉ
層金属膜に接続され前記ＦＡＭＯＳトランジスタの上方
を覆う第ｊ層金属膜（ｊはｊ≧ｉ＋１なる自然数）と、
前記ＦＡＭＯＳトランジスタの制御ゲートと前記第２の
ウエルとを接続する第２の第ｉ層金属膜配線とを有して
いる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ）は本発明の一実施例の主要部を示す半導体
チップの平面図、第１図（ｂ）は第１図（ａ）のＸ−
Ｘ′線断面図である。
チップの平面図、第１図（ｂ）は第１図（ａ）のＸ−
Ｘ′線断面図である。
この実施例は、ｂ型半導体基板１の主表面に選択的に形
成されたソース領域９及びドレイン領域８を有するＦＡ
ＭＯＳトランジスタと、ドレイン領域８に連結して設け
られたｎ型の第１のウエル１９と、第１のウエル１９と
独立して設けられたｎ型の第２のウエル２０と、前述の
ＦＡＭＯＳトランジスタを取り囲むとともに第１，第２
のウエル１９，２０を横断して設けられたｐ型不純物層
１０，７と、ｐ型不純物層１０，７及びＦＡＭＯＳトラ
ンジスタのソース領域９と接続されかつこれと平行して
設けられた第１の第１層金属膜４−１と、第１の第１層
金属膜４−１に接続され前述のＦＡＭＯＳトランジスタ
の上方を覆う第２層金属膜１８と、前述のＦＡＭＯＳト
ランジスタへの制御ゲート１１と第２のウエル２０とを
接続する第２の第１層膜圧４−２とを含んでなる光遮へ
い型ＵＰＲＯＭである。
成されたソース領域９及びドレイン領域８を有するＦＡ
ＭＯＳトランジスタと、ドレイン領域８に連結して設け
られたｎ型の第１のウエル１９と、第１のウエル１９と
独立して設けられたｎ型の第２のウエル２０と、前述の
ＦＡＭＯＳトランジスタを取り囲むとともに第１，第２
のウエル１９，２０を横断して設けられたｐ型不純物層
１０，７と、ｐ型不純物層１０，７及びＦＡＭＯＳトラ
ンジスタのソース領域９と接続されかつこれと平行して
設けられた第１の第１層金属膜４−１と、第１の第１層
金属膜４−１に接続され前述のＦＡＭＯＳトランジスタ
の上方を覆う第２層金属膜１８と、前述のＦＡＭＯＳト
ランジスタへの制御ゲート１１と第２のウエル２０とを
接続する第２の第１層膜圧４−２とを含んでなる光遮へ
い型ＵＰＲＯＭである。
第２層間絶縁膜３−２、第１層間絶縁膜３−１、制御ゲ
ート１１、浮遊ゲート１２、ドレイン領域８、ソース領
域９で構成される部分はＦＡＭＯＳトランジスタであ
り、そのＦＡＭＯＳトランジスタの囲りをｐ型拡散層
（７），（１０）が取り囲んでおり、第１の第１層金属
膜であるソース電極アルミニウムと接続されている。更
に第１の第１層金属膜４−１は第２層金属膜１８である
アルミニウム膜と直接接続され、この第２層金属膜１８
はＦＡＭＯＳトランジスタの上部全体をおおう構造をし
ている。
ート１１、浮遊ゲート１２、ドレイン領域８、ソース領
域９で構成される部分はＦＡＭＯＳトランジスタであ
り、そのＦＡＭＯＳトランジスタの囲りをｐ型拡散層
（７），（１０）が取り囲んでおり、第１の第１層金属
膜であるソース電極アルミニウムと接続されている。更
に第１の第１層金属膜４−１は第２層金属膜１８である
アルミニウム膜と直接接続され、この第２層金属膜１８
はＦＡＭＯＳトランジスタの上部全体をおおう構造をし
ている。
従来例と同様にＦＡＭＯＳトランジスタのドレイン領域
８は、第１のウエル１９及びｎ型拡散層６を介して第１
層目のアルミニウム膜からなるドレイン電極アルミニウ
ム１３と接続される。ここで、ｐ型拡散層７は基板電位
であり第１のウエル１９とは電気的に分離されている。
制御ゲート１１は、ゲート電極コンタクト孔２１を介し
て第２の第１金属膜４−２であるゲートアルミニウム膜
と接続され、ゲートアルミニウム膜はコンタクト孔２３
によってｎ型拡散層２２と接続されている。
８は、第１のウエル１９及びｎ型拡散層６を介して第１
層目のアルミニウム膜からなるドレイン電極アルミニウ
ム１３と接続される。ここで、ｐ型拡散層７は基板電位
であり第１のウエル１９とは電気的に分離されている。
制御ゲート１１は、ゲート電極コンタクト孔２１を介し
て第２の第１金属膜４−２であるゲートアルミニウム膜
と接続され、ゲートアルミニウム膜はコンタクト孔２３
によってｎ型拡散層２２と接続されている。
ここでドレイン領域８の場合と同様に、ｎ型拡散層２２
は、ｐ型拡散層（１０）と電気的に分離されている第２
のウエルを通して、ＦＡＭＯＳトランジスタを取り囲む
ｐ型拡散層（１０）の外にあるｎ型拡散層２５と接続さ
れ、ｎ型拡散層２５はコンタクト孔２６によって第１層
目のアルミニウム膜であるアルミニウム電極配線２４と
接続されている。
は、ｐ型拡散層（１０）と電気的に分離されている第２
のウエルを通して、ＦＡＭＯＳトランジスタを取り囲む
ｐ型拡散層（１０）の外にあるｎ型拡散層２５と接続さ
れ、ｎ型拡散層２５はコンタクト孔２６によって第１層
目のアルミニウム膜であるアルミニウム電極配線２４と
接続されている。
ＦＡＭＯＳトランジスタの浮遊ゲートは、第１層金属
膜、第２層金属膜及び半導体基板によって完全に包囲さ
れて外来光に対して遮蔽されているので、従来例に比較
して専有面積が小さく信頼性も高い。
膜、第２層金属膜及び半導体基板によって完全に包囲さ
れて外来光に対して遮蔽されているので、従来例に比較
して専有面積が小さく信頼性も高い。
以上説明したように本発明は、ＦＡＭＯＳトランジスタ
の浮遊ゲートを半導体基板と金属膜とで完全に包囲し、
ＦＡＭＯＳトランジスタの電極配線はウエルを利用して
外側へ引き出すようにすることにより、外光に対して遮
蔽されたＵＰＲＯＭ素子の実現できるで、専有面積の低
減と信頼性の向上がもたらされる効果がある。また、こ
のＵＰＲＯＭ素子を冗長回路のプログラム素子として使
用すれば半導体記憶装置の集積度及び信頼性が改善でき
る。
の浮遊ゲートを半導体基板と金属膜とで完全に包囲し、
ＦＡＭＯＳトランジスタの電極配線はウエルを利用して
外側へ引き出すようにすることにより、外光に対して遮
蔽されたＵＰＲＯＭ素子の実現できるで、専有面積の低
減と信頼性の向上がもたらされる効果がある。また、こ
のＵＰＲＯＭ素子を冗長回路のプログラム素子として使
用すれば半導体記憶装置の集積度及び信頼性が改善でき
る。
第１図（ａ）は本発明の一実施例の主要部を示す半導体
チップの平面図、第１図（ｂ）は第１図（ａ）のＸ−
Ｘ′線断面図、第２図（ａ）は従来例の主要部を示す半
導体チップの平面図、第２図（ｂ）は第２図（ａ）のＸ
−Ｘ′線断面図である。 １…ｐ型半導体基板、２…フィールド酸化膜、３…層間
絶縁膜、３−１…第１層間絶縁膜、３−２…第２層間絶
縁膜、４…ソース電極アルミニウム、４−１…第１の第
１層金属膜、４−２…第２の第１層金属膜、５…保護絶
縁膜、６…ｎ型拡散層、７…ｐ型不純物領域、８…ドレ
イン領域、９…ソース領域、１０…ｐ型不純物領域、１
１…制御ゲート、１２…浮遊ゲート、１３…ドレイン電
極アルミニウム、１４…光遮蔽用コンタクト孔、１５…
ドレイン電極コンタクト孔、１６…ソース電極コンタク
ト孔、１７…ｎウエル、１８…第２層金属膜、１９……
第１のウエル、２０…第２のウエル、２１…ゲート電極
コンタクト孔、２２…ｎ型拡散層、２３…コンタクト
孔、２４…アルミニウム電極配線、２５…ｎ型拡散層、
２６…コンタクト孔。
チップの平面図、第１図（ｂ）は第１図（ａ）のＸ−
Ｘ′線断面図、第２図（ａ）は従来例の主要部を示す半
導体チップの平面図、第２図（ｂ）は第２図（ａ）のＸ
−Ｘ′線断面図である。 １…ｐ型半導体基板、２…フィールド酸化膜、３…層間
絶縁膜、３−１…第１層間絶縁膜、３−２…第２層間絶
縁膜、４…ソース電極アルミニウム、４−１…第１の第
１層金属膜、４−２…第２の第１層金属膜、５…保護絶
縁膜、６…ｎ型拡散層、７…ｐ型不純物領域、８…ドレ
イン領域、９…ソース領域、１０…ｐ型不純物領域、１
１…制御ゲート、１２…浮遊ゲート、１３…ドレイン電
極アルミニウム、１４…光遮蔽用コンタクト孔、１５…
ドレイン電極コンタクト孔、１６…ソース電極コンタク
ト孔、１７…ｎウエル、１８…第２層金属膜、１９……
第１のウエル、２０…第２のウエル、２１…ゲート電極
コンタクト孔、２２…ｎ型拡散層、２３…コンタクト
孔、２４…アルミニウム電極配線、２５…ｎ型拡散層、
２６…コンタクト孔。
Claims (1)
- 【請求項１】第１導電型半導体基板の主表面に選択的に
形成されたソース領域及びドレイン領域を有するＦＡＭ
ＯＳトランジスタと、前記ドレイン領域に連結して設け
られた第２導電型の第１のウエルと、前記第１のウエル
と独立して設けられた第２導電型の第２のウエルと、前
記ＦＡＭＯＳトランジスタを取り囲むとともに前記第
１，第２のウエルを横断して設けられた第１導電型不純
物層と、前記第１導電型不純物層及びＦＡＭＯＳトラン
ジスタのソース領域と接続された第１の第ｉ層金属膜
（ｉは１以上の自然数）と、前記第１の第ｉ層金属膜に
接続され前記ＦＡＭＯＳトランジスタの上方を覆う第ｊ
層金属膜（ｊはｊ≧ｉ＋１なる自然数）と、前記ＦＡＭ
ＯＳトランジスタの制御ゲートと前記第２のウエルとを
接続する第２の第ｉ層金属膜配線とを含んでなることを
特徴とする光遮へい型ＵＰＲＯＭ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62171511A JPH061840B2 (ja) | 1987-07-08 | 1987-07-08 | 光遮へい型ｕｐｒｏｍ |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62171511A JPH061840B2 (ja) | 1987-07-08 | 1987-07-08 | 光遮へい型ｕｐｒｏｍ |
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|---|---|
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Family Applications (1)
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|---|---|---|---|
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