JP3258770B2 - 集積回路 - Google Patents
集積回路Info
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- JP3258770B2 JP3258770B2 JP15730993A JP15730993A JP3258770B2 JP 3258770 B2 JP3258770 B2 JP 3258770B2 JP 15730993 A JP15730993 A JP 15730993A JP 15730993 A JP15730993 A JP 15730993A JP 3258770 B2 JP3258770 B2 JP 3258770B2
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- Japan
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- integrated circuit
- diffusion region
- transistor
- metal shield
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- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、紫外線から充分に保
護され、半導体基板にＭＯＳ技術で実施されるタイプを
しており、且つドレイン、ソース及びゲートを有する浮
動ゲート・トランジスタがある少なくとも１個のメモリ
・セル、及び前記半導体基板にはめ込まれて前記メモリ
・セルをおおう金属シールドを含む集積回路に関するも
のである。
護され、半導体基板にＭＯＳ技術で実施されるタイプを
しており、且つドレイン、ソース及びゲートを有する浮
動ゲート・トランジスタがある少なくとも１個のメモリ
・セル、及び前記半導体基板にはめ込まれて前記メモリ
・セルをおおう金属シールドを含む集積回路に関するも
のである。
【０００２】この発明の適用分野は、特に浮動ゲートＭ
ＯＳトランジスタがあるＥＰＲＯＭメモリ・セルを含む
ＣＭＯＳ技術集積回路に関するが、これだけに限定され
ない。
ＯＳトランジスタがあるＥＰＲＯＭメモリ・セルを含む
ＣＭＯＳ技術集積回路に関するが、これだけに限定され
ない。
【０００３】
【従来の技術】周知のように、ＥＰＲＯＭ型の不揮発性
メモリ・セルは電気的に書き込まれて紫外線で消去され
る。ＥＰＲＯＭメモリ・セルが組み込まれた集積回路の
製造時に、余分の部分すなわち設計のきずで不作動にさ
れたメモリ区域を置換できる部分を残しておかなければ
ならない。そのような冗長性（特定チップの欠陥を固定
するために）を適切に選択するために、或る種の技術を
使用して必要なオンチップ情報を永久にコード化する必
要がある。これは、選択されたメモリ区域の読み出しを
可能にしたり禁止したりするアクセス路を作らせる。
メモリ・セルは電気的に書き込まれて紫外線で消去され
る。ＥＰＲＯＭメモリ・セルが組み込まれた集積回路の
製造時に、余分の部分すなわち設計のきずで不作動にさ
れたメモリ区域を置換できる部分を残しておかなければ
ならない。そのような冗長性（特定チップの欠陥を固定
するために）を適切に選択するために、或る種の技術を
使用して必要なオンチップ情報を永久にコード化する必
要がある。これは、選択されたメモリ区域の読み出しを
可能にしたり禁止したりするアクセス路を作らせる。
【０００４】そのような選択のための古い技術は複数の
薄膜ヒューズを使用し、各ヒューズは飛んだ時にデータ
の１ビットに相当する永久記憶をする。しかし、実際の
ヒューズには多くの欠点があるので、そのようなヒュー
ズは通常、ＥＰＲＯＭ型のメモリ・セルすなわち浮動ゲ
ートＭＯＳデバイスで置換された。そのようなメモリ・
セルは本来紫外線応答性であり、紫外線の光子が浮動ゲ
ート又はその近くに吸収されると、得られたキャリアは
“ホット（hot）”すなわち充分なエネルギー持ってい
て誘電体を通って移動する。従って、紫外線にさらされ
ると、浮動ゲートはその電荷を無くし、もって情報が表
される。（このため、ＥＰＲＯＭを消去するのに紫外線
の大量照射が普通、使用される。）
薄膜ヒューズを使用し、各ヒューズは飛んだ時にデータ
の１ビットに相当する永久記憶をする。しかし、実際の
ヒューズには多くの欠点があるので、そのようなヒュー
ズは通常、ＥＰＲＯＭ型のメモリ・セルすなわち浮動ゲ
ートＭＯＳデバイスで置換された。そのようなメモリ・
セルは本来紫外線応答性であり、紫外線の光子が浮動ゲ
ート又はその近くに吸収されると、得られたキャリアは
“ホット（hot）”すなわち充分なエネルギー持ってい
て誘電体を通って移動する。従って、紫外線にさらされ
ると、浮動ゲートはその電荷を無くし、もって情報が表
される。（このため、ＥＰＲＯＭを消去するのに紫外線
の大量照射が普通、使用される。）
【０００５】ＥＰＲＯＭセルのこのようなヒューズ状機
能用途では、従ってＥＰＲＯＭセルを紫外線から保護し
なければならない。これが特に必要なのは、ＥＰＲＯＭ
回路を消去したいユーザによってＥＰＲＯＭ回路自体が
通常、紫外線にさらされるからである。従って、ＥＰＲ
ＯＭチップを修復する際に冗長度が有用となるはずな
ら、冗長度選択データはユーザによって通常、適用され
る紫外線露光で消去される必要がない。
能用途では、従ってＥＰＲＯＭセルを紫外線から保護し
なければならない。これが特に必要なのは、ＥＰＲＯＭ
回路を消去したいユーザによってＥＰＲＯＭ回路自体が
通常、紫外線にさらされるからである。従って、ＥＰＲ
ＯＭチップを修復する際に冗長度が有用となるはずな
ら、冗長度選択データはユーザによって通常、適用され
る紫外線露光で消去される必要がない。
【０００６】従って、従来技術は、金属シールド例えば
半導体集積回路の基板に接続されたアルミニウム薄膜で
形成されたシールドによりＥＰＲＯＭセルをしゃへいす
ることを提案した。すなわち、この解決案では、ＥＰＲ
ＯＭが決められたアルミニウム導電層でおおわれ、この
導電層は適当なドーピング工程で導電性にされたような
シリコン基板へ３つの側面沿いに接続される。このよう
にして、紫外線は金属薄膜で反射され、そして対応する
ＥＰＲＯＭセルはＵＰＲＯＭ（消去できないプログラマ
ブルＲＯＭ）構造とみなされ得る。
半導体集積回路の基板に接続されたアルミニウム薄膜で
形成されたシールドによりＥＰＲＯＭセルをしゃへいす
ることを提案した。すなわち、この解決案では、ＥＰＲ
ＯＭが決められたアルミニウム導電層でおおわれ、この
導電層は適当なドーピング工程で導電性にされたような
シリコン基板へ３つの側面沿いに接続される。このよう
にして、紫外線は金属薄膜で反射され、そして対応する
ＥＰＲＯＭセルはＵＰＲＯＭ（消去できないプログラマ
ブルＲＯＭ）構造とみなされ得る。
【０００７】
【発明が解決しようとする課題】ＵＰＲＯＭセルの或る
種の実施態様は、メモリ・セル中のＭＯＳトランジスタ
のドレイン、ソース及び浮動ゲート端子をバイアスさせ
るために、アルミニウム被覆の少なくとも一面が露出さ
れたままであるという欠点を持っていた。その結果、紫
外線はこの露出面から基板に入り且つ浮動ゲートに間接
的に達するまで基板中を伝播させられる。その結果、紫
外線に対してそのように保護されたメモリ・セルの免疫
性は２〜３週間続くように制限される。
種の実施態様は、メモリ・セル中のＭＯＳトランジスタ
のドレイン、ソース及び浮動ゲート端子をバイアスさせ
るために、アルミニウム被覆の少なくとも一面が露出さ
れたままであるという欠点を持っていた。その結果、紫
外線はこの露出面から基板に入り且つ浮動ゲートに間接
的に達するまで基板中を伝播させられる。その結果、紫
外線に対してそのように保護されたメモリ・セルの免疫
性は２〜３週間続くように制限される。
【０００８】この欠点を未然に防ぐために、適当にドー
プされたシリコンから成る迷路が上述したドレイン、ソ
ース及びゲート端子にバイアスを印加するために半導体
上に形成されることを、従来技術は提案した。（迷路沿
いに紫外線は繰り返して反射され、浮動ゲートから電荷
を除去し従ってその論理値を変えるのに充分な強度を持
って浮動ゲートにもはや達せないように吸収される。）
しかしながら、この従来技術は、集積回路上に貴重なス
ペースをとると云う欠点を持っている。
プされたシリコンから成る迷路が上述したドレイン、ソ
ース及びゲート端子にバイアスを印加するために半導体
上に形成されることを、従来技術は提案した。（迷路沿
いに紫外線は繰り返して反射され、浮動ゲートから電荷
を除去し従ってその論理値を変えるのに充分な強度を持
って浮動ゲートにもはや達せないように吸収される。）
しかしながら、この従来技術は、集積回路上に貴重なス
ペースをとると云う欠点を持っている。
【０００９】完全に囲まれたメモリ・セルは、公開され
たヨーロッパ出願０−４３３−１７４−Ａ１（アメリカ
出願０７／６２７，８２９に相当する）、発明の名称
「紫外線から完全に保護された集積回路」によって提供
される。本願と同一出願人によるこの出願は完全に囲ま
れた２ビットのＥＥＰＲＯＭセルを開示し、ここでウェ
ル拡散領域は、金属シールドの側壁に在る浅い拡散領域
の下に入力線をめぐらすのに使用される。この出願の構
造の顕著な特色は制御ゲートが拡散で実施されることで
あり、浮動ゲートの上に制御ゲートを置く代りに、浮動
ゲートは制御ゲート及び（別々に）チャネルの両方の上
に在る。
たヨーロッパ出願０−４３３−１７４−Ａ１（アメリカ
出願０７／６２７，８２９に相当する）、発明の名称
「紫外線から完全に保護された集積回路」によって提供
される。本願と同一出願人によるこの出願は完全に囲ま
れた２ビットのＥＥＰＲＯＭセルを開示し、ここでウェ
ル拡散領域は、金属シールドの側壁に在る浅い拡散領域
の下に入力線をめぐらすのに使用される。この出願の構
造の顕著な特色は制御ゲートが拡散で実施されることで
あり、浮動ゲートの上に制御ゲートを置く代りに、浮動
ゲートは制御ゲート及び（別々に）チャネルの両方の上
に在る。
【００１０】この発明は、簡単でよりコンパクトな構造
を有すると共に幾つかの顕著な特色を持つ完全に囲まれ
たＵＰＲＯＭセルを提供する。このメモリ・セルは、好
ましい実施例では、慣用のＥＰＲＯＭセル・アーキテク
チャ（制御ゲートが浮動ゲートの上に在る）を使用す
る。制御ゲート及びドレイン（ただしソースは除く）の
ための接続部は、ウェル拡散領域を使って金属シールド
の下にはりめぐらされる。ソース拡散領域は、アースさ
れた金属シールドに簡単に接続される。
を有すると共に幾つかの顕著な特色を持つ完全に囲まれ
たＵＰＲＯＭセルを提供する。このメモリ・セルは、好
ましい実施例では、慣用のＥＰＲＯＭセル・アーキテク
チャ（制御ゲートが浮動ゲートの上に在る）を使用す
る。制御ゲート及びドレイン（ただしソースは除く）の
ための接続部は、ウェル拡散領域を使って金属シールド
の下にはりめぐらされる。ソース拡散領域は、アースさ
れた金属シールドに簡単に接続される。
【００１１】信頼性を増すために、保護ダイオードは金
属シールドの内側に含まれる。この保護ダイオードは、
制御ゲートに接続された拡散領域であり且つ正常動作中
に逆バイアスされる。しかしながら、この保護ダイオー
ドは、製造中に浮動ゲートが充電されるのを防止すると
云う重要な目的に役立つ。（この段階で捕えられたどん
な電荷も紫外線ではもはや除去できない。）
属シールドの内側に含まれる。この保護ダイオードは、
制御ゲートに接続された拡散領域であり且つ正常動作中
に逆バイアスされる。しかしながら、この保護ダイオー
ドは、製造中に浮動ゲートが充電されるのを防止すると
云う重要な目的に役立つ。（この段階で捕えられたどん
な電荷も紫外線ではもはや除去できない。）
【００１２】
【課題を解決するための手段】この発明の一実施例によ
れば、紫外線から充分に保護され且つ半導体基板にＭＯ
Ｓ技術で実施されるタイプの集積回路であって、ソース
及びドレイン拡散領域並びにこれらソースとドレインを
分離するチャネルを有し、且つこのチャネルの少なくと
も一部の上に在ってこの一部から絶縁されると共に容量
結合された少なくとも１個のゲートを有する少なくとも
１個のメモリ・トランジスタと、前記半導体基板にはめ
込まれて前記トランジスタをおおう金属シールドと、前
記トランジスタの全周を囲んで基板表面に閉ループ路を
定める拡散領域と、前記半導体基板中で前記トランジス
タから前記拡散領域の外側まで延びる第１及び第２のウ
ェルとを備え、前記金属シールドは途切れることなく前
記拡散領域へ周辺で接続され、前記第１のウェルは前記
トランジスタのゲートと直接接続される集積回路が提供
される。
れば、紫外線から充分に保護され且つ半導体基板にＭＯ
Ｓ技術で実施されるタイプの集積回路であって、ソース
及びドレイン拡散領域並びにこれらソースとドレインを
分離するチャネルを有し、且つこのチャネルの少なくと
も一部の上に在ってこの一部から絶縁されると共に容量
結合された少なくとも１個のゲートを有する少なくとも
１個のメモリ・トランジスタと、前記半導体基板にはめ
込まれて前記トランジスタをおおう金属シールドと、前
記トランジスタの全周を囲んで基板表面に閉ループ路を
定める拡散領域と、前記半導体基板中で前記トランジス
タから前記拡散領域の外側まで延びる第１及び第２のウ
ェルとを備え、前記金属シールドは途切れることなく前
記拡散領域へ周辺で接続され、前記第１のウェルは前記
トランジスタのゲートと直接接続される集積回路が提供
される。
【００１３】この発明の他の実施例によれば、第１導電
型の事実上モノリシック半導体材料で作られた表面部分
を有する本体と、前記表面部分中の第２導電型のソース
及びドレイン表面拡散領域、前記表面部分中で前記ソー
スと前記ドレインを分離するチャネル、このチャネルの
少なくとも一部の上に在ってこの一部から絶縁されると
共に容量結合された浮動ゲート、並びにこの浮動ゲート
の少なくとも一部の上に在ってこの一部から絶縁される
と共に容量結合された制御ゲートを含む浮動ゲート・ト
ランジスタと、前記第２導電型の表面拡散領域から成
り、前記制御ゲートに接続された保護ダイオードと、前
記トランジスタ及び前記保護ダイオード上に在ってこれ
らを完全に横方向で囲む金属シールドと、前記制御ゲー
トに接続され且つ前記金属シールドの下で前記金属シー
ルドの外側に在るゲート・コンタクト位置まで延びる、
前記第２導電型の第１の深い拡散領域と、前記ドレイン
に接続され且つ前記金属シールドの下で前記金属シール
ドの外側に在るドレイン・コンタクト位置まで延びる、
前記第２導電型の第２の深い拡散領域とを備えた集積回
路が提供される。
型の事実上モノリシック半導体材料で作られた表面部分
を有する本体と、前記表面部分中の第２導電型のソース
及びドレイン表面拡散領域、前記表面部分中で前記ソー
スと前記ドレインを分離するチャネル、このチャネルの
少なくとも一部の上に在ってこの一部から絶縁されると
共に容量結合された浮動ゲート、並びにこの浮動ゲート
の少なくとも一部の上に在ってこの一部から絶縁される
と共に容量結合された制御ゲートを含む浮動ゲート・ト
ランジスタと、前記第２導電型の表面拡散領域から成
り、前記制御ゲートに接続された保護ダイオードと、前
記トランジスタ及び前記保護ダイオード上に在ってこれ
らを完全に横方向で囲む金属シールドと、前記制御ゲー
トに接続され且つ前記金属シールドの下で前記金属シー
ルドの外側に在るゲート・コンタクト位置まで延びる、
前記第２導電型の第１の深い拡散領域と、前記ドレイン
に接続され且つ前記金属シールドの下で前記金属シール
ドの外側に在るドレイン・コンタクト位置まで延びる、
前記第２導電型の第２の深い拡散領域とを備えた集積回
路が提供される。
【００１４】この発明の更に他の実施例によれば、第１
導電型の事実上モノリシック半導体材料で作られた表面
部分を有する本体と、前記表面部分中の第２導電型のソ
ース及びドレイン表面拡散領域、前記表面部分中で前記
ソースと前記ドレインを分離するチャネル、このチャネ
ルの少なくとも一部の上に在ってこの一部から絶縁され
ると共に容量結合された浮動ゲート、並びにこの浮動ゲ
ートの少なくとも一部の上に在ってこの一部から絶縁さ
れると共に容量結合された制御ゲートを含む浮動ゲート
・トランジスタと、前記第２導電型の表面拡散領域から
成り、前記制御ゲートに接続された保護ダイオードと、
前記トランジスタ及び前記保護ダイオードの上に在るよ
うに水平方向に延ばされる頂部、及びこの頂部から下に
延びて、前記トランジスタを完全に横方向で囲む連続性
リングにて前記表面部分と接触する側部を有し、且つこ
の側部とは別に、前記表面部分中の前記第１導電型の浅
い拡散領域に接続される金属シールドと、前記制御ゲー
トに接続され且つ前記金属シールド及び前記浅い拡散領
域の下で前記金属シールドの外側に在るゲート・コンタ
クト位置まで延びる、前記第２導電型の第１の深い拡散
領域と、前記ドレインに接続され且つ前記金属シールド
及び前記浅い拡散領域の下で前記金属シールドの外側に
在るドレイン・コンタクト位置まで延びる、前記第２導
電型の第２の深い拡散領域とを備えた集積回路が提供さ
れる。
導電型の事実上モノリシック半導体材料で作られた表面
部分を有する本体と、前記表面部分中の第２導電型のソ
ース及びドレイン表面拡散領域、前記表面部分中で前記
ソースと前記ドレインを分離するチャネル、このチャネ
ルの少なくとも一部の上に在ってこの一部から絶縁され
ると共に容量結合された浮動ゲート、並びにこの浮動ゲ
ートの少なくとも一部の上に在ってこの一部から絶縁さ
れると共に容量結合された制御ゲートを含む浮動ゲート
・トランジスタと、前記第２導電型の表面拡散領域から
成り、前記制御ゲートに接続された保護ダイオードと、
前記トランジスタ及び前記保護ダイオードの上に在るよ
うに水平方向に延ばされる頂部、及びこの頂部から下に
延びて、前記トランジスタを完全に横方向で囲む連続性
リングにて前記表面部分と接触する側部を有し、且つこ
の側部とは別に、前記表面部分中の前記第１導電型の浅
い拡散領域に接続される金属シールドと、前記制御ゲー
トに接続され且つ前記金属シールド及び前記浅い拡散領
域の下で前記金属シールドの外側に在るゲート・コンタ
クト位置まで延びる、前記第２導電型の第１の深い拡散
領域と、前記ドレインに接続され且つ前記金属シールド
及び前記浅い拡散領域の下で前記金属シールドの外側に
在るドレイン・コンタクト位置まで延びる、前記第２導
電型の第２の深い拡散領域とを備えた集積回路が提供さ
れる。
【００１５】
【実施例】以下、この発明の集積回路の特色及び利点
は、添付図面に一例として示した実施例についての以下
の詳しい説明から明らかになろう。図において、１はこ
の発明の集積回路である。この集積回路１は、ＭＯＳ技
術又はＣＭＯＳ技術で実施され且つ浮動ゲートＭＯＳト
ランジスタ３（図２）から成る少なくとも１個のメモリ
・セルを備えている。集積回路１はＰ型半導体シリコン
基板４（図２）上に形成され、この基板４にはＮウェル
型の第１及び第２の拡散領域５及び２５が形成される。
基板４の水平平面を基準平面にとれば、ウェルとして良
く知られた第１及び第２の拡散領域５と２５は互いに垂
直な軸沿いに事実上延びる。
は、添付図面に一例として示した実施例についての以下
の詳しい説明から明らかになろう。図において、１はこ
の発明の集積回路である。この集積回路１は、ＭＯＳ技
術又はＣＭＯＳ技術で実施され且つ浮動ゲートＭＯＳト
ランジスタ３（図２）から成る少なくとも１個のメモリ
・セルを備えている。集積回路１はＰ型半導体シリコン
基板４（図２）上に形成され、この基板４にはＮウェル
型の第１及び第２の拡散領域５及び２５が形成される。
基板４の水平平面を基準平面にとれば、ウェルとして良
く知られた第１及び第２の拡散領域５と２５は互いに垂
直な軸沿いに事実上延びる。
【００１６】都合の良いことには、閉ループ路を定め且
つ例えばＰ+型のドーパントを使用して基板４へ同様に
ドープされる（Ｐ+ソース／ドレイン・インプラントか
ら）拡散領域１４がまた集積回路１に設けられる。この
リング状拡散領域１４は、基板４の表面に形成され且つ
セルを横方向に囲む。拡散領域１４の部分１６，１７も
それぞれ第１、第２のウェル５，２５と表面的に交差す
る。
つ例えばＰ+型のドーパントを使用して基板４へ同様に
ドープされる（Ｐ+ソース／ドレイン・インプラントか
ら）拡散領域１４がまた集積回路１に設けられる。この
リング状拡散領域１４は、基板４の表面に形成され且つ
セルを横方向に囲む。拡散領域１４の部分１６，１７も
それぞれ第１、第２のウェル５，２５と表面的に交差す
る。
【００１７】第１のウェル５には２つの別々の活性区域
２０及び２１が形成され、これら活性区域２０及び２１
は（Ｎ+ソース／ドレイン・インプラントにより）Ｎ+に
ドープされ且つ拡散領域１４の部分１６の両側に置かれ
る。第２のウェル２５も、拡散領域１４の外側に形成さ
れたＮ+活性区域２２を含む。
２０及び２１が形成され、これら活性区域２０及び２１
は（Ｎ+ソース／ドレイン・インプラントにより）Ｎ+に
ドープされ且つ拡散領域１４の部分１６の両側に置かれ
る。第２のウェル２５も、拡散領域１４の外側に形成さ
れたＮ+活性区域２２を含む。
【００１８】図３に示すように、トランジスタ３はチャ
ネル７を有し、このチャネル７はその両側のソース及び
ドレインＮ+活性区域Ｓ及びＤと接している。ドレイン
活性区域Ｄは第２のウェル２５まで延びてこれと接合を
形成する。チャネル７は、異なる垂直部分平面で図２に
も示され且ついわゆるフィールド酸化物で形成された分
離領域６と接している。更に、ゲート酸化物の薄い層９
がチャネル７上に成長され、そしてこの基本構造は多結
晶シリコンの第１層１０、誘電体層１１で次々におおわ
れる。第１層１０はトランジスタ３のいわゆる浮動ゲー
トを形成する。多結晶シリコンの第２層１２は、今まで
説明した構造全体をおおい、且つ第１のウェル５の活性
区域２０から第１のウェル５とは離れた側でトランジス
タ３のそばに形成された第３の活性区域１９まで延び
る。第２層１２は、活性区域２０及び１９と直接接続さ
れてトランジスタ３のゲート端子を構成する。
ネル７を有し、このチャネル７はその両側のソース及び
ドレインＮ+活性区域Ｓ及びＤと接している。ドレイン
活性区域Ｄは第２のウェル２５まで延びてこれと接合を
形成する。チャネル７は、異なる垂直部分平面で図２に
も示され且ついわゆるフィールド酸化物で形成された分
離領域６と接している。更に、ゲート酸化物の薄い層９
がチャネル７上に成長され、そしてこの基本構造は多結
晶シリコンの第１層１０、誘電体層１１で次々におおわ
れる。第１層１０はトランジスタ３のいわゆる浮動ゲー
トを形成する。多結晶シリコンの第２層１２は、今まで
説明した構造全体をおおい、且つ第１のウェル５の活性
区域２０から第１のウェル５とは離れた側でトランジス
タ３のそばに形成された第３の活性区域１９まで延び
る。第２層１２は、活性区域２０及び１９と直接接続さ
れてトランジスタ３のゲート端子を構成する。
【００１９】基板４の表面上且つトランジスタ３上に成
長された介在誘電体層１３は集積回路１全体を保護して
表面的に絶縁する。都合の良いことには、この発明で
は、金属シールド１５が設けられ、この金属シールド１
５はアルミニウムで作ることができ且つメモリ・セルを
おおうために基板４にその周辺ではめ込まれる。もっと
詳しく云うと、金属シールド１５は、メモリ・セル上の
介在誘電体層１３をおおい且つこの介在誘電体層１３を
貫通するように拡散領域１４と完全に周辺で接続され
る。従って、拡散領域１４は金属シールド１５のため基
板４と接触する活性区域を提供し、これはメモリ・セル
を紫外線から保護するようになっている。金属シールド
１５は、介在誘電体層１３を通ってトランジスタ３のソ
ース活性区域Ｓにも接続され、そのソース電極としても
働く。以上の説明から理解できるように、メモリ・セル
は基板４および金属シールド１５から成る保護シェル内
に事実上囲まれる。金属シールド１５は、紫外線に対す
る反射面を提供することにより紫外線を有効にさえぎる
ように働く。
長された介在誘電体層１３は集積回路１全体を保護して
表面的に絶縁する。都合の良いことには、この発明で
は、金属シールド１５が設けられ、この金属シールド１
５はアルミニウムで作ることができ且つメモリ・セルを
おおうために基板４にその周辺ではめ込まれる。もっと
詳しく云うと、金属シールド１５は、メモリ・セル上の
介在誘電体層１３をおおい且つこの介在誘電体層１３を
貫通するように拡散領域１４と完全に周辺で接続され
る。従って、拡散領域１４は金属シールド１５のため基
板４と接触する活性区域を提供し、これはメモリ・セル
を紫外線から保護するようになっている。金属シールド
１５は、介在誘電体層１３を通ってトランジスタ３のソ
ース活性区域Ｓにも接続され、そのソース電極としても
働く。以上の説明から理解できるように、メモリ・セル
は基板４および金属シールド１５から成る保護シェル内
に事実上囲まれる。金属シールド１５は、紫外線に対す
る反射面を提供することにより紫外線を有効にさえぎる
ように働く。
【００２０】トランジスタ３のドレイン端子、ソース端
子及びゲート端子は、上述した保護シェル内に囲まれ、
従って適切なバイアスがかけられなければならない。こ
のため、第１のウェル５及び第２のウェル２５はこの発
明によって設けられた。第１のウェル５及び第２のウェ
ル２５の各々は、基板４中で拡散領域１４から成るＰ+
リング状周辺体を越え且つメモリ・セルに向って延び
る。第１のウェル５及び第２のウェル２５は、集積回路
１の動作電圧と比較して逆のバイアスを有する事実上２
個のダイオードを形成し且つ基板４に電流を駆動しな
い。第２のウェル２５はトランジスタ３のドレイン活性
区域Ｄをバイアスする。第１のウェル５は、これに作ら
れた活性区域２０と第２層１２が直接接触する結果とし
てトランジスタ３の制御ゲートをバイアスさせる。活性
区域２０は、先に被着してドープされたように、多結晶
シリコンの層を介して拡散でドープされる。上述した直
接接触及び第１のウェル５へのＮ+拡散により第１のウ
ェル５中の活性区域２１との電気的連続性を確保する
が、この活性区域２１は拡散領域１４の外側に置かれ
る。基本的に、活性区域２１はトランジスタ３の制御ゲ
ートとみなされ得る。同様に、第２のウェル２５中の活
性区域２２はトランジスタ３のドレイン電極として働
く。各活性区域２１、２２にはそれぞれ対応する金属電
極２３，２４が付けられる。
子及びゲート端子は、上述した保護シェル内に囲まれ、
従って適切なバイアスがかけられなければならない。こ
のため、第１のウェル５及び第２のウェル２５はこの発
明によって設けられた。第１のウェル５及び第２のウェ
ル２５の各々は、基板４中で拡散領域１４から成るＰ+
リング状周辺体を越え且つメモリ・セルに向って延び
る。第１のウェル５及び第２のウェル２５は、集積回路
１の動作電圧と比較して逆のバイアスを有する事実上２
個のダイオードを形成し且つ基板４に電流を駆動しな
い。第２のウェル２５はトランジスタ３のドレイン活性
区域Ｄをバイアスする。第１のウェル５は、これに作ら
れた活性区域２０と第２層１２が直接接触する結果とし
てトランジスタ３の制御ゲートをバイアスさせる。活性
区域２０は、先に被着してドープされたように、多結晶
シリコンの層を介して拡散でドープされる。上述した直
接接触及び第１のウェル５へのＮ+拡散により第１のウ
ェル５中の活性区域２１との電気的連続性を確保する
が、この活性区域２１は拡散領域１４の外側に置かれ
る。基本的に、活性区域２１はトランジスタ３の制御ゲ
ートとみなされ得る。同様に、第２のウェル２５中の活
性区域２２はトランジスタ３のドレイン電極として働
く。各活性区域２１、２２にはそれぞれ対応する金属電
極２３，２４が付けられる。
【００２１】最後に、メモリ・セルと関連した活性区域
１９によって提供される保護ダイオードが基板４中に在
ることに注目されたい。活性区域１９は、これもまた多
結晶シリコンの第２層へ直接接続されるが、トランジス
タ３の動作電圧に対して逆バイアスされ、集積回路製造
中制御ゲートの酸化物層９及び誘電体層１１を保護する
のに役立つ。第２層１２をプラズマ・エッチングするこ
とにより保護ダイオードとしての活性区域１９は後段階
で動作される。その存在は製造中に浮動ゲートが充電さ
れるのを防止する。この段階で捕えられた電荷は紫外線
によりもはや移動できない。（それは、この発明のメモ
リ・セルが紫外線から効果的に保護されているからであ
る。）
１９によって提供される保護ダイオードが基板４中に在
ることに注目されたい。活性区域１９は、これもまた多
結晶シリコンの第２層へ直接接続されるが、トランジス
タ３の動作電圧に対して逆バイアスされ、集積回路製造
中制御ゲートの酸化物層９及び誘電体層１１を保護する
のに役立つ。第２層１２をプラズマ・エッチングするこ
とにより保護ダイオードとしての活性区域１９は後段階
で動作される。その存在は製造中に浮動ゲートが充電さ
れるのを防止する。この段階で捕えられた電荷は紫外線
によりもはや移動できない。（それは、この発明のメモ
リ・セルが紫外線から効果的に保護されているからであ
る。）
【００２２】
【発明の効果】この発明の集積回路は技術的問題を解決
して紫外線を充分にさえぎる。その理由は、金属シール
ド１５が基板４を囲んでその周辺で基板４に接続され且
つメモリ・セルを充分におおうからである。しかしなが
ら、これはメモリ・セルの浮動ゲート・トランジスタに
適切なバイアスをかけることを損なわない。その理由
は、第１のウェル５及び第２のウェル２５の組み合わせ
により外部端子から紫外線しゃへいシェル内のトランジ
スタまでバイアスを良く伝達させるからである。
して紫外線を充分にさえぎる。その理由は、金属シール
ド１５が基板４を囲んでその周辺で基板４に接続され且
つメモリ・セルを充分におおうからである。しかしなが
ら、これはメモリ・セルの浮動ゲート・トランジスタに
適切なバイアスをかけることを損なわない。その理由
は、第１のウェル５及び第２のウェル２５の組み合わせ
により外部端子から紫外線しゃへいシェル内のトランジ
スタまでバイアスを良く伝達させるからである。
【００２３】ここに開示した構成は、極めてコンパクト
に作ることができ且つ従来技術に比べて回路中の占有面
積が小さい点で、主な利点を提供する。これはまた、ソ
ース電極と制御ゲート電極を共有する他の同様なメモリ
・セルとモジュラ形態で関連するのに役立つ。
に作ることができ且つ従来技術に比べて回路中の占有面
積が小さい点で、主な利点を提供する。これはまた、ソ
ース電極と制御ゲート電極を共有する他の同様なメモリ
・セルとモジュラ形態で関連するのに役立つ。
【００２４】この発明の構成は、まず被着し、次いでコ
ンタクト部分ではない部分から材料を除去することに基
づいて充填方法により形成されるべきコンタクトを提供
する技術と両立できる。これはステップ状の遷移（これ
から充填材料は除去できない）を呈さないコンタクト・
パターンにより可能とされる。更に、そのような構成を
作るのに別なマスクは不要である。
ンタクト部分ではない部分から材料を除去することに基
づいて充填方法により形成されるべきコンタクトを提供
する技術と両立できる。これはステップ状の遷移（これ
から充填材料は除去できない）を呈さないコンタクト・
パターンにより可能とされる。更に、そのような構成を
作るのに別なマスクは不要である。
【００２５】
【他の変形例】当業者には理解されるように、ここに開
示された特許適格性の概念は広い範囲に亘って適用でき
る。その上、望ましい実施例は多数の方法で変更するこ
とができる。従って、変形例並びに上述した示唆及び下
記の変更は例示にすぎないことを理解されたい。これら
例は、上記概念の或る範囲を示す助けになるかもしれな
いが、ここに開示された新規な概念の変形範囲を全て示
すものではない。
示された特許適格性の概念は広い範囲に亘って適用でき
る。その上、望ましい実施例は多数の方法で変更するこ
とができる。従って、変形例並びに上述した示唆及び下
記の変更は例示にすぎないことを理解されたい。これら
例は、上記概念の或る範囲を示す助けになるかもしれな
いが、ここに開示された新規な概念の変形範囲を全て示
すものではない。
【００２６】例えば、好ましい実施例のレイアウトをミ
ラー・イメージ風に複製することにより共通の金属シー
ルドの内側に２ビット又は４ビットのメモリを含む変形
例を容易に作れる。この場合に、ソース端子と保護ダイ
オードの少なくとも一方は隣接するメモリ・セル間で共
有できる。好ましい実施例をＮウェル法について説明し
たが、上記概念をツィン・タブ（twin−tub）法や他の
方法に適用できる。更に、他の拡散が得られる方法で
は、Ｎ型ウェルと同一工程で深い拡散を厳格に作る必要
がない。
ラー・イメージ風に複製することにより共通の金属シー
ルドの内側に２ビット又は４ビットのメモリを含む変形
例を容易に作れる。この場合に、ソース端子と保護ダイ
オードの少なくとも一方は隣接するメモリ・セル間で共
有できる。好ましい実施例をＮウェル法について説明し
たが、上記概念をツィン・タブ（twin−tub）法や他の
方法に適用できる。更に、他の拡散が得られる方法で
は、Ｎ型ウェルと同一工程で深い拡散を厳格に作る必要
がない。
【００２７】他の例として、金属シールドの頂壁及び側
壁を同一金属で作る必要がない。多くの充填コンタクト
法では、主金属層のために使用された組成物と異なる１
種以上の金属や金属材料（ＴiＮ，Ｗ，ＴiＷなどのよう
な）によってコンタクトが充填され得る。金属層はアル
ミニウム単独である必要はなく、シリコンや銅との合金
でも良いし、他金属との層状体でも良いし、或は異なる
金属と一緒に作っても良い。選ばれた金属が紫外線を都
合良く通さないかぎり、金属の選択は主としてもっと汎
用の方法で指定される。ここに開示された構成は、浮動
ゲート・メモリ・トランジスタだけに制限されるもので
はなく、ＭＮＯＳ又は他の層状誘電体デバイスのような
他のタイプのメモリ・トランジスタと一緒に使用でき
る。
壁を同一金属で作る必要がない。多くの充填コンタクト
法では、主金属層のために使用された組成物と異なる１
種以上の金属や金属材料（ＴiＮ，Ｗ，ＴiＷなどのよう
な）によってコンタクトが充填され得る。金属層はアル
ミニウム単独である必要はなく、シリコンや銅との合金
でも良いし、他金属との層状体でも良いし、或は異なる
金属と一緒に作っても良い。選ばれた金属が紫外線を都
合良く通さないかぎり、金属の選択は主としてもっと汎
用の方法で指定される。ここに開示された構成は、浮動
ゲート・メモリ・トランジスタだけに制限されるもので
はなく、ＭＮＯＳ又は他の層状誘電体デバイスのような
他のタイプのメモリ・トランジスタと一緒に使用でき
る。
【００２８】当業者には明らかなように、ここに開示し
た特許適格性の概念は多数の用途に亘って変更できるの
で、発明の要旨の範囲は特定例だけに限定されない。
た特許適格性の概念は多数の用途に亘って変更できるの
で、発明の要旨の範囲は特定例だけに限定されない。
【図１】この発明の集積回路を示す平面図である。
【図２】図１の集積回路を線Ｂ−Ｂ沿いに切断した断面
図である。
図である。
【図３】図１の集積回路を線Ｃ−Ｃ沿いに切断した断面
図である。
図である。
【符号の説明】 １ 集積回路 ３ トランジスタ ４ 基板 ５ 第１のウェル ７ チャネル １０ 多結晶シリコンの第１層 １２ 多結晶シリコンの第２層 １４ 拡散領域 １５ 金属シールド １９〜２２ 活性区域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エミリオ・カメルレンギ イタリア国、24100 ベルガーモ、ヴィ ア・ゼンブリーニ ２ (56)参考文献 特開 昭62−143476（ＪＰ，Ａ) 特開 平５−343646（ＪＰ，Ａ) 特開 平５−190808（ＪＰ，Ａ) 特開 平２−256276（ＪＰ，Ａ) 特開 昭63−62383（ＪＰ，Ａ) 特開 昭59−6581（ＪＰ，Ａ) 特開 昭57−15470（ＪＰ，Ａ) 米国特許4805138（ＵＳ，Ａ) 米国特許4530074（ＵＳ，Ａ) 米国特許出願公開4519050（ＵＳ，Ａ) 欧州特許出願公開433174（ＥＰ，Ａ １) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (19)
- 【請求項１】 紫外線から充分に保護され且つ半導体基
板にＭＯＳ技術で実施されるタイプの集積回路であっ
て、チャネル領域によって分離されたドレイン及びソース領
域と、浮動及び制御ゲート端子を持つ浮動ゲートトラン
ジスタ を有する少なくとも１個のメモリセルと、前記セルを覆う金属マスク と、 前記トランジスタの全周を囲んで前記基板表面に閉ルー
プ路を定め、途切れることなく周辺で接続された前記マ
スクを有する拡散領域と、前記閉ループ路の内側から前記閉ループ路の外側まで前
記基板中で側面に 延びる第１及び第２のウェルとを備
え、前記第１のウェルは、前記トランジスタの前記制御ゲー
ト端子に直接接続され、 前記浮動及び制御ゲート端子は、第１及び第２のポリシ
リコン層の堆積構造をそれぞれ形成し、前記マスクは、
前記トランジスタのソース領域に接触することを特徴と
する 集積回路。 - 【請求項２】 前記第２ウェルは、前記トランジスタの
前記ドレイン領域から前記拡散領域により定められた閉
ループ路の外側の他の活性領域に延びることを特徴とす
る請求項１記載の集積回路。 - 【請求項３】 前記拡散領域は、リング状であることを
特徴とする請求項１記載の集積回路。 - 【請求項４】 前記第１ウェルは、前記拡散領域の対向
側の第１及び第２活性領域を備え、前記第１の活性領域
は、前記トランジスタの制御ゲート端子を構成する堆積
層に直接接触することを特徴とする請求項１記載の集積
回路。 - 【請求項５】 前記拡散領域により定められた前記閉ル
ープ路の回路内部に組み込まれた保護ダイオードを備え
たことを特徴とする請求項１記載の集積回路。 - 【請求項６】 前記保護ダイオードは、前記トランジス
タの前記制御ゲート端子に直接接触し前記セルに隣接す
るよう形成された活性領域から成ることを特徴とする請
求項５記載の集積回路。 - 【請求項７】 前記保護ダイオードは、前記トランジス
タの正常動作電圧で逆バイアスされることを特徴とする
請求項５記載の集積回路。 - 【請求項８】 第１導電型の事実上モノリシック半導体
材料で作られた表面部分を有する本体と、 前記表面部分中の第２導電型のソース及びドレイン表面
拡散領域、前記表面部分中で前記ソースと前記ドレイン
を分離するチャネル、このチャネルの少なくとも一部の
上に在ってこの一部から絶縁されると共に容量結合され
た浮動ゲート、並びにこの浮動ゲートの少なくとも一部
の上に在ってこの一部から絶縁されると共に容量結合さ
れた制御ゲートを含む浮動ゲート・トランジスタと、 前記第２導電型の表面拡散領域から成り、前記制御ゲー
トに接続された保護ダイオードと、 前記トランジスタ及び前記保護ダイオード上に在ってこ
れらを完全に横方向で囲む金属シールドと、 前記制御ゲートに接続され且つ前記金属シールドの下で
前記金属シールドの外側に在るゲート・コンタクト位置
まで延びる、前記第２導電型の第１の深い拡散領域と、 前記ドレインに接続され且つ前記金属シールドの下で前
記金属シールドの外側に在るドレイン・コンタクト位置
まで延びる、前記第２導電型の第２の深い拡散領域と、 を備えた集積回路。 - 【請求項９】 前記金属シールドは前記トランジスタの
１個だけを囲む請求項８の集積回路。 - 【請求項１０】 前記金属シールドはアルミニウム合金
の薄膜である請求項８の集積回路。 - 【請求項１１】 前記第１導電型がＰ型である請求項８
の集積回路。 - 【請求項１２】 Ｐチャネル電界効果トランジスタを含
む複数個のＮウェルを更に備え、各前記深い拡散領域が
前記Ｎウェルと同時に形成される請求項８の集積回路。 - 【請求項１３】 前記金属シールドは、前記表面部分中
の前記第１導電型の浅い拡散領域に接続される請求項８
の集積回路。 - 【請求項１４】 第１導電型の事実上モノリシック半導
体材料で作られた表面部分を有する本体と、 前記表面部分中の第２導電型のソース及びドレイン表面
拡散領域、前記表面部分中で前記ソースと前記ドレイン
を分離するチャネル、このチャネルの少なくとも一部の
上に在ってこの一部から絶縁されると共に容量結合され
た浮動ゲート、並びにこの浮動ゲートの少なくとも一部
の上に在ってこの一部から絶縁されると共に容量結合さ
れた制御ゲートを含む浮動ゲート・トランジスタと、 前記第２導電型の表面拡散領域から成り、前記制御ゲー
トに接続された保護ダイオードと、 前記トランジスタ及び前記保護ダイオードの上に在るよ
うに水平方向に延ばされる頂部、及びこの頂部から下に
延びて、前記トランジスタを完全に横方向で囲む連続性
リングにて前記表面部分と接触する側部を有し、且つこ
の側部とは別に、前記表面部分中の前記第１導電型の浅
い拡散領域に接続される金属シールドと、 前記制御ゲートに接続され且つ前記金属シールド及び前
記浅い拡散領域の下で前記金属シールドの外側に在るゲ
ート・コンタクト位置まで延びる、前記第２導電型の第
１の深い拡散領域と、 前記ドレインに接続され且つ前記金属シールド及び前記
浅い拡散領域の下で前記金属シールドの外側に在るドレ
イン・コンタクト位置まで延びる、前記第２導電型の第
２の深い拡散領域と、 を備えた集積回路。 - 【請求項１５】 前記金属シールドは前記トランジスタ
の１個だけを囲む請求項１４の集積回路。 - 【請求項１６】 前記第１導電型がＰ型である請求項１
４の集積回路。 - 【請求項１７】 前記金属シールドの頂部はアルミニウ
ム合金の薄膜である請求項１４の集積回路。 - 【請求項１８】 Ｐチャネル電界効果トランジスタを含
む複数個のＮウェルを更に備え、各前記深い拡散領域が
前記Ｎウェルと同時に形成される請求項１４の集積回
路。 - 【請求項１９】 複数個のＰチャネル電界効果トランジ
スタを更に備え、前記浅い拡散領域が前記Ｐチャネル・
トランジスタのソース／ドレイン領域と同時に形成され
る請求項１４の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT92830339.5 | 1992-06-30 | ||
| EP92830339A EP0576773B1 (en) | 1992-06-30 | 1992-06-30 | Integrated circuit entirely protected against ultraviolet rays |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06163917A JPH06163917A (ja) | 1994-06-10 |
| JP3258770B2 true JP3258770B2 (ja) | 2002-02-18 |
Family
ID=8212131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15730993A Expired - Fee Related JP3258770B2 (ja) | 1992-06-30 | 1993-06-28 | 集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5440510A (ja) |
| EP (1) | EP0576773B1 (ja) |
| JP (1) | JP3258770B2 (ja) |
| DE (1) | DE69204829T2 (ja) |
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|---|---|---|---|---|
| US5656521A (en) * | 1995-01-12 | 1997-08-12 | Advanced Micro Devices, Inc. | Method of erasing UPROM transistors |
| US5777361A (en) * | 1996-06-03 | 1998-07-07 | Motorola, Inc. | Single gate nonvolatile memory cell and method for accessing the same |
| DE19716102C2 (de) * | 1997-04-17 | 2003-09-25 | Infineon Technologies Ag | Integrierte Schaltungsanordnung mit mehreren Bauelementen und Verfahren zu deren Herstellung |
| KR100363841B1 (ko) * | 1999-12-28 | 2002-12-06 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 |
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| DE10257870B4 (de) * | 2002-12-11 | 2007-10-04 | Infineon Technologies Ag | Halbleiterstruktur mit einer integrierten Abschirmung |
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|---|---|---|---|---|
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| US4530074A (en) * | 1982-06-17 | 1985-07-16 | Intel Corporation | Radiation shield for a portion of a radiation sensitive integrated circuit |
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| JPS62143476A (ja) * | 1985-12-18 | 1987-06-26 | Fujitsu Ltd | 半導体記憶装置 |
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| FR2656156A1 (fr) * | 1989-12-16 | 1991-06-21 | Sgs Thomson Microelectronics | Circuit integre entierement protege des rayons ultra-violets. |
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-
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- 1992-06-30 EP EP92830339A patent/EP0576773B1/en not_active Expired - Lifetime
- 1992-06-30 DE DE69204829T patent/DE69204829T2/de not_active Expired - Fee Related
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1993
- 1993-06-28 JP JP15730993A patent/JP3258770B2/ja not_active Expired - Fee Related
- 1993-06-30 US US08/086,342 patent/US5440510A/en not_active Expired - Lifetime
Also Published As
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| JPH06163917A (ja) | 1994-06-10 |
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