JP4255142B2 - 半導体装置 - Google Patents
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 101
- 239000012535 impurity Substances 0.000 claims description 54
- 239000000758 substrate Substances 0.000 claims description 33
- 238000009966 trimming Methods 0.000 claims description 7
- 108091006146 Channels Proteins 0.000 description 13
- 230000000694 effects Effects 0.000 description 10
- 238000007664 blowing Methods 0.000 description 8
- 238000002513 implantation Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 8
- 229910001415 sodium ion Inorganic materials 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 6
- 239000010410 layer Substances 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 6
- 230000007547 defect Effects 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000011734 sodium Substances 0.000 description 4
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229910052708 sodium Inorganic materials 0.000 description 3
- 238000005247 gettering Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000001568 sexual effect Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
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Description
【０００１】
【発明の属する技術分野】
この発明は、一般に半導体装置に関するものであり、より特定的には、レーザトリミングにより製造歩留まりを向上させ、また、装置特性の調整を行なう半導体装置に関する。
【０００２】
【従来の技術】
一般に、ＭＯＳ（Metal Oxide Silicon ）構造を用いた半導体記憶装置では、その製造過程において生じたパターン欠陥による不良を救済するために、予備の記憶素子を半導体装置内に配置し、必要に応じて不良の記憶素子を予備の記憶素子に置換えることによって、製造歩留まりを向上させている。
【０００３】
本発明において使用される記憶素子を、図９を用いて、比較しながら説明する。
【０００４】
図９を参照して、バイト消去が可能なＥＥＰＲＯＭは選択トランジスタを持っているために、セルの面積が大きくなり、大容量化に適さない。ＥＰＲＯＭは、書込は電気的に行ない、消去は紫外線の照射により一括して行なう。図示したように、１トランジスタ／１セルの簡単な構成のため、セル面積は小さい。フラッシュメモリは、ＥＰＲＯＭで紫外線で行なっていた一括消去を、高電界印加によるトンネル現象による電荷引抜きにより、電気的に行なえるようにしたものである。その結果、不揮発性、電気的書換え・消去、大容量を同時に実現することができる。
【０００５】
さて、予備の記憶素子への置換え方法としては何種類か存在するが、レーザ光照射によってリンクをブローして切断することによって置換えを行なうレーザトリミング法（以下、ＬＴ法と略する）が広く行なわれている。また、半導体装置内部で発生させている基準電圧等の微調整を同様のＬＴ法によって行なうこともある。
【０００６】
従来は、ＬＴブロー部よりの水分や不純物の侵入を防ぐために、ＬＴブロー実施後に最終保護膜の形成を実施していたが、この製造方法では、ＬＴブローによる歩留まり救済後、最終工程までに発生するパターン欠陥の救済ができないことや、ＬＴブロー時に発生する異物により、かえってパターン欠陥が増えるといった問題点があった。
【０００７】
こうした問題の解決のために、最終保護膜を形成した後に、ＬＴブロー工程を行なうことがあるが、これについて図を用いて説明する。
【０００８】
図１０は、ＬＴリンク部（ヒューズ部）を備えた半導体装置の断面図である。
図１０を参照して、半導体基板１の主表面にＰウェル２とＮウェル３が形成されている。Ｐウェル２の主表面中に分離酸化膜５が形成されている。分離酸化膜５の上にＬＴリンク８が形成されている。Ｐウェル２には、また、ゲート絶縁膜６を介在させてゲート電極７が形成されている。ゲート電極７の両側にＮ型チャネルトランジスタ（ＮｃｈＴｒ）のソースドレインとなるＮ型拡散層１０が設けられている。
【０００９】
ゲート電極７の側壁にはサイドウォールスペーサ９が形成されている。Ｎウェル３には、Ｐ型チャネルトランジスタ（ＰｃｈＴｒ）が形成されている。Ｐ型チャネルトランジスタは、ゲート絶縁膜６とゲート電極７と、Ｐ型チャネルトランジスタのソースドレインとなるＰ型拡散層１１を含む。ゲート電極７およびＬＴリンク８を覆うように半導体基板１の上に、ＢＰＳＧ膜等で形成された層間絶縁膜１２が設けられている。
【００１０】
層間絶縁膜１２中には、Ｐ型拡散層１１の表面、Ｎ型拡散層１０の表面およびＬＴリンクの表面を露出させるためのコンタクトホール１３が形成されている。コンタクトホール１３を通って、ＬＴリンク８、Ｎ型拡散層１０およびＰ型拡散層１１に、アルミ合金等で形成された配線１４が接続されている。配線１４を覆うように、層間絶縁膜１２の上に最終保護膜１５が設けられている。図１１を参照して、ＬＴリンク８をレーザトリミングすることにより、不良の記憶素子を、予備の記憶素子に置換えることができる。
【００１１】
【発明が解決しようとする課題】
しかしながら、従来の装置では、図１１を参照して、ＬＴブローを実施した箇所で、ＬＴリンク部における半導体基板１が露出することになる。このため、露出部分から水分やナトリウム（Ｎａ）をはじめとした不純物が、外部より、半導体装置内に侵入しやすいという問題点があった。水分や不純物が半導体装置内の能動素子領域に侵入した場合、トランジスタの特性変動を引き起こしたり、特にＥＰＲＯＭ、フラッシュメモリ等の不揮発性半導体記憶装置の場合には、保持している記憶内容が揮発するといった不良を引き起こすことになり、ひいては、半導体装置の信頼性を劣化させるという問題点があった。
【００１２】
この発明は、上記問題点を解決するためになされたもので、最終保護膜形成後にＬＴブローを実施しても、良好な信頼性を有する半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
請求項１に係る半導体装置は、半導体基板を備える。上記半導体基板の主表面中に、素子領域を他の素子領域から分離するためのフィールド酸化膜が設けられている。フィールド酸化膜の上に、レーザトリミング用リンクが設けられている。上記半導体基板の表面中であって、上記フィールド酸化膜の下に、Ｎウェルが設けられている。上記Ｎウェルは、レトログレードウェルにより形成されている。
【００１４】
この発明によれば、ＬＴブロー後の開口部がＮウェル領域にあるため、開口部から侵入してきたナトリウムイオン等は、Ｎウェル中のＮ型不純物にゲッタリングされて、能動領域にまで達することができなくなる。ひいては、良好な信頼性を有する半導体装置が得られる。
【００１５】
請求項２に係る半導体装置においては、上記レトログレードウェルは、横軸に半導体基板の表面からの深さをとり、縦軸に不純物濃度をとったとき、少なくとも２つの濃度ピークを有する、不純物濃度プロファイルを有する。Ｎウェルが、少なくとも２つの濃度ピークを有する、不純物濃度プロファイルを有しているので、Ｎウェル中に、Ｎ型不純物が効率よく分布する。
【００１６】
請求項３に係る半導体装置によれば、上記複数個の濃度ピークのうち、上記半導体基板の表面から最も深い位置にあるピークの不純物濃度は、他のピークの不純物濃度よりも濃くされている。この発明によれば、ＬＴブロー後、開口部から侵入してきたナトリウムイオン等は、高濃度のＮ型不純物に、効率よくゲッタリングされる。
【００１７】
請求項４に係る発明においては、上記最も深い位置にあるピークは、上記半導体基板の表面から１〜３μｍ離れた位置に存在する。この発明によれば、比較的深いＮウェルになるという効果を奏する。
【００１８】
請求項５に係る半導体装置によれば、上記２つの濃度ピークのうちで、深い位置にあるピークのＮ型不純物の濃度は、１×１０17ａｔｏｍｓ／ｃｍ3以上にされている。この発明によれば、Ｎ型不純物濃度が濃いので、ＬＴブロー後、開口部から侵入してきたナトリウムイオン等は、効率よくゲッタリングされる。
【００１９】
請求項６に係る半導体装置によれば、上記ＮウエルのＮ型不純物はＰで形成される。この発明によれば、Ｎ型不純物としてＰを用いるので、結晶格子間に入り込みやすく、Ｎウェルを形成するのに好都合である。
【００２０】
請求項７に係る半導体装置においては、上記素子領域にＭＯＳＦＥＴが形成されている。この発明によれば、良好な信頼性を有するＭＯＳＦＥＴを与える。
【００２１】
請求項８に係る半導体装置においては、上記素子領域にＥＰＲＯＭが形成されている。この発明によれば、良好な信頼性を有するＥＰＲＯＭを与える。
【００２２】
請求項９に係る半導体装置においては、上記素子領域にＥＥＰＲＯＭが形成されている。この発明によれば、良好な信頼性を有するＥＥＰＲＯＭが得られる。
【００２３】
請求項１０に係る半導体装置においては、上記素子領域にフラッシュメモリが形成されている。この発明によれば、良好な信頼性を有するフラッシュメモリが得られる。
【００２６】
【発明の実施の形態】
以下、この発明の実施の形態を図について説明する。
【００２７】
実施の形態１
図１は、実施の形態１に係る半導体装置の断面図である。図１を参照して、半導体基板１の主表面中に、それぞれ、レトログレードウェルで形成されたＮウェル４、Ｐウェル２、Ｎウェル３が設けられている。Ｎウェル４にはＬＴリンク部が設けられ、Ｐウェル２には、Ｎチャネルトランジスタ部が設けられ、Ｎウェル３には、Ｐチャネルトランジスタが形成されている。ＬＴリンク部、Ｎチャネルトランジスタ部、Ｐチャネルトランジスタ部の構造については、図９に示す半導体装置と同様であるので、同一または相当する部分には、同一の参照番号を付し、その説明を繰返さない。
【００２８】
図９に示す従来装置と図１に示す実施の形態に係る半導体装置と異なる点は、半導体基板１の表面中であって、フィールド酸化膜５の直下にＮウェル４が形成されている点である。
【００２９】
図２は、Ｎウェル４の不純物濃度プロファイルを示す図である。Ｎウェル４の不純物濃度プロファイルは、横軸に半導体基板の表面からの深さをとり、縦軸に不純物濃度をとったとき、少なくとも２つの濃度ピーク２０，２１を有する。２つの濃度ピーク２０，２１のうち、半導体基板の表面から最も深い位置にあるピーク２１の濃度は、他のピーク２０の濃度よりも濃くされている。最も深い位置にあるピーク２１は、半導体基板の表面から１〜３μｍ離れた位置に存在する。最も深い位置にあるピーク２１のＮ型不純物の濃度は、１×１０17ａｔｏｍｓ／ｃｍ3 以上にされている。Ｎ型不純物は、結晶格子間に入り込みやすいＰである。同じＮ型不純物であっても、Ａｓでは、レトログレードウェルを形成しにくい。
【００３０】
図３は、Ｎウェル３の不純物濃度プロファイルである。半導体基板の表面近くにあるピーク２２と、最も深い位置にあるピーク２１と、ピーク２２とピーク２１の間にあるピーク２０の３つのピークを有している。最も深い位置にあるピーク２１は、半導体基板の表面から１〜３μｍ離れた位置に存在する。最も深い位置にあるピーク２１のＮ型不純物の濃度は、１×１０17ａｔｏｍｓ／ｃｍ3 以上にされている。Ｎ型不純物は、Ｐである。ピーク２２は、トランジスタのしきい値に影響を与える。
【００３１】
図４は、最終保護膜１５を形成した後に、ＬＴリンク８をブローした状態の断面図である。図中、参照符号１６で示す部分は、ＬＴブロー部を表わしている。ＬＴリンク８を、Ｎウェル４上に形成しているため、ＬＴリンク８をブローした状態において、ＬＴブローによって最終保護膜１５が開口した部分で、図のように、ＬＴリンク８の下の分離酸化膜５がすべてなくなってしまい、Ｎウェル４の表面が露出する。ＬＴブロー部１６では、ナトリウム等の不純物イオンがパッケージを透過して、半導体装置中に侵入してくることが考えられる。
【００３２】
従来の装置では、このように侵入してくる不純物イオンが、トランジスタ等の能動領域まで進入するので、能動素子の特性が変動するという問題点があった。特に、ＥＰＲＯＭやフラッシュメモリ等の不揮発性半導体記憶素子を含んだ半導体装置では、ナトリウム等のイオンの電荷により記憶素子中に保持されている電荷が見かけ上キャンセルされて、保持データが揮発するという信頼性不良を引き起こすという問題点があった。
【００３３】
しかしながら、実施の形態に係る半導体装置では、上述したように、ＬＴブロー後の開口部がＮウェル４の領域にあるため、侵入してきたナトリウムイオン等は、Ｎウェル４中のＮ型不純物にゲッタリングされて、能動領域にまで達することができなくなる。ひいては、上述の問題点の発生を防止することができる。
【００３４】
次に、図１に示す半導体装置の製造方法の主要工程について説明する。
図５を参照して、半導体基板１の表面に、ＬＴリンク部、Ｎチャネルトランジスタ部、Ｐチャネルトランジスタ部を形成するためのフィールド酸化膜５を形成する。
【００３５】
図６を参照して、Ｎチャネルトランジスタ部を、レジストマスク３０でマスクして、Ｎ型不純物（Ｐ）を、半導体基板中に、高エネルギーイオン注入で、注入する。高エネルギー注入は、エネルギーを変えて少なくとも３回行なう。１回目の不純物注入は、半導体基板１の表面（Ｎ1 ）に留まるように、２回目の不純物注入は、フィールド酸化膜５の下（Ｎ2 ）に留まるように、３回目の不純物注入は、半導体基板１の表面から最も深い（１〜３μｍ）所（Ｎ3 ）に留まるように行なう。これによって、Ｎウェル４とＮウェル３が完成する。なお、不純物注入の回数は、さらに増加させてもよい。
【００３６】
図７を参照して、ＬＴリンク部とＰチャネルトランジスタ部を形成する部分をレジスト４０でマスクして、Ｎチャネルトランジスタ部に、Ｐウェル２を形成するための不純物注入を、少なくとも３回行なう。半導体基板の表面（Ｐ1 ）にＰ型不純物が留まるエネルギーで１回目の注入を行ない、次に、フィールド酸化膜５の直下（Ｐ2 ）にＰ型不純物が留まるような高エネルギーで、２回目の注入を行ない、次に、半導体基板の最も深い（１〜３μｍ）位置（Ｐ3 ）に、不純物が留まるように、３回目の高エネルギー注入を行なう。これによってＰウェル２が完成する。
【００３７】
その後、ＬＴリンク部、Ｎチャネルトランジスタ部、Ｐチャネルトランジスタ部とを形成することによって、図１に示す半導体装置が完成する。
【００３８】
実施の形態２
上記実施の形態１では、Ｎウェル４を、周辺回路に用いるＮウェル３と同時に形成した場合を例示したが、不純物のゲッタリングという効果を高めるためには、Ｎウェル４を通常のＮウェル３よりも高濃度にするのが好ましい。実施の形態２に係る半導体装置では、Ｎウェル４の不純物濃度が通常のＮウェル３よりも高濃度にされている半導体装置に係る。
【００３９】
ＬＴリンク部を形成するＮウェル４を、Ｐチャネルトランジスタ部のＮウェル３とは別に形成することにより、高濃度のＮウェル４を形成することができる。また、Ｐチャネルトランジスタ部のＮウェル３を形成するときに、Ｎウェル４も形成し、このとき、ＬＴリンク部にＮ型不純物をさらに追加して注入することにより、より高濃度のＮウェル４を形成することができる。このように、Ｎウェル４を高濃度にすることによって、外部より侵入する不純物のゲッタリング効果をさらに高めることができる。
【００４０】
実施の形態３
図８は、実施の形態３に係る半導体装置の断面図（ＬＴブロー後の状態）であり、ＬＴリンク部のみについて詳細に描かれている。Ｐ型半導体基板１の主表面中に、素子領域を他の素子領域から分離するためのフィールド酸化膜５が設けられている。フィールド酸化膜５の上に、レーザトリミング用リンク８が設けられている。半導体基板の表面中であって、フィールド酸化膜５の直下にＰウェル５０が設けられている。
【００４１】
半導体基板１の表面中であって、Ｐウェル５０の下に該Ｐウェル５０と接触するように、水平方向に拡がる第１のＮウェル５１が設けられている。Ｐウェル５０を横方向から取囲むように、かつ第１のＮウェル５１と接続されるように第２のＮウェル５２が設けられている。詳細は図示しないが、その他の構成は図１に示す半導体装置と同様である。
【００４２】
このような構成であっても、ＬＴブロー後、Ｐウェル５０の表面が露出し、ナトリウムイオン等の不純物が侵入してきても、その不純物は第１のＮウェル５１および第２のＮウェル５２中のＮ型不純物にゲッタリングされて、能動領域にまで達することができなくなる。ひいては、能動素子の特性は変動しないという効果を奏する。
【００４３】
また、このように構成すると、ＬＴリンク８に、負バイアスが印加されたとき、Ｐウェル５０と第１のＮウェル５１とのＰＮ接合面で、リークが防止される。また、ＬＴリンク８に正バイアスが印加されたときは、第１のＮウェル５１と半導体基板１のＰＮ接合面で、リークが防止されるというさらなる効果を奏する。
【００４４】
【発明の効果】
請求項１に係る半導体装置によれば、ＬＴブロー後の開口部がＮウェル領域にあるため、開口部から侵入してきたナトリウムイオン等は、Ｎウェル中のＮ型不純物にゲッタリングされて、能動領域にまで達することができなくなる。ひいては、良好な信頼性を有する半導体装置が得られるという効果を奏する。
【００４５】
請求項２に係る半導体装置によれば、Ｎウェルが、少なくとも２つの濃度ピークを有する、不純物濃度プロファイルを有しているので、Ｎウェル中に、Ｎ型不純物が効率よく分布するという効果を奏する。
【００４６】
請求項３に係る半導体装置によれば、ＬＴブロー後、開口部から侵入してきたナトリウムイオン等は、高濃度のＮ型不純物に、効率よくゲッタリングされるという効果を奏する。
【００４７】
請求項４に係る発明によれば、比較的深いＮウェルになるという効果を奏する。
【００４８】
請求項５に係る半導体装置によれば、Ｎ型不純物濃度が濃いので、ＬＴブロー後、開口部から侵入してきたナトリウムイオン等は、効率よくゲッタリングされるという効果を奏する。
【００４９】
請求項６に係る半導体装置によれば、Ｎ型不純物としてＰを用いるので、結晶格子間に入り込みやすく、Ｎウェルを形成するのに好都合であるという効果を奏する。
【００５０】
請求項７に係る半導体装置によれば、良好な信頼性を有するＭＯＳＦＥＴが得られるという効果を奏する。
【００５１】
請求項８に係る半導体装置によれば、良好な信頼性を有するＥＰＲＯＭが得られるという効果を奏する。
【００５２】
請求項９に係る半導体装置によれば、良好な信頼性を有するＥＥＰＲＯＭが得られるという効果を奏する。
【００５３】
請求項１０に係る半導体装置によれば、良好な信頼性を有するフラッシュメモリが得られるという効果を奏する。
【図面の簡単な説明】
【図１】 実施の形態１に係る半導体装置の断面図である。
【図２】 実施の形態１に係る半導体装置中のＮウェル４の不純物濃度プロファイルを示す図である。
【図３】 実施の形態１に係る半導体装置中のＮウェル３の不純物濃度プロファイルを示す図である。
【図４】 実施の形態１に係る半導体装置のＬＴブロー後の断面図である。
【図５】 実施の形態１に係る半導体装置の製造方法の順序の第１の工程における半導体装置の断面図である。
【図６】 実施の形態１に係る半導体装置の製造方法の順序の第２の工程における半導体装置の断面図である。
【図７】 実施の形態１に係る半導体装置の製造方法の順序の第３の工程における半導体装置の断面図である。
【図８】 実施の形態３に係る半導体装置の断面図である。
【図９】 従来のフラッシュメモリと、ＥＰＲＯＭと、ＥＥＰＲＯＭの比較図である。
【図１０】 従来の半導体装置の断面図である。
【図１１】 従来の半導体装置の、ＬＴブロー後の半導体装置の断面図である。
【符号の説明】
１ 半導体基板、４ Ｎウェル、５ フィールド酸化膜、８ レーザトリミング用リンク。
【発明の属する技術分野】
この発明は、一般に半導体装置に関するものであり、より特定的には、レーザトリミングにより製造歩留まりを向上させ、また、装置特性の調整を行なう半導体装置に関する。
【０００２】
【従来の技術】
一般に、ＭＯＳ（Metal Oxide Silicon ）構造を用いた半導体記憶装置では、その製造過程において生じたパターン欠陥による不良を救済するために、予備の記憶素子を半導体装置内に配置し、必要に応じて不良の記憶素子を予備の記憶素子に置換えることによって、製造歩留まりを向上させている。
【０００３】
本発明において使用される記憶素子を、図９を用いて、比較しながら説明する。
【０００４】
図９を参照して、バイト消去が可能なＥＥＰＲＯＭは選択トランジスタを持っているために、セルの面積が大きくなり、大容量化に適さない。ＥＰＲＯＭは、書込は電気的に行ない、消去は紫外線の照射により一括して行なう。図示したように、１トランジスタ／１セルの簡単な構成のため、セル面積は小さい。フラッシュメモリは、ＥＰＲＯＭで紫外線で行なっていた一括消去を、高電界印加によるトンネル現象による電荷引抜きにより、電気的に行なえるようにしたものである。その結果、不揮発性、電気的書換え・消去、大容量を同時に実現することができる。
【０００５】
さて、予備の記憶素子への置換え方法としては何種類か存在するが、レーザ光照射によってリンクをブローして切断することによって置換えを行なうレーザトリミング法（以下、ＬＴ法と略する）が広く行なわれている。また、半導体装置内部で発生させている基準電圧等の微調整を同様のＬＴ法によって行なうこともある。
【０００６】
従来は、ＬＴブロー部よりの水分や不純物の侵入を防ぐために、ＬＴブロー実施後に最終保護膜の形成を実施していたが、この製造方法では、ＬＴブローによる歩留まり救済後、最終工程までに発生するパターン欠陥の救済ができないことや、ＬＴブロー時に発生する異物により、かえってパターン欠陥が増えるといった問題点があった。
【０００７】
こうした問題の解決のために、最終保護膜を形成した後に、ＬＴブロー工程を行なうことがあるが、これについて図を用いて説明する。
【０００８】
図１０は、ＬＴリンク部（ヒューズ部）を備えた半導体装置の断面図である。
図１０を参照して、半導体基板１の主表面にＰウェル２とＮウェル３が形成されている。Ｐウェル２の主表面中に分離酸化膜５が形成されている。分離酸化膜５の上にＬＴリンク８が形成されている。Ｐウェル２には、また、ゲート絶縁膜６を介在させてゲート電極７が形成されている。ゲート電極７の両側にＮ型チャネルトランジスタ（ＮｃｈＴｒ）のソースドレインとなるＮ型拡散層１０が設けられている。
【０００９】
ゲート電極７の側壁にはサイドウォールスペーサ９が形成されている。Ｎウェル３には、Ｐ型チャネルトランジスタ（ＰｃｈＴｒ）が形成されている。Ｐ型チャネルトランジスタは、ゲート絶縁膜６とゲート電極７と、Ｐ型チャネルトランジスタのソースドレインとなるＰ型拡散層１１を含む。ゲート電極７およびＬＴリンク８を覆うように半導体基板１の上に、ＢＰＳＧ膜等で形成された層間絶縁膜１２が設けられている。
【００１０】
層間絶縁膜１２中には、Ｐ型拡散層１１の表面、Ｎ型拡散層１０の表面およびＬＴリンクの表面を露出させるためのコンタクトホール１３が形成されている。コンタクトホール１３を通って、ＬＴリンク８、Ｎ型拡散層１０およびＰ型拡散層１１に、アルミ合金等で形成された配線１４が接続されている。配線１４を覆うように、層間絶縁膜１２の上に最終保護膜１５が設けられている。図１１を参照して、ＬＴリンク８をレーザトリミングすることにより、不良の記憶素子を、予備の記憶素子に置換えることができる。
【００１１】
【発明が解決しようとする課題】
しかしながら、従来の装置では、図１１を参照して、ＬＴブローを実施した箇所で、ＬＴリンク部における半導体基板１が露出することになる。このため、露出部分から水分やナトリウム（Ｎａ）をはじめとした不純物が、外部より、半導体装置内に侵入しやすいという問題点があった。水分や不純物が半導体装置内の能動素子領域に侵入した場合、トランジスタの特性変動を引き起こしたり、特にＥＰＲＯＭ、フラッシュメモリ等の不揮発性半導体記憶装置の場合には、保持している記憶内容が揮発するといった不良を引き起こすことになり、ひいては、半導体装置の信頼性を劣化させるという問題点があった。
【００１２】
この発明は、上記問題点を解決するためになされたもので、最終保護膜形成後にＬＴブローを実施しても、良好な信頼性を有する半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
請求項１に係る半導体装置は、半導体基板を備える。上記半導体基板の主表面中に、素子領域を他の素子領域から分離するためのフィールド酸化膜が設けられている。フィールド酸化膜の上に、レーザトリミング用リンクが設けられている。上記半導体基板の表面中であって、上記フィールド酸化膜の下に、Ｎウェルが設けられている。上記Ｎウェルは、レトログレードウェルにより形成されている。
【００１４】
この発明によれば、ＬＴブロー後の開口部がＮウェル領域にあるため、開口部から侵入してきたナトリウムイオン等は、Ｎウェル中のＮ型不純物にゲッタリングされて、能動領域にまで達することができなくなる。ひいては、良好な信頼性を有する半導体装置が得られる。
【００１５】
請求項２に係る半導体装置においては、上記レトログレードウェルは、横軸に半導体基板の表面からの深さをとり、縦軸に不純物濃度をとったとき、少なくとも２つの濃度ピークを有する、不純物濃度プロファイルを有する。Ｎウェルが、少なくとも２つの濃度ピークを有する、不純物濃度プロファイルを有しているので、Ｎウェル中に、Ｎ型不純物が効率よく分布する。
【００１６】
請求項３に係る半導体装置によれば、上記複数個の濃度ピークのうち、上記半導体基板の表面から最も深い位置にあるピークの不純物濃度は、他のピークの不純物濃度よりも濃くされている。この発明によれば、ＬＴブロー後、開口部から侵入してきたナトリウムイオン等は、高濃度のＮ型不純物に、効率よくゲッタリングされる。
【００１７】
請求項４に係る発明においては、上記最も深い位置にあるピークは、上記半導体基板の表面から１〜３μｍ離れた位置に存在する。この発明によれば、比較的深いＮウェルになるという効果を奏する。
【００１８】
請求項５に係る半導体装置によれば、上記２つの濃度ピークのうちで、深い位置にあるピークのＮ型不純物の濃度は、１×１０17ａｔｏｍｓ／ｃｍ3以上にされている。この発明によれば、Ｎ型不純物濃度が濃いので、ＬＴブロー後、開口部から侵入してきたナトリウムイオン等は、効率よくゲッタリングされる。
【００１９】
請求項６に係る半導体装置によれば、上記ＮウエルのＮ型不純物はＰで形成される。この発明によれば、Ｎ型不純物としてＰを用いるので、結晶格子間に入り込みやすく、Ｎウェルを形成するのに好都合である。
【００２０】
請求項７に係る半導体装置においては、上記素子領域にＭＯＳＦＥＴが形成されている。この発明によれば、良好な信頼性を有するＭＯＳＦＥＴを与える。
【００２１】
請求項８に係る半導体装置においては、上記素子領域にＥＰＲＯＭが形成されている。この発明によれば、良好な信頼性を有するＥＰＲＯＭを与える。
【００２２】
請求項９に係る半導体装置においては、上記素子領域にＥＥＰＲＯＭが形成されている。この発明によれば、良好な信頼性を有するＥＥＰＲＯＭが得られる。
【００２３】
請求項１０に係る半導体装置においては、上記素子領域にフラッシュメモリが形成されている。この発明によれば、良好な信頼性を有するフラッシュメモリが得られる。
【００２６】
【発明の実施の形態】
以下、この発明の実施の形態を図について説明する。
【００２７】
実施の形態１
図１は、実施の形態１に係る半導体装置の断面図である。図１を参照して、半導体基板１の主表面中に、それぞれ、レトログレードウェルで形成されたＮウェル４、Ｐウェル２、Ｎウェル３が設けられている。Ｎウェル４にはＬＴリンク部が設けられ、Ｐウェル２には、Ｎチャネルトランジスタ部が設けられ、Ｎウェル３には、Ｐチャネルトランジスタが形成されている。ＬＴリンク部、Ｎチャネルトランジスタ部、Ｐチャネルトランジスタ部の構造については、図９に示す半導体装置と同様であるので、同一または相当する部分には、同一の参照番号を付し、その説明を繰返さない。
【００２８】
図９に示す従来装置と図１に示す実施の形態に係る半導体装置と異なる点は、半導体基板１の表面中であって、フィールド酸化膜５の直下にＮウェル４が形成されている点である。
【００２９】
図２は、Ｎウェル４の不純物濃度プロファイルを示す図である。Ｎウェル４の不純物濃度プロファイルは、横軸に半導体基板の表面からの深さをとり、縦軸に不純物濃度をとったとき、少なくとも２つの濃度ピーク２０，２１を有する。２つの濃度ピーク２０，２１のうち、半導体基板の表面から最も深い位置にあるピーク２１の濃度は、他のピーク２０の濃度よりも濃くされている。最も深い位置にあるピーク２１は、半導体基板の表面から１〜３μｍ離れた位置に存在する。最も深い位置にあるピーク２１のＮ型不純物の濃度は、１×１０17ａｔｏｍｓ／ｃｍ3 以上にされている。Ｎ型不純物は、結晶格子間に入り込みやすいＰである。同じＮ型不純物であっても、Ａｓでは、レトログレードウェルを形成しにくい。
【００３０】
図３は、Ｎウェル３の不純物濃度プロファイルである。半導体基板の表面近くにあるピーク２２と、最も深い位置にあるピーク２１と、ピーク２２とピーク２１の間にあるピーク２０の３つのピークを有している。最も深い位置にあるピーク２１は、半導体基板の表面から１〜３μｍ離れた位置に存在する。最も深い位置にあるピーク２１のＮ型不純物の濃度は、１×１０17ａｔｏｍｓ／ｃｍ3 以上にされている。Ｎ型不純物は、Ｐである。ピーク２２は、トランジスタのしきい値に影響を与える。
【００３１】
図４は、最終保護膜１５を形成した後に、ＬＴリンク８をブローした状態の断面図である。図中、参照符号１６で示す部分は、ＬＴブロー部を表わしている。ＬＴリンク８を、Ｎウェル４上に形成しているため、ＬＴリンク８をブローした状態において、ＬＴブローによって最終保護膜１５が開口した部分で、図のように、ＬＴリンク８の下の分離酸化膜５がすべてなくなってしまい、Ｎウェル４の表面が露出する。ＬＴブロー部１６では、ナトリウム等の不純物イオンがパッケージを透過して、半導体装置中に侵入してくることが考えられる。
【００３２】
従来の装置では、このように侵入してくる不純物イオンが、トランジスタ等の能動領域まで進入するので、能動素子の特性が変動するという問題点があった。特に、ＥＰＲＯＭやフラッシュメモリ等の不揮発性半導体記憶素子を含んだ半導体装置では、ナトリウム等のイオンの電荷により記憶素子中に保持されている電荷が見かけ上キャンセルされて、保持データが揮発するという信頼性不良を引き起こすという問題点があった。
【００３３】
しかしながら、実施の形態に係る半導体装置では、上述したように、ＬＴブロー後の開口部がＮウェル４の領域にあるため、侵入してきたナトリウムイオン等は、Ｎウェル４中のＮ型不純物にゲッタリングされて、能動領域にまで達することができなくなる。ひいては、上述の問題点の発生を防止することができる。
【００３４】
次に、図１に示す半導体装置の製造方法の主要工程について説明する。
図５を参照して、半導体基板１の表面に、ＬＴリンク部、Ｎチャネルトランジスタ部、Ｐチャネルトランジスタ部を形成するためのフィールド酸化膜５を形成する。
【００３５】
図６を参照して、Ｎチャネルトランジスタ部を、レジストマスク３０でマスクして、Ｎ型不純物（Ｐ）を、半導体基板中に、高エネルギーイオン注入で、注入する。高エネルギー注入は、エネルギーを変えて少なくとも３回行なう。１回目の不純物注入は、半導体基板１の表面（Ｎ1 ）に留まるように、２回目の不純物注入は、フィールド酸化膜５の下（Ｎ2 ）に留まるように、３回目の不純物注入は、半導体基板１の表面から最も深い（１〜３μｍ）所（Ｎ3 ）に留まるように行なう。これによって、Ｎウェル４とＮウェル３が完成する。なお、不純物注入の回数は、さらに増加させてもよい。
【００３６】
図７を参照して、ＬＴリンク部とＰチャネルトランジスタ部を形成する部分をレジスト４０でマスクして、Ｎチャネルトランジスタ部に、Ｐウェル２を形成するための不純物注入を、少なくとも３回行なう。半導体基板の表面（Ｐ1 ）にＰ型不純物が留まるエネルギーで１回目の注入を行ない、次に、フィールド酸化膜５の直下（Ｐ2 ）にＰ型不純物が留まるような高エネルギーで、２回目の注入を行ない、次に、半導体基板の最も深い（１〜３μｍ）位置（Ｐ3 ）に、不純物が留まるように、３回目の高エネルギー注入を行なう。これによってＰウェル２が完成する。
【００３７】
その後、ＬＴリンク部、Ｎチャネルトランジスタ部、Ｐチャネルトランジスタ部とを形成することによって、図１に示す半導体装置が完成する。
【００３８】
実施の形態２
上記実施の形態１では、Ｎウェル４を、周辺回路に用いるＮウェル３と同時に形成した場合を例示したが、不純物のゲッタリングという効果を高めるためには、Ｎウェル４を通常のＮウェル３よりも高濃度にするのが好ましい。実施の形態２に係る半導体装置では、Ｎウェル４の不純物濃度が通常のＮウェル３よりも高濃度にされている半導体装置に係る。
【００３９】
ＬＴリンク部を形成するＮウェル４を、Ｐチャネルトランジスタ部のＮウェル３とは別に形成することにより、高濃度のＮウェル４を形成することができる。また、Ｐチャネルトランジスタ部のＮウェル３を形成するときに、Ｎウェル４も形成し、このとき、ＬＴリンク部にＮ型不純物をさらに追加して注入することにより、より高濃度のＮウェル４を形成することができる。このように、Ｎウェル４を高濃度にすることによって、外部より侵入する不純物のゲッタリング効果をさらに高めることができる。
【００４０】
実施の形態３
図８は、実施の形態３に係る半導体装置の断面図（ＬＴブロー後の状態）であり、ＬＴリンク部のみについて詳細に描かれている。Ｐ型半導体基板１の主表面中に、素子領域を他の素子領域から分離するためのフィールド酸化膜５が設けられている。フィールド酸化膜５の上に、レーザトリミング用リンク８が設けられている。半導体基板の表面中であって、フィールド酸化膜５の直下にＰウェル５０が設けられている。
【００４１】
半導体基板１の表面中であって、Ｐウェル５０の下に該Ｐウェル５０と接触するように、水平方向に拡がる第１のＮウェル５１が設けられている。Ｐウェル５０を横方向から取囲むように、かつ第１のＮウェル５１と接続されるように第２のＮウェル５２が設けられている。詳細は図示しないが、その他の構成は図１に示す半導体装置と同様である。
【００４２】
このような構成であっても、ＬＴブロー後、Ｐウェル５０の表面が露出し、ナトリウムイオン等の不純物が侵入してきても、その不純物は第１のＮウェル５１および第２のＮウェル５２中のＮ型不純物にゲッタリングされて、能動領域にまで達することができなくなる。ひいては、能動素子の特性は変動しないという効果を奏する。
【００４３】
また、このように構成すると、ＬＴリンク８に、負バイアスが印加されたとき、Ｐウェル５０と第１のＮウェル５１とのＰＮ接合面で、リークが防止される。また、ＬＴリンク８に正バイアスが印加されたときは、第１のＮウェル５１と半導体基板１のＰＮ接合面で、リークが防止されるというさらなる効果を奏する。
【００４４】
【発明の効果】
請求項１に係る半導体装置によれば、ＬＴブロー後の開口部がＮウェル領域にあるため、開口部から侵入してきたナトリウムイオン等は、Ｎウェル中のＮ型不純物にゲッタリングされて、能動領域にまで達することができなくなる。ひいては、良好な信頼性を有する半導体装置が得られるという効果を奏する。
【００４５】
請求項２に係る半導体装置によれば、Ｎウェルが、少なくとも２つの濃度ピークを有する、不純物濃度プロファイルを有しているので、Ｎウェル中に、Ｎ型不純物が効率よく分布するという効果を奏する。
【００４６】
請求項３に係る半導体装置によれば、ＬＴブロー後、開口部から侵入してきたナトリウムイオン等は、高濃度のＮ型不純物に、効率よくゲッタリングされるという効果を奏する。
【００４７】
請求項４に係る発明によれば、比較的深いＮウェルになるという効果を奏する。
【００４８】
請求項５に係る半導体装置によれば、Ｎ型不純物濃度が濃いので、ＬＴブロー後、開口部から侵入してきたナトリウムイオン等は、効率よくゲッタリングされるという効果を奏する。
【００４９】
請求項６に係る半導体装置によれば、Ｎ型不純物としてＰを用いるので、結晶格子間に入り込みやすく、Ｎウェルを形成するのに好都合であるという効果を奏する。
【００５０】
請求項７に係る半導体装置によれば、良好な信頼性を有するＭＯＳＦＥＴが得られるという効果を奏する。
【００５１】
請求項８に係る半導体装置によれば、良好な信頼性を有するＥＰＲＯＭが得られるという効果を奏する。
【００５２】
請求項９に係る半導体装置によれば、良好な信頼性を有するＥＥＰＲＯＭが得られるという効果を奏する。
【００５３】
請求項１０に係る半導体装置によれば、良好な信頼性を有するフラッシュメモリが得られるという効果を奏する。
【図面の簡単な説明】
【図１】 実施の形態１に係る半導体装置の断面図である。
【図２】 実施の形態１に係る半導体装置中のＮウェル４の不純物濃度プロファイルを示す図である。
【図３】 実施の形態１に係る半導体装置中のＮウェル３の不純物濃度プロファイルを示す図である。
【図４】 実施の形態１に係る半導体装置のＬＴブロー後の断面図である。
【図５】 実施の形態１に係る半導体装置の製造方法の順序の第１の工程における半導体装置の断面図である。
【図６】 実施の形態１に係る半導体装置の製造方法の順序の第２の工程における半導体装置の断面図である。
【図７】 実施の形態１に係る半導体装置の製造方法の順序の第３の工程における半導体装置の断面図である。
【図８】 実施の形態３に係る半導体装置の断面図である。
【図９】 従来のフラッシュメモリと、ＥＰＲＯＭと、ＥＥＰＲＯＭの比較図である。
【図１０】 従来の半導体装置の断面図である。
【図１１】 従来の半導体装置の、ＬＴブロー後の半導体装置の断面図である。
【符号の説明】
１ 半導体基板、４ Ｎウェル、５ フィールド酸化膜、８ レーザトリミング用リンク。
Claims (10)
- 半導体基板と、
前記半導体基板の主表面中に設けられた、素子領域を他の素子領域から分離するフィールド酸化膜と、
前記フィールド酸化膜の上に設けられた、レーザトリミング用リンクと、
前記半導体基板の表面中であって、前記フィールド酸化膜の下に設けられ、レトログレードウェルで形成されたＮウェルと、を備えた半導体装置。 - 前記レトログレードウェルは、横軸に半導体基板の表面からの深さをとり、縦軸に不純物濃度をとったとき、少なくとも２つの濃度ピークを有する、不純物濃度プロファイルを有する、請求項１に記載の半導体装置。
- 前記複数個の濃度ピークのうち、前記半導体基板の表面から最も深い位置にあるピークにおける不純物濃度は、他のピークのものよりも濃い、請求項２に記載の半導体装置。
- 前記最も深い位置にあるピークは、前記半導体基板の表面から１〜３μｍ離れた位置に存在する、請求項３に記載の半導体装置。
- 前記２つの濃度ピークのうちで、深い位置にあるピークのＮ型不純物の濃度は、１×１０17ａｔｏｍｓ／ｃｍ3以上である、請求項２に記載の半導体装置。
- 前記ＮウエルのＮ型不純物は、Ｐを含む、請求項１に記載の半導体装置。
- 前記素子領域には、ＭＯＳＦＥＴが形成されている、請求項１に記載の半導体装置。
- 前記素子領域には、ＥＰＲＯＭが形成されている、請求項１に記載の半導体装置。
- 前記素子領域には、ＥＥＰＲＯＭが形成されている、請求項１に記載の半導体装置。
- 前記素子領域には、フラッシュメモリが形成されている、請求項１に記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02465798A JP4255142B2 (ja) | 1998-02-05 | 1998-02-05 | 半導体装置 |
| US09/122,764 US6198152B1 (en) | 1998-02-05 | 1998-07-27 | Semiconductor device |
| KR1019980040783A KR100281351B1 (ko) | 1998-02-05 | 1998-09-30 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02465798A JP4255142B2 (ja) | 1998-02-05 | 1998-02-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11224904A JPH11224904A (ja) | 1999-08-17 |
| JP4255142B2 true JP4255142B2 (ja) | 2009-04-15 |
Family
ID=12144227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02465798A Expired - Lifetime JP4255142B2 (ja) | 1998-02-05 | 1998-02-05 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6198152B1 (ja) |
| JP (1) | JP4255142B2 (ja) |
| KR (1) | KR100281351B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323534B1 (en) | 1999-04-16 | 2001-11-27 | Micron Technology, Inc. | Fuse for use in a semiconductor device |
| JP3650281B2 (ja) * | 1999-05-07 | 2005-05-18 | セイコーインスツル株式会社 | 半導体装置 |
| CA2559589C (en) * | 2004-03-18 | 2011-05-31 | Jfe Steel Corporation | Metallic material for conductive member, separator for fuel cell using the same, and fuel cell using the separator |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856355A (ja) * | 1981-09-30 | 1983-04-04 | Hitachi Ltd | 半導体集積回路装置 |
| DE3276981D1 (en) * | 1981-10-09 | 1987-09-17 | Toshiba Kk | Semiconductor device having a fuse element |
| JPS6065545A (ja) * | 1983-09-21 | 1985-04-15 | Hitachi Micro Comput Eng Ltd | 半導体装置の製造方法 |
| JPS61154146A (ja) * | 1984-12-27 | 1986-07-12 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0770606B2 (ja) * | 1985-11-29 | 1995-07-31 | 株式会社日立製作所 | 半導体装置 |
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-
1998
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| US6198152B1 (en) | 2001-03-06 |
| KR19990071402A (ko) | 1999-09-27 |
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| KR100281351B1 (ko) | 2001-03-02 |
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